TWI633559B - 包含三維記憶胞陣列結構的半導體記憶體裝置及操作其之方法 - Google Patents

包含三維記憶胞陣列結構的半導體記憶體裝置及操作其之方法 Download PDF

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TWI633559B
TWI633559B TW104100378A TW104100378A TWI633559B TW I633559 B TWI633559 B TW I633559B TW 104100378 A TW104100378 A TW 104100378A TW 104100378 A TW104100378 A TW 104100378A TW I633559 B TWI633559 B TW I633559B
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Abstract

一種操作方法包含當施加一第一通過電壓至複數個字線時，偏壓胞串中的未被選擇的胞串的通道區域至一初始電壓；浮接所述未被選擇的胞串的通道區域；在所述通道區域的所述浮接的期間增加所述第一通過電壓至一第二通過電壓；以及從所述胞串中的所選的胞串的所選的記憶胞讀取資料。

Description

包含三維記憶胞陣列結構的半導體記憶體裝置及操作其之方法
本發明的各種範例的實施例大致有關於一種電子裝置，並且更具體而言是有關於一種包含一個三維記憶胞陣列結構的半導體記憶體裝置以及操作其之方法。
相關申請案的交互參照
本申請案主張2014年7月25日申請的韓國專利申請案號10-2014-0094817的優先權，所述韓國專利申請案的整個揭露內容是以其整體被納入在此作為參考。
半導體記憶體裝置是利用例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)或磷化銦(Inp)的半導體來加以體現。半導體記憶體裝置被分類成為易失性(volatile)記憶體裝置以及非易失性記憶體裝置。
易失性記憶體裝置在電源切斷時會失去所儲存的資料。易失性記憶體裝置的例子包含靜態RAM(SRAM)、動態RAM(DRAM)以及同步的DRAM(SDRAM)。非易失性記憶體裝置可以保存所儲存的資料，而不論電源通/斷的狀況為何。非易失性記憶體的例子包含唯讀記憶體(ROM)、遮罩 ROM(MROM)、可編程ROM(PROM)、可抹除的可編程ROM(EPROM)、電性可抹除且可編程ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)以及鐵電RAM(FRAM)。快閃記憶體可被分類成為NOR型記憶體以及NAND型記憶體。
本發明針對於一種具有改善的可靠度的半導體記憶體裝置以及操作其之方法。
根據本發明的一實施例，一種操作一個三維的半導體記憶體裝置的方法，所述半導體記憶體裝置包含分別具有堆疊在一基板之上並且耦接至複數個字線的記憶胞的胞串，所述操作方法可包含當施加一第一通過電壓至所述複數個字線時，偏壓所述胞串中的未被選擇的胞串的通道區域至一初始電壓；浮接所述未被選擇的胞串的通道區域；在所述通道區域的浮接期間增加所述第一通過電壓至一第二通過電壓；以及從所述胞串中的所選的胞串的所選的記憶胞讀取資料。
所述增加可以增加所述第一通過電壓至所述第二通過電壓，使得所述未被選擇的胞串的通道區域的電位可以成比例於從所述第一通過電壓至所述第二通過電壓的一增量而被升壓。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述浮接可以電性分開所述未被選擇的胞串的通道區域與所述位元線及共同的源極線。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述偏壓可以包含施加所述初始電壓至所述位元線、以及電連接所述未被 選擇的胞串的通道區域至所述位元線，藉此傳輸所述初始電壓至所述未被選擇的胞串的通道區域。
所述偏壓可以進一步包含在所述電連接之後施加所述第一通過電壓至所述複數個字線。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述偏壓可以包含施加所述初始電壓至一共同的源極線、以及電連接所述未被選擇的胞串的通道區域至所述共同的源極線，藉此傳輸所述初始電壓至所述未被選擇的胞串的通道區域。
所述偏壓可以進一步包含在所述電連接之後施加所述第一通過電壓至所述複數個字線。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述偏壓可包含施加所述初始電壓至所述位元線及共同的源極線兩者、以及電連接所述未被選擇的胞串的通道區域至所述位元線及共同的源極線兩者，藉此傳輸所述初始電壓至所述未被選擇的胞串的通道區域。
所述讀取可以將所述未被選擇的胞串的通道區域保持為浮接的。
所述讀取可以保持施加所述第二電壓至所述複數個字線中的未被選擇的字線，並且施加一讀取電壓至所述複數個字線中的一所選的字線，並且所述第一及第二通過電壓可以是大於所述讀取電壓。
所述偏壓可以提供所述初始電壓至所選的胞串的通道區域，並且所述浮接可以保持提供所述初始電壓至所選的胞串的通道區域。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且 所述偏壓可包含施加所述初始電壓至所述位元線、以及電連接所述胞串的通道區域至所述位元線。
所述浮接可以電性分開所述未被選擇的胞串與所述位元線及共同的源極線兩者，並且將所選的胞串電耦接至所述位元線。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述偏壓可包含施加所述初始電壓至所述共同的源極線、以及電連接所述胞串的通道區域至所述共同的源極線。
所述浮接可以電性分開所述未被選擇的胞串與所述位元線及共同的源極線兩者，並且電耦接所選的胞串至所述共同的源極線。
本發明的一特點是有關於一種半導體記憶體裝置。根據本發明的一實施例的一種半導體記憶體裝置可包含胞串，其包含堆疊在一基板之上並且耦接至複數個字線的記憶胞；以及一週邊電路，其透過所述複數個字線來耦接至所述胞串，並且適合用於在一讀取操作之前設定所述胞串中的未被選擇的胞串的通道區域，其中當施加一第一通過電壓至所述複數個字線時，所述週邊電路偏壓所述未被選擇的胞串的通道區域至一初始電壓；浮接所述未被選擇的胞串的通道區域；並且增加所述第一通過電壓至一第二通過電壓。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述週邊電路可以藉由電性分開所述未被選擇的胞串的通道區域與所述位元線及共同的源極線，以浮接所述未被選擇的胞串的通道區域。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述週邊電路可以藉由施加所述初始電壓至所述位元線並且藉由將所述未 被選擇的胞串的通道區域電連接至所述位元線，以偏壓所述未被選擇的胞串的通道區域至所述初始電壓。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述週邊電路可以藉由施加所述初始電壓至所述共同的源極線並且藉由將所述未被選擇的胞串的通道區域電連接至所述共同的源極線，以偏壓所述未被選擇的胞串的通道區域至所述初始電壓。
所述胞串可以耦接在位元線以及一共同的源極線之間，並且所述週邊電路可以藉由施加所述初始電壓至所述位元線及共同的源極線兩者並且藉由將所述未被選擇的胞串的通道區域電連接至所述位元線及共同的源極線，以偏壓所述未被選擇的胞串的通道區域至所述初始電壓。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取及寫入電路
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
BLK1~BLKZ‧‧‧第一至第Z記憶體區塊
CS11~CS1M、CS21~CS2M‧‧‧胞串
CHA‧‧‧通道區域
圖1是描繪根據本發明的一範例實施例的一種半導體記憶體裝置的方塊圖；圖2是描繪在圖1中所示的一記憶胞陣列的一個例子的概要圖；圖3是描繪在圖2中所示的一記憶體區塊的一個例子的電路圖；圖4是描繪在圖2中所示的一記憶體區塊的另一個例子的電路圖；圖5是描繪根據本發明的一範例實施例的一種操作一半導體記憶體裝置的方法的流程圖；圖6是描繪在圖5中所示的步驟S110的流程圖；圖7是描繪根據本發明的一範例實施例的一種操作一半導體記憶體裝置的方法的一個例子的時序圖； 圖8是參考圖7的一個例子以描繪未被選擇的胞串的一通道區域的一個例子的概要圖；圖9是描繪根據本發明的一範例實施例的一種操作一半導體記憶體裝置的方法的另一個例子的時序圖；圖10是參考圖9的一個例子以描繪未被選擇的胞串的一通道區域的另一個例子的概要圖；圖11是描繪根據本發明的一範例實施例的一種操作一半導體記憶體裝置的方法的另一個例子的時序圖；圖12是描繪一種包含一在圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖；圖13是描繪一種在圖12中所示的記憶體系統的一應用例子的方塊圖；以及圖14是描繪一種包含一在圖13中所示的記憶體系統的計算系統的方塊圖。
在以下，各種的實施例將會參考所附的圖式來加以詳細地描述。所述圖式是被提供以容許在此項技術中具有普通技能者能夠理解本發明的實施例的範疇。然而，本發明可以用不同的形式來體現，因而不應該被解釋為受限於所闡述的實施例。而是，這些實施例是被提供以使得此揭露內容將會是徹底且完整的。此外，所述實施例是被提供以完整傳達本發明的範疇給熟習此項技術者。
在整個揭露內容中，元件符號直接對應到本發明的各種圖式 及實施例中的相同編號的元件。亦應注意的是，在此說明書中，"連接/耦接"不只是指一構件直接耦接另一構件，而且亦指透過一中間的構件來間接耦接另一構件。此外，只要是未被指明的話，一單數形可包含複數形，並且反之亦然。
圖1是描繪根據本發明的一範例實施例的一種半導體記憶體裝置100的方塊圖。
參照圖1，所述半導體記憶體裝置100可包含一記憶胞陣列110以及一週邊電路120。所述週邊電路120可包含一位址解碼器121、一電壓產生器122、一讀取及寫入電路123、一輸入/輸出緩衝器124以及一控制邏輯125。
所述記憶胞陣列110可以透過列線RL來耦接至所述位址解碼器121。所述記憶胞陣列110可以透過位元線BL來耦接至所述讀取及寫入電路123。
所述記憶胞陣列110可包含複數個記憶體區塊。所述複數個記憶體區塊的每一個可包含複數個胞串。所述胞串的每一個可包含複數個堆疊在一基板之上的記憶胞。根據一實施例，所述複數個記憶胞可以是非易失性記憶胞。根據一實施例，所述複數個記憶胞的每一個可被定義為單一位準的胞或是多位準的胞。所述記憶胞陣列110將會參考圖2至4來加以詳細地描述。
所述位址解碼器121可以透過所述列線RL來耦接至記憶胞陣列110。所述列線RL可包含汲極選擇線、字線、源極選擇線以及一共同的源極線。所述字線可包含虛設(dummy)字線以及正常字線。所述虛設字線 可包含一或多個源極側虛設字線以及一或多個汲極側虛設字線。根據一實施例，所述列線RL可包含一管道(pipe)線。
所述位址解碼器121可以響應於控制邏輯125的控制來控制所述列線RL。所述位址解碼器121可以響應於控制邏輯125以施加來自電壓產生器122的各種電壓至所述列線RL。
所述位址解碼器121可以從控制邏輯125接收一位址ADDR。
根據一實施例，所述半導體記憶體裝置100的一編程操作以及一讀取操作可以用頁為單位來加以執行。在所述編程操作及讀取操作期間，所述位址ADDR可包含一區塊位址以及一列位址。所述位址解碼器121可以解碼所接收到的位址ADDR的區塊位址。所述位址解碼器121可以響應於經解碼的區塊位址來選擇所述記憶體區塊中的一個。所述位址解碼器121可以解碼所接收到的位址ADDR的列位址。所述位址解碼器121可以響應於經解碼的列位址來選擇一所選的記憶體區塊的汲極選擇線中的一個，並且選擇所選的記憶體區塊的源極選擇線中的一個以及所選的記憶體區塊的字線中的一個。因此，對應於單一頁的記憶胞可加以選擇。
根據一實施例，所述位址解碼器121可包含一區塊解碼器，一列解碼器以及一位址緩衝器。
所述控制邏輯125可以控制電壓產生器122。所述電壓產生器122可以藉由利用被提供至半導體記憶體裝置100的一外部的電源電壓來產生一內部的電源電壓。例如，所述電壓產生器122可以調節所述外部的電源電壓以產生一內部的電源電壓。所產生的內部的電源電壓可被提供至 一位址解碼器121、讀取及寫入電路123、輸入/輸出緩衝器124以及控制邏輯125，並且被使用作為所述半導體記憶體裝置100的一操作電壓。
所述電壓產生器122可以藉由利用所述外部的電源電壓以及內部的電源電壓中的一或多個來產生複數個電壓。根據一實施例，所述電壓產生器122可包含複數個接收所述內部的電源電壓的泵送(pumping)電容器，並且藉由響應於所述控制邏輯125的控制以選擇性地啟動所述複數個泵送電容器來產生複數個電壓。例如，所述電壓產生器122可以產生將被施加至所述列線RL的複數個電壓，並且提供所產生的電壓至所述位址解碼器121。
所述讀取及寫入電路123可以透過所述位元線BL來耦接至記憶胞陣列110。所述讀取及寫入電路123可以藉由控制邏輯125來加以控制。所述讀取及寫入電路123可以響應於控制邏輯125來偏壓從電壓產生器122所提供的電壓至位元線BL1至BLm。
在讀取操作期間，所述讀取及寫入電路123可以從所選的記憶胞透過所述位元線BL來讀取資料DATA，並且輸出所讀取的資料DATA至所述輸入/輸出緩衝器124。在編程操作期間，所述讀取及寫入電路123可以從所述輸入/輸出緩衝器124傳輸資料DATA至所述位元線BL。所選的記憶胞可以響應於所傳輸的資料DATA而被編程。
根據一實施例，所述讀取及寫入電路123可包含頁緩衝器或是頁暫存器、以及一行選擇電路。
所述控制邏輯125可以耦接至位址解碼器121、電壓產生器122、讀取及寫入電路123以及輸入/輸出緩衝器124。所述控制邏輯125可 以從所述輸入/輸出緩衝器124接收一控制信號CTRL以及所述位址ADDR。所述控制邏輯125可以響應於所述控制信號CTRL來控制半導體記憶體裝置100的一般操作。所述控制邏輯125可以傳輸所述位址ADDR至位址解碼器121。
根據一實施例，所述控制邏輯125可以控制位址解碼器121以及讀取及寫入電路123，以在讀取操作之前設定所選的記憶體區塊的未被選擇的胞串的通道區域。此將會參考圖5至11來加以詳細地描述。
所述輸入/輸出緩衝器124可以從一外部的裝置接收所述控制信號CTRL以及位址ADDR，並且傳輸所接收到的控制信號CTRL以及位址ADDR至控制邏輯125。此外，所述輸入/輸出緩衝器124可以將外部接收到的資料DATA傳輸至讀取及寫入電路123、或是將從讀取及寫入電路123接收到的資料DATA輸出至一外部的裝置。
根據一實施例，所述半導體記憶體裝置100可以是一快閃記憶體裝置。
圖2是描繪在圖1中所示的記憶胞陣列110的一個例子的概要圖。
參照圖2，所述記憶胞陣列110可包含複數個記憶體區塊BLK1至BLKz。所述記憶體區塊BLK1至BLKz可以是彼此相同的。所述記憶體區塊的每一個都可以具有一個三維的結構。每個記憶體區塊可包含複數個堆疊在所述基板之上的記憶胞。所述複數個記憶胞可以被配置在+X方向、+Y方向以及+Z方向上。每個記憶體區塊的結構是參考圖3及4而被詳細地描述。
圖3是描繪在圖2中所示的第一記憶體區塊BLK1的一個例子的電路圖。
參照圖3，所述第一記憶體區塊BLK1可包含複數個胞串CS11至CS1m以及CS21至CS2m。所述胞串CS11至CS1m以及CS21至CS2m的每一個可以用一'U'形來加以形成。在所述第一記憶體區塊BLK1中，數量m個胞串可以被配置在一列方向(亦即，+X方向)上。圖3作為範例地展示所述第一記憶體區塊BLK1包含兩個配置在一行方向(亦即，+Y方向)上的胞串。然而，配置在所述行方向上的胞串數量可以根據設計而變化。
所述複數個胞串CS11至CS1m以及CS21至CS2m的每一個可包含一或多個源極選擇電晶體SST、複數個記憶胞SDC、NMC1至NMCn及DDC、一管道電晶體PT、以及一或多個汲極選擇電晶體DST。所述記憶胞SDC、NMC1至NMCn及DDC可包含一或多個源極側虛設記憶胞SDC、第一至第n正常記憶胞NMC1至NMCn、以及一或多個汲極側虛設記憶胞DDC。
所述選擇電晶體SST及DST、虛設記憶胞SDC及DDC、以及正常記憶胞NMC1至NMCn可具有類似的結構。根據一實施例，所述選擇電晶體SST及DST、虛設記憶胞SDC及DDC、以及正常記憶胞NMC1至NMCn的每一個可包含一通道層、一穿隧(tunneling)絕緣層、一電荷儲存層以及一阻擋絕緣層。
每個胞串的第一至第n正常記憶胞NMC1至NMCn可以耦接在所述源極側虛設記憶胞SDC以及汲極側虛設記憶胞DDC之間。
在所述胞串的每一個中，所述第一至第n正常記憶胞NMC1 至NMCn可被分成第一至第p正常記憶胞NMC1至NMCp、以及第p+1至第n正常記憶胞NMCp+1至NMCn。所述第一至第p正常記憶胞NMC1至NMCp以及第p+1至第n正常記憶胞NMCp+1至NMCn可以透過所述管道電晶體PT來加以耦接。
在所述記憶體區塊BLK1之下，在胞串的每一個中的正常記憶胞NMC1至NMCp、源極側虛設記憶胞SDC以及源極選擇電晶體SST可以依序地堆疊在一橫跨基板(未繪出)的方向上，亦即在所述+Z方向上。再者，在每個胞串中，正常記憶胞NMCp+1至NMCn、汲極側虛設記憶胞DDC以及汲極選擇電晶體DST可以依序地堆疊在所述+Z方向上。
所述第一至第p正常記憶胞NMC1至NMCp可以串聯耦接在所述源極側虛設記憶胞SDC以及管道電晶體PT之間。所述第p+1至第n正常記憶胞NMCp+1至NMCn可以串聯耦接在所述管道電晶體PT以及汲極側虛設記憶胞DDC之間。
所述第一至第n正常記憶胞NMC1至NMCn的閘極分別可以耦接至所述第一至第n正常字線NWL1至NWLn。資料分別可以透過所述第一至第m位元線BL1至BLm而被儲存在所述第一至第n正常記憶胞NMC1至NMCn中。儲存在所述第一至第n正常記憶胞NMC1至NMCn中的資料分別可以透過所述第一至第m位元線BL1至BLm來加以讀取。
每個胞串的源極選擇電晶體SST可以耦接在所述共同的源極線CSL以及源極側虛設記憶胞SDC之間。根據一實施例，所述共同的源極線CSL可以共同耦接至圖2中所示的記憶體區塊BLK1至BLKz。
根據一實施例，被配置在相同的列方向(+X方向)上的胞串 (例如是CS11至CS1m)的源極選擇電晶體SST可以耦接至一延伸在所述列方向上的源極選擇線(例如是SSL1)。被配置在不同的列中的胞串(例如是CS11及CS21)的源極選擇電晶體SST分別可以耦接至不同的源極選擇線(例如是SSL1及SSL2)。被配置在一第一列中的胞串CS11至CS1m的源極選擇電晶體SST可以耦接至所述第一源極選擇線SSL1。被配置在所述第二列中的胞串CS21至CS2m的源極選擇電晶體SST可以耦接至所述第二源極選擇線SSL2。
每個胞串的源極側虛設記憶胞SDC可以耦接在所述源極選擇電晶體SST以及正常記憶胞NMC1至NMCp之間。在所述胞串CS11至CS1m以及CS21至CS2m中具有相同高度的源極側虛設記憶胞SDC的閘極可以耦接至單一源極側虛設字線SDWL。
每個胞串的管道電晶體PT的一閘極可以耦接至一管道線PL。
每個胞串的汲極側虛設記憶胞DDC可以耦接在所述汲極選擇電晶體DST以及正常記憶胞NMCp+1至NMCn之間。在所述胞串CS11至CS1m以及CS21至CS2m中具有相同高度的汲極側虛設記憶胞的閘極可以耦接至單一汲極側虛設字線DDWL。
每個胞串的汲極選擇電晶體DST可以耦接在對應的位元線以及汲極側虛設記憶胞DDC之間。被配置在相同的列中的胞串(例如是CS11至CS1m)的汲極選擇電晶體DST可以耦接至一延伸在所述列方向上的汲極選擇線(例如是DSL1)。被配置在不同列中的胞串(例如是CS11及CS21)的汲極選擇電晶體DST分別可以耦接至不同的汲極選擇線(例如是DSL1及 DSL2)。被配置在所述第一列中的胞串CS11至CS1m的汲極選擇電晶體DST可以耦接至所述第一汲極選擇線DSL1。被配置在所述第二列中的胞串CS21至CS2m的汲極選擇電晶體可以耦接至所述第二汲極選擇線DSL2。
被配置在所述行方向(+Y方向)上的胞串可以耦接至一延伸在所述行方向上的位元線。在一第一行中的胞串CS11及CS21可以耦接至第一位元線BL1。在一第m行中的胞串CS1m及CS2m可以耦接至第m位元線BLm。換言之，在一第x行中的胞串CS1x及CS2x可以耦接至一第x位元線BLx(其中x是等於或大於1並且小於或等於m)。
代替圖3中所示的第一至第m位元線BL1至BLm的是，偶數位元線以及奇數位元線可被設置。被配置在所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的偶數胞串分別可以耦接至偶數位元線。被配置在所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的奇數胞串分別可以耦接至奇數位元線。
圖4是描繪在圖2中所示的第一記憶體區塊BLK1的另一個例子的電路圖。
除了所述管道電晶體PT之外，在圖4中所示的第一記憶體區塊BLK1的例子或是等效電路可以是和以上參考圖3所述的記憶體區塊BLK1相同的。
參照圖4，一第一記憶體區塊BLK1可包含複數個胞串CS11'至CS1m'以及CS21'至CS2m'。所述複數個胞串CS11'至CS1m'以及CS21'至CS2m'的每一個可以延伸在所述+Z方向上。在所述記憶體區塊BLK1之下，每個堆疊在一基板(未繪出)之上的胞串可包含一或多個源極選擇電晶體 SST、一或多個源極側虛設記憶胞SDC、第一至第n正常記憶胞NMC1至NMCn、一或多個汲極側虛設記憶胞DDC、以及一或多個汲極選擇電晶體DST。
每個胞串的源極選擇電晶體SST可以耦接在所述共同的源極線CSL以及源極側虛設記憶胞SDC之間。所述源極選擇電晶體SST的源極可以共同耦接至所述共同的源極線CSL。
根據一實施例，被配置在相同的列(+X方向)中的胞串(例如是CS11'至CS1m')的源極選擇電晶體可以耦接至相同的源極選擇線(例如是SSL1)。被配置在不同列中的胞串(例如是CS11'及CS21')的源極選擇電晶體可以耦接至不同的源極選擇線(例如是SSL1'及SSL2')。被配置在所述第一列中的胞串CS11'至CS1m'的源極選擇電晶體可以耦接至所述第一源極選擇線SSL1。被配置在所述第二列中的胞串CS21'至CS2m'的源極選擇電晶體可以耦接至所述第二源極選擇線SSL2。
每個胞串的源極側虛設記憶胞SDC可以耦接在所述源極選擇電晶體SST以及正常記憶胞NMC1至NMCn之間。在所述胞串CS11'至CS1m'以及CS21'至CS2m'中，具有相同高度的源極側虛設記憶胞可以耦接至相同的源極側虛設字線SDWL。
所述第一至第n正常記憶胞NMC1至NMCn的每個胞串可以串聯耦接在所述源極側虛設記憶胞SDC以及汲極側虛設記憶胞DDC之間。在所述胞串CS11'至CS1m'以及CS21'至CS2m'中具有相同高度的正常記憶胞可以耦接至相同的正常字線。所述第一至第n正常記憶胞NMC1至NMCn分別可以耦接至所述第一至第n正常字線NWL1至NWLn。
每個胞串的汲極側虛設記憶胞DDC可以耦接在所述正常記憶胞NMC1至NMCn以及汲極選擇電晶體DST之間。
每個胞串的汲極選擇電晶體DST可以耦接在對應的位元線以及所述汲極側虛設記憶胞DDC之間。被配置在所述第一列中的胞串CS11'至CS1m'的汲極選擇電晶體可以耦接至第一汲極選擇線DSL1。被配置在所述第二列中的胞串CS21'至CS2m'的汲極選擇電晶體可以耦接至第二汲極選擇線DSL2。
在以下，以上參考圖3所述的記憶體區塊BLK1將會被採用作為本發明的一範例實施例的一個例子，其亦可以應用至以上參考圖4所述的記憶體區塊BLK1。
圖5是描繪根據本發明的一範例實施例的一種操作所述半導體記憶體裝置100的方法的流程圖。
參照圖3及5，在步驟S110，所述半導體記憶體裝置100可以在一讀取操作之前設定未被選擇的胞串的通道區域。
在所述胞串CS11至CS1m以及CS21至CS2m中，未被選擇的胞串可以耦接至所述複數個汲極選擇線DSL中的一未被選擇的汲極選擇線、以及所述複數個源極選擇線SSL中的一未被選擇的源極選擇線。在所述胞串CS11至CS1m以及CS21至CS2m中，所選的胞串可以耦接至所述複數個汲極選擇線DSL中的一所選的汲極選擇線以及所述複數個源極選擇線SSL中的一所選的源極選擇線。在以下，假設耦接至所述胞串CS11至CS1m的第一汲極選擇線DSL1及第一源極選擇線SSL1分別是所選的汲極選擇線以及所選的源極選擇線。而且亦假設耦接至所述胞串CS21至CS2m的汲極 選擇線DSL2及源極選擇線SSL2分別是所述未被選擇的汲極選擇線以及所述未被選擇的源極選擇線。換言之，假設所述胞串CS11至CS1m是所選的胞串，並且所述胞串CS21至CS2m是所述未被選擇的胞串。
在步驟S120，所述半導體記憶體裝置100可以從所選的胞串CS11至CS1m的所選的記憶胞讀取資料。
圖6是描繪在圖5中所示的步驟S110的流程圖。
參照圖3及6，在步驟S210，所述半導體記憶體裝置100可以藉由在所述未被選擇的胞串CS21至CS2m以及所述位元線BL1至BLm之間的電性耦接期間施加一第一通過電壓至所述字線DDWL、NWL1至NWLn及SDWL，以偏壓所述未被選擇的胞串CS21至CS2m的通道區域至一初始電壓。所述初始電壓可以是一低電壓。例如，所述初始電壓可以是一接地電壓。
所述第一通過電壓可以導通所述複數個胞串CS11至CS1m以及CS21至CS2m的記憶胞SDC、NMC1至NMCn及DDC，而不論所述記憶胞的臨界電壓為何。所述第一通過電壓可以藉由電壓產生器122加以產生，並且藉由所述位址解碼器121而被傳輸至所述字線DDWL、NWL1至NWLn及SDWL。當所述第一通過電壓被施加至所述字線DDWL、NWL1至NWLn及SDWL時，通道可被形成在所述胞串CS11至CS1m以及CS21至CS2m的通道區域中。所述初始電壓可被傳輸至所述記憶胞SDC、NMC1至NMCn及DDC。
根據一實施例，所述未被選擇的胞串CS21至CS2m的通道區域分別可以透過所述位元線BL1至BLm而被偏壓至所述初始電壓。在另 一例子中，所述未被選擇的胞串CS21至CS2m的通道區域可以透過所述共同的源極線CSL而被偏壓至所述初始電壓。
在步驟S220，所述半導體記憶體裝置100可以在所選的胞串CS11至CS1m的通道區域電耦接至位元線BL1至BLm時，藉由電性分開所述未被選擇的胞串CS21至CS2m與所述位元線BL1至BLm以及共同的源極線CSL，以浮接所述未被選擇的胞串CS21至CS2m的通道區域。
在步驟S230，所述半導體記憶體裝置100可以藉由增加被施加到所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓至一第二通過電壓，以升壓所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位。所述電壓產生器122可以響應於所述控制邏輯125的控制來增加所述第一通過電壓並且產生所述第二通過電壓。所述位址解碼器121可以從所述電壓產生器122傳輸所述第二通過電壓至字線DDWL、NWL1至NWLn及SDWL。所述第二通過電壓可以在步驟S120的讀取操作期間保持施加到未被選擇的正常字線。
因此，所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可被增大至一預設的電壓。例如，所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可以成比例於從所述第一通過電壓至所述第二通過電壓的一增量而被升壓。
接著，一讀取操作可以在所述未被選擇的胞串CS21至CS2m的通道區域的電位成比例於從所述第一通過電壓至所述第二通過電壓的增量以增大至所述預設的電壓時，在所選的胞串CS11至CS1m的所選的記憶胞上加以執行。
如上參考圖5所述，所述未被選擇的胞串的通道區域可以在步驟S120的讀取操作之前，在步驟S110加以設定。所述被設定的通道區域的電位可以藉由從施加至所述字線的第一通過電壓至第二通過電壓的增量來加以控制。由於所述未被選擇的胞串的通道區域是在所述讀取操作之前，成比例於從所述第一通過電壓至所述第二通過電壓的增量而被升壓至一適當的電位，因此在所述讀取操作期間發生在所述未被選擇的胞串CS21至CS2m的記憶胞中的干擾可被降低。
圖7是描繪根據本發明的一範例實施例的一種操作所述半導體記憶體裝置100的方法的一個例子的時序圖。
參照圖3及5至7，所述未被選擇的胞串CS21至CS2m的通道區域可以在步驟S110或是步驟S210至S230，在一第一時間期間PHS1期間加以設定。
一初始電壓Vint可以在一第一時間點T1被施加至所述位元線BL1至BLm。根據一實施例，所述初始電壓Vint可以是一例如為接地電壓的低電壓。
所述汲極選擇線DSL1及DSL2可以接收一導通電壓Vtrn。因此，內含在所述胞串CS11至CS1m以及CS21至CS2m中的汲極選擇電晶體可被導通。所述未被選擇的胞串CS21至CS2m可以分別電耦接至所述位元線BL1至BLm。所選的胞串CS11至CS1m亦可以分別電耦接至所述位元線BL1至BLm。
所述源極選擇線SSL1及SSL2可以接收所述接地電壓。內含在所述胞串CS11至CS1m以及CS21至CS2m中的源極選擇電晶體可被關 斷。所述胞串CS11至CS1m以及CS21至CS2m可以和所述共同的源極線CSL電性分開。
在一第二時間點T2，一第一通過電壓Vpass1可被施加至所述正常字線NWL1至NWLn中的未被選擇的正常字線NWLus。所述第一通過電壓Vpass1可被施加至所述虛設字線DWL，亦即所述源極側虛設字線SDWL及汲極側虛設字線DDWL。所述第一通過電壓Vpass1可被施加至所述正常字線NWL1至NWLn中的一所選的正常字線NWLs。換言之，所述第一通過電壓Vpass1可被施加至耦接到所述胞串CS11至CS1m以及CS21至CS2m的字線DWL、NWLus及NWLs。
所述第一通過電壓Vpass1可以導通記憶胞，而不論所述記憶胞的臨界電壓為何。由於所述第一通過電壓Vpass1被施加，因此通道可被形成在所述胞串CS11至CS1m以及CS21至CS2m的通道區域中。
當所述第一通過電壓Vpass1被施加至所述字線DWL、NWLus及NWLs時，將會理解到的不只是相同的電壓被施加至所述字線DWL、NWLus及NWLs，而且被當作為等同於所述第一通過電壓Vpass1的電壓被施加至所述字線DWL、NWLus及NWLs。
所述胞串CS11至CS1m以及CS21至CS2m被電耦接至所述位元線BL1至BLm。所述位元線BL1至BLm的初始電壓Vint可以透過被形成在所述胞串CS11至CS1m以及CS21至CS2m的通道區域中的通道而被傳輸。例如，所述位元線BL1至BLm的初始電壓Vint分別可被傳輸至所述未被選擇的胞串CS21至CS2m以及所選的胞串CS11至CS1m的通道區域，每一個通道區域是對應於所述汲極側虛設記憶胞DDC、正常記憶胞NMC1 至NMCn以及源極側虛設記憶胞SDC。
總之，如上參考步驟S210所述，所述半導體記憶體裝置100可以在所述未被選擇的胞串CS21至CS2m以及位元線BL1至BLm之間的電性耦接期間，藉由施加所述第一通過電壓Vpass1至所述字線DDWL、NWL1至NWLn及SDWL以偏壓所述未被選擇的胞串CS21至CS2m的通道區域至初始電壓Vint。所述初始電壓可以是一例如為接地電壓的低電壓。
在一第三時間點T3，一關斷電壓Vtrf可被施加至所述未被選擇的汲極選擇線DSL2。響應於所述關斷電壓Vtrf，耦接至所述未被選擇的汲極選擇線DSL2的未被選擇的胞串CS21至CS2m的汲極選擇電晶體DST可被關斷。因此，所述未被選擇的胞串CS21至CS2m的通道區域分別可以和所述位元線BL1至BLm以及共同的源極線CSL電性分開。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以浮接。
所選的汲極選擇線DSL1可以維持在所述導通電壓Vtrn。所選的胞串CS11至CS1m可以電連接至所述位元線BL1至BLm。
總之，如上參考步驟S220所述，所述半導體記憶體裝置100可以在所選的胞串CS11至CS1m的通道區域電耦接至所述位元線BL1至BLm時，藉由電性分開所述未被選擇的胞串CS21至CS2m與所述位元線BL1至BLm以及共同的源極線CSL，以浮接所述未被選擇的胞串CS21至CS2m的通道區域。
在一第四時間點T4，所述字線DWL、NWLus及NWLs的第一通過電壓Vpass1可以被增大至所述第二通過電壓Vpass2。
所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電 位可藉由和所述字線DWL、NWLus及NWLs的電壓耦合，而被升壓至所述預設的電壓。所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可以成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量而被升壓。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以在所述讀取操作之前被設定至所述被升壓的電壓。
所選的胞串CS11至CS1m的通道區域分別可以電連接至所述位元線BL1至BLm。所選的胞串CS11至CS1m的通道區域分別可以保持透過所述位元線BL1至BLm來接收所述初始電壓Vint。因此，所選的胞串CS11至CS1m的通道區域可以在所述讀取操作之前被設定至所述初始電壓Vint。由於所選的胞串CS11至CS1m的通道區域被設定至所述初始電壓Vint，因此所選的胞串CS11至CS1m的通道區域可以在讀取操作期間分別穩定地受到所述位元線BL1至BLm控制。
總之，如上參考步驟S230所述，所述半導體記憶體裝置100可以成比例於從被施加至所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓Vpass1至所述第二通過電壓Vpass2的一增量，來升壓所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位。
接著，在一第二時間期間PHS2，在步驟S120的讀取操作可以在所選的胞串CS11至CS1m的所選的記憶胞上加以執行。
在一第五時間點T5，一讀取電壓Vread可被施加至所選的正常字線NWLs。根據一實施例，所選的正常字線NWLs的一電壓可以從所述第二通過電壓Vpass2而被降低至所述讀取電壓Vread。作為另一不同於圖7的例子，所選的正常字線NWLs的電壓可以從所述第二通過電壓Vpass2 降低至接地電壓，並且從所述接地電壓增加至所述讀取電壓Vread。
所述未被選擇的正常字線NWLus以及虛設字線DWL的電壓可以維持在所述第二通過電壓Vpass2。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以在讀取操作期間維持所述被升壓的電壓。
在這些狀況之下，所述讀取操作可以藉由各種的方法來加以執行。例如，所述讀取及寫入電路123可以預充電所述位元線，並且在所述位元線被預充電之後，根據所選的記憶胞是否放電所述被預充電的電壓來判斷所選的記憶胞的資料。在另一例子中，所述讀取及寫入電路123可以保持提供電流至所述位元線，並且根據所選的記憶胞是否通過所述被持續提供的電流來判斷所選的記憶胞的資料。一所選的記憶胞的一藉由預充電一位元線來加以達成的讀取操作將會被採用作為一例子，以用於清楚說明本發明的一範例實施例，本發明亦可應用於其它的讀取操作方法。
在一第六時間點T6，所述位元線BL1至BLm可被充電至一位元線電壓Vbl。所述讀取及寫入電路123可以響應於所述控制邏輯125來充電所述位元線BL1至BLm。
在一第七時間點T7，一源極選擇線電壓Vssl可被施加至所選的源極選擇線SSL1。所述源極選擇線電壓Vssl可以等於所述導通電壓Vtrn。所述源極選擇線電壓Vssl可以是不同於所述導通電壓Vtrn。耦接至所選的源極選擇線SSL1的所選的胞串CS11至CS1m的源極選擇電晶體SST可以響應於所述源極選擇線電壓Vssl而被導通。所選的胞串CS11至CS1m可以電連接至所述共同的源極線CSL。
在所選的胞串CS11至CS1m的每一個中，所選的記憶胞可 以在其臨界電壓大於所述讀取電壓Vread時被關斷，並且所選的記憶胞可以在其臨界電壓小於所述讀取電壓Vread時被導通。在所選的胞串CS11至CS1m的每一個中，所述未被選擇的記憶胞可藉由所述第二通過電壓Vpass2而被導通，而不論其臨界電壓為何。
對應的位元線的位元線電壓Vbl可以根據所選的記憶胞是否被導通，透過對應的胞串而被放電至所述共同的源極線CSL。當所選的記憶胞的臨界電壓小於所述讀取電壓Vread時，所述位元線電壓Vbl可以透過所述對應的胞串而被放電至所述共同的源極線CSL。當所選的記憶胞的臨界電壓大於所述讀取電壓Vread時，所述位元線電壓Vbl可加以維持。
所述讀取及寫入電路123可以藉由感測在所述位元線BL1至BLm的電壓上的改變來判斷所選的記憶胞的資料。
在一第八時間點T8，為了終止所述讀取操作，所選的汲極選擇線DSL1、字線DWL、NWLus及NWLs、以及所選的源極選擇線SSL1的電壓可被放電至所述接地電壓。
圖8是參考圖7的一個例子來描繪所述未被選擇的胞串CS21至CS2m的一通道區域CHA的一個例子的概要圖。圖8描繪一種根據在圖7中的實施例來設定在所述未被選擇的胞串CS21至CS2m中的通道區域CHA的方法。
參照圖8，所述導通電壓Vtrn可被施加至所述未被選擇的汲極選擇線DSL2，並且所述第一通過電壓Vpass1可被施加至所述字線DDWL、NWL1至NWLn及SDWL。所述初始電壓Vint可被施加至位元線BL1。
所述汲極選擇電晶體DST可以藉由所述導通電壓Vtrn而被導通。所述記憶胞DDC、NMC1至NMCn及SDC可以藉由所述第一通過電壓Vpass1而被導通。因此，所述初始電壓Vint可被施加至對應於所述汲極選擇電晶體DST以及所述記憶胞DDC、NMC1至NMCn及SDC(a)的通道區域CHA。因此，對應於所述汲極選擇電晶體DST以及所述記憶胞DDC、NMC1至NMCn及SDC的通道區域CHA的電位可被初始化至一第一通道電壓Vch1。所述第一通道電壓Vch1可以是等於所述初始電壓Vint。
根據一實施例，接地電壓可被施加至所述未被選擇的源極選擇線SSL2。所述通道區域CHA可以和共同的源極線CSL電性分開。所述接地電壓可被施加至所述共同的源極線CSL。
接著，所述關斷電壓Vtrf可被施加至未被選擇的汲極選擇線DSL2。被初始化至所述第一通道電壓Vch1的通道區域CHA可以和所述位元線BL1(b)電性分開。所述通道區域CHA可加以浮接。
被施加至所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓Vpass1可被增大至所述第二通過電壓Vpass2。所述通道區域CHA可以藉由和所述字線DDWL、NWL1至NWLn及SDWL耦接，從所述第一通道電壓Vch1被升壓至一第二通道電壓Vch2。從所述第一通道電壓Vch1至所述第二通道電壓Vch2的被升壓的電位dV可以是成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量。
接著，在讀取操作期間，所述讀取電壓Vread可被施加至所述字線DDWL、NWL1至NWLn及SDWL中的一所選的正常字線，而其餘的字線可以維持在所述第二通過電壓Vpass2。
當所述未被選擇的胞串CS21至CS2m的通道區域CHA被浮接時，對於所述讀取操作而言，假設一字線的一電壓是在沒有步進到所述中間的第一通過電壓Vpass1下，直接從接地電壓增加至所述第二通過電壓Vpass2。在所述假設下，所述未被選擇的胞串CS21至CS2m的通道區域CHA的電位可以成比例於從所述接地電壓至所述第二通過電壓Vpass2的一增量而被升壓。在所述假設下的被升壓的電壓可以是大於所述第一通道電壓Vch1與所述第二通道電壓Vch2之間的被升壓的電壓dV。當所述通道區域CHA的電壓被升壓至一例如是在所述假設中所述的高位準時，熱載子可能會被產生。例如，在所述讀取操作期間，對應於一未被選擇的正常字線的通道區域CHA可藉由所述第二通過電壓Vpass2而被升壓至一高位準。在另一方面，對應於一所選的正常字線的通道區域CHA可藉由所述讀取電壓Vread而被升壓至一低位準。因此，所述熱載子可能會由於橫跨所述通道區域CHA的電位差而非故意地被捕陷在一記憶胞中。因此，任意的記憶胞的一臨界電壓可能會不慎地被增高。
根據一實施例，所述通道區域CHA在所述讀取操作期間可以成比例於從所述中間的第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量而被升壓至一適當的位準。所述適當的位準可以藉由從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量來加以控制。因此，在讀取操作期間，熱載子的產生可被抑制以避免在所述記憶胞中發生干擾，並且所述半導體記憶體裝置100的可靠度可被改善。
當所述未被選擇的胞串CS21至CS2m的通道區域CHA並未浮接時，對於所述讀取操作而言，假設所述第二通過電壓VPass2被施加至 一字線。根據所述假設，例如，在圖7中所示的時間點T3，所述導通電壓可被施加至所述未被選擇的源極選擇線SSL2，因而所述源極選擇電晶體SST可被導通，並且因此所述未被選擇的胞串CS21至CS2m的通道區域CHA的電壓可以響應於來自所述共同的源極線CSL的接地電壓，而被維持在範圍從所述第一通道電壓Vch1至所述接地電壓的位準。所述第二通過電壓VPass2可以是一高電壓。當所述第二通過電壓VPass2被施加至所述未被選擇的正常字線時，所述未被選擇的正常字線的一正常記憶胞的一臨界電壓可能會由於在所述接地電壓以及所述通道區域CHA的第二通過電壓Vpass2之間的電壓差而非故意地被增高。
根據一實施例，在讀取操作期間，所述通道區域CHA可以成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量，而被升壓至一適當的位準。所述未被選擇的胞串的記憶胞可以不遭受到對應於在所述通道區域CHA的電壓以及所述第二通過電壓Vpass2之間的電壓差的應力。因此，在讀取操作期間，在記憶胞中的干擾可加以避免，並且所述半導體記憶體裝置100的可靠度可被改善。
圖9是描繪根據本發明的一範例實施例的操作所述半導體記憶體裝置100的方法的另一個例子的時序圖。
參照圖3、5、6及9，所述未被選擇的胞串CS21至CS2m的通道區域可以在步驟S110或是步驟S210至S230，在所述第一時間期間PHS1期間加以設定。
根據此實施例，在圖8中所示的通道區域CHA的電位可以透過所述共同的源極線CSL而被初始化，而不是透過所述位元線BL1至 BLm。在第一時間點T1，所述初始電壓Vint可被施加至所述共同的源極線CSL。此外，所述導通電壓Vtrn可被施加至所述源極選擇線SSL1及SSL2。因此，內含在所述胞串CS11至CS1m以及CS21至CS2m中的源極選擇電晶體可被導通。所述共同的源極線CSL的初始電壓Vint可被傳輸至所述胞串CS11至CS1m以及CS21至CS2m的通道區域。
所述汲極選擇線DSL1及DSL2可以接收所述接地電壓。內含在所述胞串CS11至CS1m以及CS21至CS2m中的汲極選擇電晶體可被關斷，並且所述胞串CS11至CS1m以及CS21至CS2m可以和所述位元線BL1至BLm電性分開。
在第二時間點T2，所述第一通過電壓Vpass1可被施加至所述字線DWL、NWLus及NWLs。由於所述第一通過電壓Vpass1被施加，因此通道可被形成在所述胞串CS11至CS1m以及CS21至CS2m的通道區域中。
因此，如上參考步驟S210所述，所述半導體記憶體裝置100可以在所述未被選擇的胞串CS21至CS2m以及所述共同的源極線CSL之間的電性耦接期間，藉由施加所述第一通過電壓Vpass1至所述字線DDWL、NWL1至NWLn及SDWL，以偏壓所述未被選擇的胞串CS21至CS2m的通道區域至所述初始電壓Vint。所述初始電壓可以是一例如為接地電壓的低電壓。
在第三時間點T3，所述關斷電壓Vtrf可被施加至所述未被選擇的源極選擇線SSL2。響應於所述關斷電壓Vtrf，耦接至所述未被選擇的源極選擇線SSL2的未被選擇的胞串CS21至CS2m的源極選擇電晶體SST可被關斷。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以和所 述共同的源極線CSL以及位元線BL1至BLm電性分開。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以浮接。
所選的源極選擇線SSL1可被維持在所述導通電壓Vtrn。因此，所選的胞串CS11至CS1m可以電連接至所述共同的源極線CSL。
因此，如上參考步驟S220所述，所述半導體記憶體裝置100可以在所選的胞串CS11至CS1m的通道區域電耦接至所述共同的源極線CSL時，藉由電性分開所述未被選擇的胞串CS21至CS2m與所述共同的源極線CSL以及位元線BL1至BLm，來浮接所述未被選擇的胞串CS21至CS2m的通道區域。
在第四時間點T4，所述字線DWL、NWLus及NWLs的電壓可以從所述第一通過電壓Vpass1增加至所述第二通過電壓Vpass2。
所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可以藉由和所述字線DWL、NWLus及NWLs的電壓耦合，而被升壓至所述預設的電壓。所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可以成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量而被升壓。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以在讀取操作之前，被設定至所述被升壓的電壓。
由於所選的胞串CS11至CS1m的通道區域電連接至所述共同的源極線CSL，因此所述通道區域可以保持接收所述初始電壓Vint。因此，所選的胞串CS11至CS1m的通道區域可以在讀取操作之前，被設定為來自所述共同的源極線CSL的初始電壓Vint。
因此，如上參考步驟S230所述，所述半導體記憶體裝置100 可以成比例於從被施加至所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量，以升壓所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位。
在所述第二時間期間PHS2期間，在步驟S120的讀取操作可以在所選的胞串CS11至CS1m的所選的記憶胞上加以執行。在所述第二時間期間PHS2，所述汲極選擇線DSL1及DSL2以及所述源極選擇線SSL1及SSL2可被偏壓以具有和參考圖7所述者實質相同的電壓狀況。
在第五時間點T5，所述汲極選擇線電壓Vdsl可被施加至所選的汲極選擇線DSL1。所述汲極選擇線電壓Vdsl可以是等於所述導通電壓Vtrn。所述汲極選擇線電壓Vdsl可以是不同於所述導通電壓Vtrn。所選的胞串CS11至CS1m的汲極選擇電晶體可藉由所述汲極選擇線電壓Vdsl而被導通，並且所選的胞串CS11至CS1m可以電連接至所述位元線BL1至BLm。所述未被選擇的汲極選擇線DSL2可以維持所述關斷電壓，例如是所述接地電壓。
所述讀取電壓Vread可被施加至所選的正常字線NWLs，並且所述字線NWLus及DWL可被維持在所述第二通過電壓Vpass2。
所選的源極選擇線SSL1可以從所述導通電壓Vtrn而被降低至所述關斷電壓Vtrf。所選的胞串CS11至CS1m的源極選擇電晶體可被關斷。根據一實施例，所選的源極選擇線SSL1的電壓從所述導通電壓Vtrn減低至所述關斷電壓Vtrf所在的時間點可以是在所述第二通過電壓Vpass2被放電所在的時間點之後。因此，所選的胞串CS11至CS1m的通道區域可以不被所述第二通過電壓Vpass2升壓，並且維持來自所述共同的源極線CSL 的初始電壓Vint。
所述讀取電壓Vread可被施加至所選的正常字線NWLs，並且所述字線NWLus及DWL可被維持在所述第二通過電壓Vpass2。
所述未被選擇的源極選擇線SSL2可以維持所述關斷電壓Vtrf。
所述半導體裝置100在第六至第八時間點T6至T8的操作可以是和以上參考圖7所述的第六至第八時間點T6至T8相同的。在第六時間點T6，所述位元線BL1至BLm可被預充電至所述位元線電壓Vbl。在第七時間點T7，所述源極選擇線電壓Vssl可被施加至所選的源極選擇線SSL1。所述位元線BL1至BLm的位元線電壓Vbl可被維持或是降低。所述讀取操作可以在所述第八時間點T8被終止。
圖10是參考圖9的一個例子來描繪所述未被選擇的胞串CS21至CS2m的通道區域CHA的另一個例子的概要圖。圖10描繪根據圖9的實施例的一種設定在所述未被選擇的胞串CS21至CS2m中的通道區域CHA的方法。
參照圖10，所述導通電壓Vtrn可被施加至所述未被選擇的源極選擇線SSL2，並且所述第一通過電壓Vpass1可被施加至所述字線DDWL、NWL1至NWLn及SDWL。所述初始電壓Vint可被施加至所述共同的源極線CSL。
所述源極選擇電晶體SST可藉由所述導通電壓Vtrn而被導通。所述記憶胞DDC、NMC1至NMCn及SDC可藉由所述第一通過電壓Vpass1而被導通。來自所述共同的源極線CSL的初始電壓Vint可被傳輸至 對應於所述源極選擇電晶體SST以及記憶胞DDC、NMC1至NMCn及SDC(a)的通道區域CHA。對應於所述源極選擇電晶體SST以及記憶胞DDC、NMC1至NMCn及SDC的通道區域CHA的一電位可被初始化至所述第一通道電壓Vch1。
根據一實施例，接地電壓可被施加至所述未被選擇的汲極選擇線DSL2，並且所述接地電壓可被施加至位元線BL1。所述未被選擇的胞串CS21至CS2m可以和所述位元線BL1電性分開。
接著，所述關斷電壓Vtrf可被施加至所述未被選擇的源極選擇線SSL2。因此，被初始化至所述第一通道電壓Vch1的通道區域CHA可以和所述共同的源極線CSL(d)電性分開。所述通道區域CHA可加以浮接。
施加至所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓Vpass1可被增大至所述第二通過電壓Vpass2。所述通道區域CHA可藉由和所述字線DDWL、NWL1至NWLn及SDWL的電壓耦合而被升壓至所述第二通道電壓Vch2。從所述第一通道電壓Vch1至所述第二通道電壓Vch2的被升壓的電位dV可以是成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量。
接著，在讀取操作期間，所述讀取電壓Vread可被施加至所述字線DDWL、NWL1至NWLn及SDWL中的一所選的正常字線。其餘的字線可被維持在所述第二通過電壓Vpass2。
圖11是描繪根據本發明的一範例實施例的操作所述半導體記憶體裝置100的方法的另一個例子的時序圖。
參照圖3、5、6及11，所述未被選擇的胞串CS21至CS2m 的通道區域可以在所述第一時間期間PHS1加以設定。
根據此實施例，所述通道區域CHA的一電位可以透過所述位元線BL1至BLm以及共同的源極線CSL兩者而被初始化。如同參考圖7所述的，所述導通電壓Vtrn可被施加至所述汲極選擇線DSL1及DSL2。如同參考圖9所述的，所述導通電壓Vtrn可被施加至所述源極選擇線SSL1及SSL2。
在第一時間點T1，所述初始電壓Vint可被施加至所述位元線BL1至BLm，並且所述導通電壓Vtrn可被施加至所述汲極選擇線DSL1及DSL2。所述初始電壓Vint可被施加至所述共同的源極線CSL，並且所述導通電壓Vtrn可被施加至所述源極選擇線SSL1及SSL2。在第二時間點T2，所述第一通過電壓Vpass1可被施加至所述字線DWL、NWLus及NWLs。因此，對應於每個胞串的記憶胞DDC、NMC1至NMCn及SDC的通道區域可被初始化至來自所述對應的位元線以及共同的源極線CSL的初始電壓Vint。因此，如上參考步驟S210所述，所述半導體記憶體裝置100可以在所述未被選擇的胞串CS21至CS2m與所述位元線BL1至BLm及共同的源極線CSL之間的電性耦接期間，藉由施加所述第一通過電壓Vpass1至所述字線DDWL、NWL1至NWLn及SDWL以偏壓所述未被選擇的胞串CS21至CS2m的通道區域至所述初始電壓Vint。所述初始電壓可以是一例如為接地電壓的低電壓。
在第三時間點T3，所述關斷電壓Vtrf可被施加至所述未被選擇的汲極選擇線DSL2以及未被選擇的源極選擇線SSL2。所述未被選擇的胞串CS21至CS2m可加以浮接。所選的汲極選擇線DSL1以及所選的源 極選擇線SSL1可被維持在所述導通電壓Vtrn。所選的胞串CS21至CS2m可以保持接收來自所述位元線BL1至BLm以及共同的源極線CSL的初始電壓Vint。因此，如上參考步驟S220所述，所述半導體記憶體裝置100可以在所選的胞串CS11至CS1m的通道區域電耦接至所述位元線BL1至BLm以及共同的源極線CSL兩者時，藉由電性分開所述未被選擇的胞串CS21至CS2m與所述共同的源極線CSL及位元線BL1至BLm，以浮接所述未被選擇的胞串CS21至CS2m的通道區域。
在第四時間點T4，所述字線DWL、NWLus及NWLs的電壓可以從所述第一通過電壓Vpass1增加至所述第二通過電壓Vpass2。所述未被選擇的胞串CS21至CS2m的通道區域的電位可藉由和所述字線DWL、NWLus及NWLs的電壓耦合，而被升壓至所述預設的電壓。所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位可以成比例於從所述第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量而被升壓。因此，所述未被選擇的胞串CS21至CS2m的通道區域可以在所述讀取操作之前被設定至所述被升壓的電壓。再者，如上參考步驟S230所述，所述半導體記憶體裝置100可以成比例於從被施加至所述字線DDWL、NWL1至NWLn及SDWL的第一通過電壓Vpass1至所述第二通過電壓Vpass2的增量，以升壓所述未被選擇的胞串CS21至CS2m的浮接的通道區域的電位。
在所述第二時間期間PHS2，在步驟S120的讀取操作可以在所選的胞串CS11至CS1m的所選的記憶胞上加以執行。
在第五時間點T5，所述讀取電壓Vread可被施加至所選的正常字線NWLs，並且其餘的字線NWLus及DWL可被維持在所述第二通過 電壓Vpass2。所選的源極選擇線SSL1可以從所述導通電壓Vtrn減低至所述關斷電壓Vtrf。所選的胞串CS11至CS1m的源極選擇電晶體可被關斷。
接著，在第六時間點T6，所述位元線BL1至BLm可被預充電。在第七時間點T7，所述導通電壓Vtrn可被施加至所選的源極選擇線SSL1，並且所選的記憶胞的臨界電壓可被反映在所述位元線BL1至BLm上。在第八時間點T8，所述讀取操作可被終止。
圖12是描繪一種包含在圖1中所示的半導體記憶體裝置100的記憶體系統1000的方塊圖。
參照圖12，所述記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1200。
所述半導體記憶體裝置100可以用和以上參考圖1所述者實質相同的方式來加以配置及操作。因此，其詳細說明將會被省略。
所述控制器1200可以耦接至一主機以及所述半導體記憶體裝置100。所述控制器1200可以在所述主機的請求下存取所述半導體記憶體裝置100。例如，所述控制器1200可以控制半導體記憶體裝置100的一讀取操作、一編程操作、一抹除操作、及/或一背景操作。所述控制器1200可以提供一在所述半導體記憶體裝置100以及主機之間的介面。所述控制器1200可以驅動韌體，以用於控制所述半導體記憶體裝置100。
所述控制器1200可包含一隨機存取記憶體(RAM)1210、一處理單元1220、一主機介面1230、一記憶體介面1240以及一錯誤校正區塊1250。
所述RAM 1210可被使用作為所述處理單元1220的操作記 憶體、一介於所述半導體記憶體裝置100以及主機之間的快取記憶體、及/或一介於所述半導體記憶體裝置100以及主機之間的緩衝器記憶體。
所述處理單元1220可以控制所述控制器1200的操作。
所述主機介面1230可包含一用於在所述主機以及控制器1200之間交換資料的協定。例如，所述控制器1200可以透過一或多個各種的協定來和主機通訊，例如是一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-express(PCI-E)協定、一先進技術附件(ATA)協定、一串列ATA協定、一並列ATA協定、一小型電腦系統介面(SCSI)協定、一增強型小型磁碟介面(ESDI)協定、一整合式電子驅動介面(IDE)協定、一私有協定、等等。
所述記憶體介面1240可以和半導體記憶體裝置100介接。例如，所述記憶體介面可包含一NAND快閃介面、或是一NOR快閃介面。
所述錯誤校正區塊1250可以藉由利用一錯誤校正碼(ECC)，以偵測及校正在從所述半導體記憶體裝置100讀取的資料中的錯誤。
所述控制器1200以及半導體記憶體裝置100可被整合在一半導體裝置中。根據一實施例，所述控制器1200以及半導體記憶體裝置100可被整合在單一半導體裝置中以形成一記憶卡，例如是一PC卡(國際個人電腦記憶卡協會(PCMCIA))、一小型快閃卡(CF)、一智慧型媒體卡(SMC)、一記憶棒、一多媒體卡(MMC、RS-MMC或是MMCmicro)、一SD卡(SD、miniSD、microSD或是SDHC)、一通用快閃儲存裝置(UFS)、等等。
所述控制器1200以及半導體記憶體裝置100可被整合在單一半導體裝置中，以形成一固態硬碟(SSD)。所述SSD可包含一用於儲存資 料在一半導體記憶體裝置中的儲存裝置。當所述記憶體系統1000被使用作為一SSD時，耦接至所述記憶體系統1000的主機的操作速率可以顯著地被改善。
在另一例子中，所述記憶體系統1000可被使用作為在各種的電子裝置中的數個元件中的一個，所述電子裝置例如是一電腦、一超級行動PC(UMPC)、一工作站、一小筆電、一個人數位助理(PDA)、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、一電子書、一可攜式多媒體播放器(PMP)、一可攜式遊戲機、一導航裝置、一黑盒子、一數位攝影機、一立體電視、一數位錄音機、一數位音訊播放器、一數位畫面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一用於在無線環境中發送/接收資訊的裝置、用於家庭網路的裝置、用於電腦網路的裝置、用於遠程信息處理(telematics)網路的裝置、一RFID裝置、其它用於計算系統的裝置、等等。
根據一範例實施例，所述半導體記憶體裝置100或是記憶體系統1000可以用各種形式來加以封裝。例如，所述半導體記憶體裝置100或是記憶體系統1000可藉由各種的方法來加以封裝，例如是一疊層封裝(PoP)、一球格陣列(BGA)、一晶片尺寸封裝(CSP)、一帶引線的塑膠晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一窩伏爾(waffle)組件式晶粒、一晶圓形式晶粒、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑膠公制四邊扁平封裝(MQFP)、一薄型四邊扁平封裝(TQFP)、一小外型積體電路(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型封裝(TSOP)、系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)、一晶圓級處理 堆疊封裝(WSP)、等等。
圖13是描繪在圖12中所示的記憶體系統1000的一應用例子2000的方塊圖。
參照圖13，一種記憶體系統2000可包含一半導體記憶體裝置2100以及一控制器2200。所述半導體記憶體裝置2100可包含半導體記憶體晶片。所述半導體記憶體晶片可被分成群組。
圖13描繪透過第一至第k通道CH1至CHk以和所述控制器2200通訊的群組。所述半導體記憶體晶片的每一個可以用和以上參考圖1所述的半導體記憶體裝置100實質相同的方式來加以配置及操作。
每個群組可以透過單一共同的通道來和所述控制器2200通訊。所述控制器2200可以用和參考圖12所述的控制器1200實質相同的方式來加以配置，並且被配置以控制所述半導體記憶體裝置2100的複數個記憶體晶片。
如同在圖13中所繪，複數個半導體記憶體晶片可以耦接至單一通道。然而，所述記憶體系統2000可加以修改，使得單一半導體記憶體晶片可以耦接至單一通道。
圖14是描繪一種具有以上參考圖13所述的記憶體系統2000的計算系統3000的方塊圖。
參照圖14，所述計算系統3000可包含一中央處理單元3100、一隨機存取記憶體(RAM)3200、一使用者介面3300、一電源供應器3400、一系統匯流排3500、以及一記憶體系統2000。
所述記憶體系統2000可以透過所述系統匯流排3500而電連 接至所述中央處理單元3100、RAM 3200、使用者介面3300以及電源供應器3400。透過所述使用者介面3300所提供的資料、或是藉由所述中央處理單元3100所處理的資料可以儲存在所述記憶體系統2000中。
在圖14中，所述半導體記憶體裝置2100可以透過控制器2200來耦接至所述系統匯流排3500。然而，所述半導體記憶體裝置2100可以直接耦接至所述系統匯流排3500。所述中央處理單元3100以及RAM 3200可以執行所述控制器2200的功能。
如同在圖14中所繪，在圖13中所示的記憶體系統2000可被納入作為所述記憶體系統3000。然而，所述記憶體系統2000可以被圖12中所示的記憶體系統1000所取代。根據一實施例，所述計算系統3000可包含以上參考圖12及13所述的記憶體系統1000及2000兩者。
根據本發明的一實施例，一種具有改善的可靠度的半導體記憶體裝置以及操作其之方法被提出。
對於熟習此項技術者將會明顯的是，可以對於本發明的上述的範例實施例做成各種的修改，而不脫離本發明的精神或範疇。因此，假設所述修改是落入所附的申請專利範圍及其等同物的範疇內，則本發明欲涵蓋所有此種修改。

Claims (20)

  1. 一種三維的半導體記憶體裝置的操作方法，所述半導體記憶體裝置包含分別具有堆疊在一基板之上並且耦接至複數個字線的記憶胞的胞串，所述操作方法包括：當施加一第一通過電壓至所述複數個字線時，偏壓所述胞串中的未被選擇的胞串的通道區域至一初始電壓；浮接所述未被選擇的胞串的所述通道區域；在所述通道區域的所述浮接的期間增加所述第一通過電壓至一第二通過電壓；以及從所述胞串中的所選的胞串的所選的記憶胞讀取資料。
  2. 如申請專利範圍第1項的操作方法，其中所述增加是將所述第一通過電壓增加至所述第二通過電壓，使得所述未被選擇的胞串的所述通道區域的電位成比例於從所述第一通過電壓至所述第二通過電壓的一增量而被升壓。
  3. 如申請專利範圍第1項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及其中所述浮接是電性分開所述未被選擇的胞串的所述通道區域與所述位元線及共同的源極線。
  4. 如申請專利範圍第1項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及其中所述偏壓包括：施加所述初始電壓至所述位元線；以及 將所述未被選擇的胞串的所述通道區域電連接至所述位元線，藉此傳輸所述初始電壓至所述未被選擇的胞串的所述通道區域。
  5. 如申請專利範圍第4項的操作方法，其中所述偏壓進一步包括在所述電連接之後施加所述第一通過電壓至所述複數個字線。
  6. 如申請專利範圍第1項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及所述偏壓包括：施加所述初始電壓至一共同的源極線；以及將所述未被選擇的胞串的所述通道區域電連接至所述共同的源極線，藉此傳輸所述初始電壓至所述未被選擇的胞串的所述通道區域。
  7. 如申請專利範圍第6項的操作方法，其中所述偏壓進一步包括在所述電連接之後施加所述第一通過電壓至所述複數個字線。
  8. 如申請專利範圍第1項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及所述偏壓包括：施加所述初始電壓至所述位元線及共同的源極線兩者；以及將所述未被選擇的胞串的所述通道區域電連接至所述位元線及共同的源極線兩者，藉此傳輸所述初始電壓至所述未被選擇的胞串的所述通道區域。
  9. 如申請專利範圍第1項的操作方法，其中所述讀取是將所述未被選擇的胞串的所述通道區域保持為浮接的。
  10. 如申請專利範圍第1項的操作方法， 其中所述讀取是保持施加所述第二電壓至所述複數個字線中的未被選擇的字線，並且施加一讀取電壓至所述複數個字線中的一所選的字線，以及其中所述第一及第二通過電壓是大於所述讀取電壓。
  11. 如申請專利範圍第1項的操作方法，其中所述偏壓是提供所述初始電壓至所選的胞串的通道區域，以及其中所述浮接是保持提供所述初始電壓至所選的胞串的所述通道區域。
  12. 如申請專利範圍第11項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及其中所述偏壓包括：施加所述初始電壓至所述位元線；以及將所述胞串的通道區域電連接至所述位元線。
  13. 如申請專利範圍第12項的操作方法，其中所述浮接是電性分開所述未被選擇的胞串與所述位元線及共同的源極線兩者，並且將所選的胞串電性地耦接至所述位元線。
  14. 如申請專利範圍第11項的操作方法，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及其中所述偏壓包括：施加所述初始電壓至所述共同的源極線；以及將所述胞串的通道區域電連接至所述共同的源極線。
  15. 如申請專利範圍第14項的操作方法，其中所述浮接是電性分開所述 未被選擇的胞串與所述位元線及共同的源極線兩者，並且電性地耦接所選的胞串至所述共同的源極線。
  16. 一種半導體記憶體裝置，其包括：胞串，其包含堆疊在一基板之上並且耦接至複數個字線的記憶胞；以及一週邊電路，其透過所述複數個字線來耦接至所述胞串，並且經配置以在一讀取操作之前設定所述胞串中的未被選擇的胞串的通道區域，其中所述週邊電路進一步經配置以：當施加一第一通過電壓至所述複數個字線時，偏壓所述未被選擇的胞串的所述通道區域至一初始電壓；在偏壓所述未被選擇的胞串的所述通道區域之後馬上浮接所述未被選擇的胞串的所述通道區域；以及增加所述第一通過電壓至一第二通過電壓。
  17. 如申請專利範圍第16項的半導體記憶體裝置，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及其中所述週邊電路藉由電性分開所述未被選擇的胞串的所述通道區域與所述位元線及共同的源極線，以浮接所述未被選擇的胞串的所述通道區域。
  18. 如申請專利範圍第16項的半導體記憶體裝置，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及所述週邊電路藉由施加所述初始電壓至所述位元線，並且藉由將所述未被選擇的胞串的所述通道區域電連接至所述位元線，以偏壓所述未被選 擇的胞串的所述通道區域至所述初始電壓。
  19. 如申請專利範圍第16項的半導體記憶體裝置，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及所述週邊電路藉由施加所述初始電壓至所述共同的源極線，並且藉由將所述未被選擇的胞串的所述通道區域電連接至所述共同的源極線，以偏壓所述未被選擇的胞串的所述通道區域至所述初始電壓。
  20. 如申請專利範圍第16項的半導體記憶體裝置，其中所述胞串被耦接在位元線以及一共同的源極線之間，以及所述週邊電路藉由施加所述初始電壓至所述位元線及共同的源極線兩者，並且藉由將所述未被選擇的胞串的所述通道區域電連接至所述位元線及共同的源極線，以偏壓所述未被選擇的胞串的所述通道區域至所述初始電壓。
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