KR100463194B1

KR100463194B1 - 낸드형 플래쉬 메모리 장치의 프로그램 방법

Info

Publication number: KR100463194B1
Application number: KR10-2001-0007914A
Authority: KR
Inventors: 최정혁; 신윤승
Original assignee: 삼성전자주식회사
Priority date: 2001-02-16
Filing date: 2001-02-16
Publication date: 2004-12-23
Also published as: KR20020067380A; US6661707B2; JP2002269989A; US20020114187A1

Abstract

다수개의 비트라인들 및 워드라인들과, 상기 비트라인들의 각각에 연결된 스트링 선택 트랜지스터와 소오스라인에 연결된 접지 연결 트랜지스터사이에서 직렬연결된 다수개의 메모리셀들로 구성된 다수개의 메모리셀 스트링들을 가지며, 상기 메모리셀들의 게이트들에 상기 워드라인들이 각각 접속되어 있는 낸드플래쉬 메모리 장치에서, 프로그램교란을 방지할 수 있는 프로그램 방법을 제공한다. 그 프로그래망법에서는, 상기 워드라인들 중 하나 이상의 비선택된 워드라인에 제1전압을 인가하는 제1과정과; 상기 비트라인들 중 비선택된 비트라인에 소정의 비트라인전압을 인가하는 제2과정과; 상기 비선택된 워드라인들에는 제2전압을 인가하고 상기 워드라인들 중 선택된 워드라인에는 제3전압을 인가하는 제3과정을 구비한다.

Description

낸드형 플래쉬 메모리 장치의 프로그램 방법{METHOD FOR PROGRAMMING A NAND-TYPE FLASH MEMORY}

본 발명은 플래쉬 메모리 장치에 관한 것으로서, 특히 낸드형 셀 어레이를 가지는 플래쉬 메모리장치의 프로그램 방법에 관한 것이다.

플래쉬(flash) 메모리장치는 블럭 또는 섹터(sector)단위로 소거(erasure)가 가능한 기억소자로서, 데이타를 읽고 쓸수 있으며 불휘발성이라는 장점을 갖고 있다. 고집적에 유리한 플래쉬 메모리 장치의 하나로서, 낸드(NAND)형의 메모리 셀 어레이를 가지는 플래쉬 메모리 장치(이하 "낸드 플래쉬"라 칭함)는 비트라인으로부터 직렬연결된 메모리셀들로 이루어진 메모리 셀 스트링들의 배열을 가진다. 그러한 구조의 낸드플래쉬에 관하여 1995년 발표된 논문(ISSCC 1995, 128~129쪽)에 개시된 셀어레이의 구성을 보여주는 제1도를 참조하면, 메모리 셀 어레이는 다수개의 비트라인에 다수개의 메모리 셀 스트링이 각각 연결되어 있다. 단위 셀 스트링은, 비트라인과 연결된 스트링 선택 트랜지스터(SST)와, 공통 소오스 라인(CSL)에 연결된 접지 선택 트랜지스터(GST) 그리고, 상기 선택 트랜지스터들(SST, GST)사이에 직렬연결된 다수개의 메모리셀들(또는 셀트랜지스터들)로 이루어진다. 메모리셀들의 게이트는 워드라인들(WL1~WL16)에 각각 연결되어 있다. 메모리셀의 구조는, 제3A도에 보인 바와 같이, 100Å내외의 두께를 가지는 터널산화막을 사이에 두고 채널영역과 분리된 플로팅게이트와, 층간절연막을 사이에 두고 플로팅게이트의 상부에 적층된 컨트롤게이트를 가진 플래쉬 이이피롬(EEPROM: Electrically Erasable and Programmable ROM) 셀로 되어 있다. 제3B도에 보인 바와 같이, 컨트롤게이트에 연결된 워드라인에 전압(Vcg)이 인가되면, 플로팅게이트와 컨트롤게이트간의 케페시턴스(Ci)와, 플로팅게이트와 채널영역간의 캐패시턴스(Ct)의 결합비(coupling ratio)에 의해 플로팅게이트에 인가되는 전압(Vfg)이 결정된다.

Vfg = ( Ci/(Ct+Ci))×Vcg

제1도 및 제2도와 아래의 표1을 참조하면, 그러한 셀 구조를 가지는 낸드플래쉬에서의 프로그램동작에서는(M21이 선택된 메모리셀로 가정함), 선택된 비트라인(예컨대, BL1)과 접지선택라인(GSL)에 0V를 인가하고, 비선택된 비트라인(BL2)와 스트링 선택 라인(SSL)에 전원전압(Vcc; 약 3V)을 인가한다. 공통소오스라인(CSL)에는 0V가 인가된다. 또한, 선택된 워드라인(예컨대, WL2)에는 약 20V의 프로그램전압(Vpgm)을 인가하고, 비선택된 워드라인(WL1, WL3~Wl16)에는 약 12V의 패스전압(Vpass)을 인가한다. 선택된 메모리셀 M21의 채널에는 비트라인(BL1)에 인가된 0V가 스트링 선택 트랜지스터(SST1) 및 메모리셀(M1)을 통하여 인가되고, WL2에 인가된 Vpgm에 의해 형성된 플로팅게이트와 채널간의 전압차에 따라 F-N 터널링이 발생된다. 이에 따라 채널영역으로부터 플로팅게이트로의 전자이동에 의해 M21의 드레쉬홀드전압은 1V정도로 증가한다. 아래의 표1은 낸드플래쉬에서의 프로그램, 소거 및 독출동작에 사용되는 전압들의 인가조건들을 보여준다.

[ 표1 ]

	소거	프로그램	독출
BL1 (선택)	플로팅	0V	1V
BL2 (비선택)	플로팅	Vcc	0V
SSL	Vers	Vcc	Vcc
WLn (비선택)	0V	Vpass	Vcc
WL2 (선택)	0V	Vpgm	0V
GSL	Vers	0V	Vcc
CSL	플로팅	0V	0V
벌크(또는 기판)	Vers	0V	0V

소거동작은 워드라인 단위(또는 페이지단위; 하나의 워드라인에 연결된 메모리셀들이 한 페이지를 구성함)로 진행된다. 일반적으로 단위 셀 스트링내에서 모든 워드라인에 연결된 메모리셀들을 블럭단위(또는 섹터단위)로 한정하고 이를 소거의 최소단위로 사용한다. 선택된 워드라인에 0V를 인가하고 벌크영역(블럭 또는 섹터별로 분리되어 있음)에 약 24V의 소거전압(Vers)을 인가하면, 프로그램시와는 반대방향의 전계(플로팅게이트에서 벌크영역으로)가 형성됨에 의해 플로팅게이트로부터 벌크영역으로 전자가 이동한다. 그 결과 메모리셀의 드레쉬홀드전압은 약 -3V로 변한다. 독출동작은, 선택된 메모리셀의 상태, 즉 프로그램되어 있거나 소거되어 있느냐에 따라 드레쉬홀드전압이 달라짐을 이용한다. 즉, 선택된 비트라인, 비선택된 워드라인들, 스트링선택라인(SSL) 및 접지선택라인(GSL)에 0V의 전압을 인가하고 선택된 워드라인(WL2)에 0V를 인가하였을 때, 선택된 메모리셀이 프로그램된 셀(오프셀; off-cell)이면 메모리셀을 통하는 전류가 없으며 선택된 메모리셀이 소거된 셀(온셀; on-cell)이면 메모리셀을 통하는 전류가 발생된다. 메모리셀의 상태에 따른 전류 흐름의 유무에 반응하는 비트라인의 전압을 감지함으로써 독출동작이 수행된다.

이러한 일련의 동작에 있어서, 선택된 비트라인과 선택된 워드라인에 연결된 메모리셀(이하 "프로그램 셀"이라 칭함)에 대한 프로그램 동작이 진행되는 동안에는, 선택된 비트라인과 비선택된 워드라인에 연결된 메모리셀(또는 선택된 메모리셀과 동일한 셀 스트링에 속하는 비선택된 메모리셀; 이하 "스트링 프로그램 금지 셀"이라 칭함) 또는 비선택된 비트라인과 선택된 워드라인에 연결된 비선택된 메모리셀(또는 선택된 메모리셀과 동일한 페이지에 속하는 비선택된 메모리셀; 이하 "페이지 프로그램 금지 셀"이라 칭함)에서 프로그램 교란 현상이 발생된다. 즉, 그러한 비선택된 메모리셀들은 선택된 메모리셀이 프로그램되는 동안 프로그램되지 않아야 할 셀들임에도 불구하고, 선택된 워드라인 또는 선택된 비트라인에 회로 구조적으로 연결되어 있기 때문에, 원래의 상태를 유지하지 못하고 프로그램되는 것이다. 또한, 그러한 프로그램 금지 셀들에 있어서, 선택된 비트라인에 연결된 것(프로그램셀과 동일한 셀 스트링내에 위치함)과 선택된 워드라인에 연결된 것(프로그램셀과 동일한 워드라인에 연결됨)간의 프로그램 교란 특성이 그들 고유의 프로그램 또는 소거상태에 따라 서로 다르게 나타난다. 그래서, 그 프로그램 금지 셀들의 상태에 따라 패스전압(Vpass)의 설정폭을 구한 다음 최악의 경우를 고려하여 패스전압을 설정하여 프로그램동작에 적용한다. 그러한 패스전압의 설정은, 프로그램된 메모리셀의 드레쉬홀드전압과 소거된 메모리셀의 드레쉬홀드전압이 3V이상의 차이가 나므로 프로그램 교란의 주원인인 F-N(Fouler-Nordheim) 터널링을 유발하는 채널전압을 변화시킨다. 즉, 프로그램 금지 셀의 채널전압을 F-N 터널링이 유발되지 않을 정도로 만들어 주는 것이다.

예를 들면, 선택된 워드라인(WL2)와 비선택된 비트라인(BL2)에 연결된 페이지 프로그램 금지셀 M22에서는, 프로그램전압(Vpgm)에 의하여 플로팅게이트의 전압이 높아진 반면, 접지선택라인(GSL)에 인가된 0V와, BL2와 SSL에 인가된 Vcc에 의해 메모리셀의 채널영역이 외부전원과 단절되어 플로팅상태로 된다. 이후, Vpass 및 Vpgm이 인가되면, 플로팅상태에 있던 채널영역에서는 전술한 Ci와 Ct에 의해 형성되는 게이트(컨트롤게이트+플로팅게이트)에서의 전체적인 캐패시턴스(Cg)는 1/Cgate = 1/Ci + 1/Ct로 된다. 또한, 이때의 채널캐패시턴스(Cch')를 Cch' = Cch + Cjnc(소오스 및 드레인에서의 졍션캐패시턴스)로 하면, 페이지 프로그램 금지셀인 M22의 채널에 유기되는 전압(Vch)은 아래와 같이 표현된다.

Vch = Vpass×(Cg+Cch')×(WL수-1)+Vpgm×(Cg/(Cg+Cch'))×1

위와 같은 Vch가 M22와 같은 페이지 프로그램 금지셀에 형성됨에 의해, 플로팅게이트와 채널영역간의 전계강도가 약해지게 됨으로써, M22는 컨트롤게이트에 인가되는 프로그램전압(Vpgm)으로 인한 원치 않는 프로그램이 방지된다. 따라서, M22와 같이 선택된 워드라인(WL2)과 비선택된 비트라인(BL2)에 연결된 페이지 프로그램 금지셀인 경우에는, 상기 Vch에 관한 방정식으로부터 알 수 있듯이, Vpass전압이 높을 수록 프로그램 교란(원치않는 프로그램)에 대한 방지효과가 더 크게 나타남을 알 수 있다.

반면에, 비선택된 워드라인(WL1)과 선택된 비트라인(BL1)에 연결된 스트링 프로그램 금지 셀(M11)인 경우에는, 워드라인(WL1)에 인가된 Vpass와 벌크영역에 인가된 0V에 의해 플로팅게이트로 전자가 주입되어 원치않는 프로그램(이경우는 별도로 "패스전압 교란"이라 칭함)이 진행될 수 있기 때문에, Vpass를 Vpgm보다 낮은 레벨로 인가한다.

이와같이, 프로그램 금지 셀의 위치(선택된 메모리셀과 동일한 스트링에 있느냐 또는 동일한 페이지에 있느냐에 따름)와 패스전압간의 상관관계에 있어서, 제4도의 그래프를 참조하면, Vpass가 낮은 경우(약7V 이하)에는, 스트링 프로그램금지 셀에 대한 프로그램 방지 효과가 있지만, 페이지 프로그램 금지 셀에 해당하는 비선택된 메모리셀이 프로그램 교란으로 인해 원하지 않게 프로그램되어 그것의 드레쉬홀드전압이 증가한다. 한편, Vpass가 높은 경우(약 14V이상)에는, 페이지 프로그램 금지 셀에 대한 프로그램 방지 효과가 있는 반면에, 스트링 프로그램 금지 셀에 해당하는 비선택된 메모리셀이 패스전압 교란으로 인해 원하지 않게 프로그램되어 그것의 드레쉬홀드전압이 상승하게 된다. 그러므로, 이러한 상관관계를 고려하여 패스전압(Vpss)의 범위를 적정하게 설정하는 것이 중요하다. 그 패스전압의 범위를 "패스전압 원도우(pass voltage window)"라고 칭하며, 패스전압 원도우가 넓을 수록 패스전압의 동작마진이 커진다.

그러나, 제4도에 보인 바와 같이, 프로그램 교란의 경우, Vpgm이 인가되는 선택된 워드라인(WL2)과 비트라인의 사이에 위치하는 비선택된 워드라인(WL1)에 연결된 메모리셀(M12)은 그 자체의 상태(프로그램상태 또는 소거상태)에 따라 M22의 채널 승압 전압이 달라지게 된다. 이는 M12와 M22가 인접해 있기 때문에, Vpgm이 M22의 게이트에 인가되고 Vpass가 M12의 게이트에 인가되었을때 M12의 상태에 따라 M22의 채널에 형성되는 전압이 영향을 받는다는 것을 의미한다. 즉, M12가 프로그램된 상태이면, M22의 드레쉬홀드전압이 1V정도 증가하므로 워드라인(WL2)의 전압이 적어도 1V이상이 되어야 채널이 턴온되고 이후에 채널전압이 증가한다. 반대로, M12가 소거된 상태이면, M22의 드레쉬홀드전압은 -3V로서 워드라인(WL2)의 전압이 0V인 경우에도 채널이 턴온된다. 그리하여, BL2에 인가된 Vcc가 M22의 채널에 일부 인가된 후(이때의 채널전압의 증가분을 αV라 함), WL2의 전압이 Vpgm으로 증가됨에 따라 높은 레벨의 채널전압을 얻을 수 있다. 대략적으로, M22의 승압된 채널전압은, M12가 프로그램상태에 있느냐 아니면 소거상태에 있느냐에 따라 각각 아래와 같이 표현된다.

Vchp = [(Vpass-1V)×β×(WL수-1)+(Vpgm-1V)×β]/WL수; M12 프로그램 상태

Vche = α+ [(Vpass×β×(WL수-1)+Vpgm×β)]/WL수; M12가 소거 상태

* β= Cg/(Cg+Cch)

M12가 소거상태일때의 M22의 채널전압 Vche가 Vchp(M12가 프로그램상태일때의 M33의 채널전압)보다 크므로(Vche>Vchp), 프로그램교란은 M12가 프로그램되어 있을 때 더 취약해짐을 알 수 있다. 즉, 페이지 프로그램 금지 셀에 있어서, 그 셀과 비트라인사이에 위치한 비선택된 메모리셀이 프로그램된 경우, 그 페이지 프로그램 금지 셀에서 원치않는 F-N 터널링을 방지할 만큼의 충분한 채널전압을 얻기 어렵기 때문에 소거된 경우보다 프로그램 교란이 더 쉽게 발생됨을 의미한다. 따라서, 프로그램동작 중에 사용되는 패스전압(Vpass)은 비선택된 메모리셀이 프로그램상태에 있을 때와 소거상태에 있을 때를 고려하여 그 사이의 적정한 값으로 정하여진다.

그렇지만, 그러한 과정에 의하여 결정된 패스전압을 사용하여 프로그램을 진행할 경우, 결국에는 소거상태의 비선택된 메모리셀의 채널전압이 프로그램된 비선택된 메모리셀의 채널전압보다 과도하게 증가하게 된다. 그 결과, 졍션 브레이크다운(junction breakdown)에 의한 다량의 전류가 발생되고, 부수적으로 발생되는 다수의 열성전자들(hot carriers)에 의해 메모리셀의 소오스 및 드레인 졍션과 터널산화막 등에서의 트랩 밀도(trap density)가 증가하여 메모리셀을 조기에 열화시키게 된다. 또한, 프로그램동작이 반복되면서, 졍션 브레이크다운 스트레스로 인해 졍션 자체가 파괴되어 메모리셀이 오동작을 일으킬 수 있다. 이를 방지하기 위하여 메모리셀의 졍션 브레이크다운 전압을 승압된 채널전압이상으로 하여야 한다. 그러나, 한편으로 고집적화에 따라 메모리셀의 펀치쓰로우(punch-through) 특성 및 아이솔레이션(isolation) 특성을 유지하여야 하는 것을 고려하면, 벌크영역 및 채널영역과, 메모리셀간의 분리영역의 불순물농도를 소오스 및 드레인영역과 반대의 도전형으로 고농도로 이온주입을 행하여야 한다. 그러한 공정은 현실적으로 불가능하다.

따라서, 본 발명의 목적은 낸드플래쉬에서 신뢰성있는 프로그램 금지 기능을 실현할 수 있는 방법을 제공함에 있다.

본 발명의 다른 목적은 낸드플래쉬에서의 프로그램동작에 있어서 메모리셀의 상태에 따라 달라지는 채널전압을 일정하게 형성할 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 낸드플래쉬에서 반복적인 프로그램동작이 진행되더라도 소거상태의 비선택 메모리셀의 채널전압의 과도한 증가를 방지하는 방법을 제공함에 있다.

상술한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 방법에서는, 종래의 경우처럼 비트라인 셋엎 후에 비선택된 메모리셀에 워드라인전압을 인가하거나 비트라인전압과 동시에 워드라인전압을 인가하지 않고, 비트라인 셋엎 전에 모든 메모리셀에 대하여 워드라인전압을 일정하게 인가한다. 그 후 인가된 비트라인전압에 의해 이전의 상태와는 무관하게 일정한 채널전압이 프리차아지된 다음, 비선택된 워드라인의 전압을 프로그램교란 방지를 위한 전압으로 증가시킨다.

이를 실현하는 구체적인 실시예로서, 본 발명은 다수개의 비트라인들 및 워드라인들과, 상기 비트라인들의 각각에 연결된 스트링 선택 트랜지스터와 소오스라인에 연결된 접지 연결 트랜지스터사이에서 직렬연결된 다수개의 메모리셀들로 구성된 다수개의 메모리셀 스트링들을 가지며, 상기 메모리셀들의 게이트들에 상기 워드라인들이 각각 접속되어 있는 낸드플래쉬 메모리 장치에 있어서: 상기 워드라인들 중 하나 이상의 비선택된 워드라인에 제1전압을 인가하는 제1과정과; 상기 비트라인들 중 비선택된 비트라인에 소정의 비트라인전압을 인가하는 제2과정과; 상기 비선택된 워드라인들에는 제2전압을 인가하고 상기 워드라인들 중 선택된 워드라인에는 제3전압을 인가하는 제3과정으로 이루어지는 프로그램방법을 제공한다.

상기 제1전압은 상기 비트라인전압보다는 높고 상기 제2전압보다는 낮으며, 제2전압은 상기 제3전압보다 낮다.

다른 형태의 실시예로서, 상기 제2과정에서는 상기 스트링 선택 트랜지스터의 게이트에도 상기 비트라인전압이 동시에 인가될 수 있다. 또한, 상기 제1과정 내지 제2과정에서, 상기 스트링 선택 트랜지스터의 게이트에도 상기 비트라인전압이, 상기 비선택된 비트라인에 상기 비트라인전압이 인가되기 전에, 인가되는 방법을 사용할 수 있다. 다른 한편으로는, 상기 제1과정에서 상기 제1전압이 상기 비선택된 워드라인들과 함께 상기 선택된 워드라인에도 동시에 인가될 수 있다.

채널전압의 안정된 승압을 보장하기 위하여, 상기 접지 선택 트랜지스터의 게이트에는 접지전압이 인가되고, 상기 소오스라인에는 소정의 양전압이 인가될 수 있다. 또한, 상기 워드라인들 중 선택된 워드라인의 아래에 위치한 비선택된 워드라인에 접지전압이 인가되거나, 상기 워드라인들 중 선택된 워드라인의 위와 아래에 위치한 비선택된 워드라인들에 접지전압을 인가하는 국부 승압 장식에도 본 발명은 적용된다.

제1도는 낸드 플래쉬 메모리 장치의 메모리셀 어레이를 보여주는 회로도

제2도는 종래의 프로그램동작을 보여주는 타이밍도.

제3A도는 메모리셀의 단면구조도.

제3B도는 프로그램시 선택된 메모리셀에성의 등가회로도.

제3C도는 프로그램시 비선택된 메모리셀의 등가회로도.

제4도는 종래기술에 따른 프로그램동작시의 프로그램교란 특성 그래프.

제5도는 본 발명의 제1실시예에 따른 프로그램 동작 타이밍도.

제6도는 본 발명의 제2실시예에 따른 프로그램 동작 타이밍도.

제7도는 본 발명의 제3실시예에 따른 프로그램 동작 타이밍도.

제8도는 본 발명의 제4실시예에 따른 프로그램 동작 타이밍도.

제9도는 본 발명의 제3실시예에 따른 프로그램 동작 타이밍도.

제10도는 본 발명의 제3실시예에 따른 프로그램 동작 타이밍도.

제11도는 본 발명에 따른 프로그램 교란 특성을 보여주는 그래프.

이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 본 발명에 따른 실시예들은 제5도 내지 제10도의 타이밍도를 통하여 설명되고, 제1도의 셀 어레이구조가 하술되는 프로그램동작을 이해하는데 참조될 것이다. 또한, 설명의 편의를 위하여, 제1도에서 메모리셀(M21)이 선택된 것으로 가정한다. 따라서, 선택된 워드라인은 WL2이고, 선택된 비트라인은 BL1이다.

먼저, 제1실시예를 보인 제5도를 참조하면, 접지 선택 라인(GSL)에 0V를 인가하고 모든 워드라인들에 전원전압과 같거나 높고 패스전압(Vpass)보다는 낮은 전압 Vpass1을 인가하여 메모리셀들의 채널들을 활성상태로 만든다(채널활성구간; "Channel Active"). 선택된 비트라인(BL2)에 전압을 인가하기 전에 비선택된 워드라인들에 Vpass1이 인가되기 때문에, 비선택된 메모리셀들은 그들이 프로그램되어 있든 또는 소거되어 있든간에 그들의 채널들은 온(on)상태로 된다. 그 다음, 선택된 비트라인(BL1)에는 0V를 인가하고 스트링선택라인(SSL)과 비선택된 비트라인(BL2)에 Vcc가 인가되면(비트라인 프리차아지 구간; "BL Precharge"), 채널전압들은 비트라인전압(0V, Vcc)과 동일하게 프리차아지된다. 그 후, 선택된 워드라인(WL2)의 전압을 Vpass1으로부터 프로그램전압(Vpgm)으로 증가시키고, 비선택된 워드라인들(WLx)의 전압을 Vpass1으로부터 Vpass로 증가시킨다(프로그램 구간; "Program Time"). 그러면, 채널전압들은 동일한 레벨에서 해당하는 워드라인전압에 반응하여 일정한 채널 승압 전압으로 된다.

예컨대, 소거상태에 있는 비선택된 메모리셀의 드레쉬홀드전압이 -3V인 경우에 Vpass1을 4V로 하면(비선택 비트라인전압도 4V임), 비선택 비트라인(BL2)측에서, 스트링 선택 트랜지스터(SST1 또는 SST2)의 드레쉬홀드전압(약 1.5V)에 의한 전압강하로 인해 채널활성구간("Channel Active")에서 채널전압은 약 2.5V로 프리차아지되고, 이후의 Vpass(약 12V) 및 Vpgm(약 20V)가 비선택 및 선택워드라인에 인가될 때 Vpass-Vpass1의 값과 Vpgm-Vpass1의 값에 의해 채널전압이 승압된다.

비선택된 메모리셀이 프로그램되어 있는 경우에는, 그 메모리셀의 드레쉬홀드전압은 약 1V이지만 Vpass1(약 12V)에 의해 턴온된 상태에서 채널전압은 전술한 약 2.5V로 프리차아지된 다음, Vpass 및 Vpgm의 인가에 응답하여 전술한 소거된 비선택 메모리셀의 경우와 동일한 레벨로 승압된다.

제2실시예를 보여주는 제6도를 참조하면, 선택된 워드라인(WL2)의 전압을, 제5도의 경우와 같이 채널활성구간부터 Vpass1으로 인가하지 않고, 프로그램구간에서만 Vpgm으로 인가한다. 선택된 워드라인(WL2)을 제외한, 비선택된 워드라인들 및 비트라인들에 대한 전압조건은 제5도와 동일하다. 이 경우, 전술한 스트링 프로그램 금지셀들(선택된 워드라인과 비선택된 비트라인에 연결된 메모리셀)은 상태적으로 높은 레벨(약 20V)의 프로그램전압에 의해 채널전압이 승압되기 때문에, Vpass1에 의해 프리차아지되고 난 후에 승압되는 경우(제5도)와 큰 차이가 없음을 이해하여야 한다.

제7도는 제3실시예로서, Vpass1이 비선택된 비트라인(BL2)에 인가되는 때 또는 인가되기 전에, 스트링 선택라인(SSL)에 Vpass1을 인가하는 것을 제외하고는 전술한 제5도의 방식과 동일하다. 이는, 소거상태에 있는 비선택 메모리셀(예컨대, M12)에 대하여, 비선택 워드라인(WLx)에 Vpass1을 인가하였을 때 유기되는 채널전압(Vchwl)이 비선택 비트라인(BL2)에 Vpass1을 인가하였을 때 유기되는 채널전압 (Vchbl=Vpass1-Vst; Vst는 스트링선택트랜지스터의 드레쉬홀드전압)보다 높은 경우에 메모리셀들(특히 비선택 메모리셀들)의 초기 채널전압을 일정하게 유지하는데 유용한 방법이다. 즉, 제5도에서 채널전압 형성과정을 보면, 초기의 워드라인전압 Vpass1에 의해 채널전압 Vchwl이 형성될 것이고, 이후에 비선택 비트라인에 인가되는 Vpass1에 의해 채널전압이 Vchbl의 레벨로 프리차아지된다. 여기서, 소거상태에 있는 비선택 메모리셀에 대하여, Vchwl이 Vchbl보다 높은 레벨이면 프로그램구간이전에 초기의 채널전압들을 일정하게 유지하기가 곤란하다. 따라서, 적어도 비선택 비트라인에 Vpass1이 인가되기 전에 스트링 선택 라인을 Vpass1으로 하여 스트링 선택 트랜지스터를 턴온시켜 두게 되면, 소거된 메모리셀의 채널전압이 현재의 워드라인전압인 Vpass1에 의해 과도하게 증가되어 Vchbl이상으로 되는 것을 감쇄시킬 수 있다.

제8도는 제4실시예로서, 전술한 실시예들과 같이 접지선택라인(GSL)을 0V로둔 경우에 메모리셀의 채널전압에 의한 펀치쓰루우(punch-through)로 인해 승압된 채널전압의 레벨이 감소하는 것을 방지하기 위하여, 공통 소오스 라인(CSL)의 전압을 Vcc로 유지시키는 방식이다. 공통 소오스 라인(CSL)이 Vcc로 충전되어 있기 때문에, 승압된 채널전압에 의한 펀치쓰루우의 발생을 억제하게 된다.

제9도 및 제10도는 프로그램교란을 방지하기 위한 국부 승압(local boosting) 방식을 채용하여 프로그램을 수행하는 경우 (ISSCC 96, Digest of Technical Papers, P.32, "A 3.3V 128Mb Multi-level NAND Flash Memory for Mass Storage Applications"를 보라)에 본 발명을 적용한 실시예들을 보여 준다. 제9도는 변형된 국부 승압(modified local boosting) 방식에 제5도에 보인 프로그램동작을 적용한 예이다. 변형된 국부 승압 방식은 선택된 워드라인(WL2)의 아래에 위치한 비선택 워드라인(WL3)에 0V를 인가하여 채널에 형성되는 전압을 낮게 함으로써 Vpgm에 의해 승압되는 채널전압을 공유하는 메모리셀의 수를 감소시키고, 그것에 의해 페이지 프로그램 금지셀들의 채널전압을 높이는 기술이다. 제10도는 일반적인 국부 승압 방식에 제5도에 보인 프로그램동작을 적용한 경우이다. 일반적인 국부 승압 방식은, 선택된 워드라인(WL2)의 위와 아래에 위치한 비선택 워드라인들 (WL1, WL3)에 0V를 인가하여 Vpgm에 의해 승압되는 채널영역을 선택된 워드라인에 연결된 메모리셀들에만 한정시킴으로써, 높은 채널전압으로 인한 프로그램교란 방지 효과를 구하는 기술이다. 그러나, 그러한 국부 승압 방식에 있어서도, 프로그램상태 또는 소거상태에 따른 프로그램 금지 셀들간의 드레쉬홀드전압의 차이를 극복할 수가 없기 때문에, 비트라인 전압이 설정되기 전에 워드라인에 전압을 인가함으로써 일정한 채널전압을 형성하도록 한다. 따라서, 제6도에 보인 바와 같이, 비선택된 메모리셀의 프로그램상태에 있거나 또는 소거상태에 있거나 간에 일정한 특성을 나타낸다.

전술한 본 발명의 실시예들 외에도, 비트라인전압의 설정되기 전에 워드라인 또는 선택라인들의 전압인가 방식을 조절함에 의해 채널전압을 일정하게 설정하는 조작들이 다양하게 제공될 수 있을 것이다.

상술한 바와 같이, 본 발명은 프로그램동작에 있어서, 프로그램 금지될 메모리셀들의 상태가 다르더라도 프로그램 교란 장지에 필요한 일정한 채널전압을 형성하도록 함으로써, 프로그램동작의 신뢰성을 향상시키는 이점이 있다.

Claims

다수개의 비트라인들 및 워드라인들과, 상기 비트라인들의 각각에 연결된 스트링 선택 트랜지스터와 소오스라인에 연결된 접지 연결 트랜지스터사이에서 직렬연결된 다수개의 메모리셀들로 구성된 다수개의 메모리셀 스트링들을 가지며, 상기 메모리셀들의 게이트들에 상기 워드라인들이 각각 접속되어 있는 낸드플래쉬 메모리 장치의 프로그램 방법에 있어서:

상기 워드라인들 중 하나 이상의 비선택된 워드라인에 제1전압을 인가하는 제1과정과;

상기 비트라인들 중 비선택된 비트라인에 소정의 비트라인전압을 인가하는 제2과정과;

상기 비선택된 워드라인들에는 제2전압을 인가하고 상기 워드라인들 중 선택된 워드라인에는 제3전압을 인가하는 제3과정을 구비하며, 상기 제1전압이 상기 비트라인전압보다는 높고 상기 제2전압보다는 낮음을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
삭제
제 1 항에 있어서,

상기 비트라인전압은 상기 낸드플래쉬 메모리장치의 전원전압임을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제2과정에서 상기 스트링 선택 트랜지스터의 게이트에도 상기 비트라인전압이 동시에 인가됨을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제1과정 내지 제2과정에서, 상기 스트링 선택 트랜지스터의 게이트에도 상기 비트라인전압이, 상기 비선택된 비트라인에 상기 비트라인전압이 인가되기 전에, 적어도 인가됨을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 제1과정에서 상기 제1전압이 상기 비선택된 워드라인들과 함께 상기 선택된 워드라인에도 동시에 인가됨을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 접지 선택 트랜지스터의 게이트에는 접지전압이 인가되고, 상기 소오스라인에는 소정의 양전압이 인가됨을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 7 항에 있어서,

상기 소정의 양전압은 전원전압의 레벨임을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 워드라인들 중 선택된 워드라인의 아래에 위치한 비선택된 워드라인에 접지전압을 인가함을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 워드라인들 중 선택된 워드라인의 위와 아래에 위치한 비선택된 워드라인들에 접지전압을 인가함을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.
제 1 항에 있어서,

상기 비트라인전압은 2~5V, 상기 제1전압은 3~6V, 상기 제2전압은 8~12V이며 상기 제3전압은 15~20V임을 특징으로 하는 낸드 플래쉬 메모리 장치의 프로그램 방법.