KR100794663B1 - 디스터브 모니터링 스킴을 갖는 플래시 메모리 장치 - Google Patents

디스터브 모니터링 스킴을 갖는 플래시 메모리 장치 Download PDF

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KR100794663B1
KR100794663B1 KR1020060081745A KR20060081745A KR100794663B1 KR 100794663 B1 KR100794663 B1 KR 100794663B1 KR 1020060081745 A KR1020060081745 A KR 1020060081745A KR 20060081745 A KR20060081745 A KR 20060081745A KR 100794663 B1 KR100794663 B1 KR 100794663B1
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Abstract

여기에 제공되는 플래시 메모리 장치는 비트 라인들에 연결된 복수의 낸드 스트링들과 제 1 및 제 2 디스터브 비트 라인들에 각각 연결된 제 1 및 제 2 디스터브 스트링들을 포함하는 메모리 셀 어레이와; 상기 낸드 스트링들 및 상기 제 1 디스터브 스트링 각각의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와; 상기 비트 라인들과 상기 디스터브 비트 라인들에 전기적으로 연결된 페이지 버퍼 회로와; 상기 제 2 디스터브 스트링의 메모리 셀들에 공통으로 연결된 공통 게이트 라인을 구동하도록 구성된 바이어스 회로와; 그리고 상기 행 선택 회로, 상기 페이지 버퍼 회로, 그리고 상기 바이어스 회로를 제어하도록 구성된 제어 회로를 포함한다. 프로그램 동작 동안, 상기 제어 회로는 상기 제 1 디스터브 스트링의 선택된 메모리 셀이 프로그램 디스터브 환경에 놓이도록 그리고 상기 제 2 디스터브 스트링의 메모리 셀들이 패스 전압 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어한다.

Description

디스터브 모니터링 스킴을 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE WITH DISTURB MONITORING SCHEME}
도 1은 프로그램 및 패스 전압 디스터브를 고려한 패스 전압 윈도우를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 바이어스 회로를 보여주는 블록도이다.
도 4는 디스터브 비트 라인들에 각각 대응하는 도 2에 도시된 페이지 버퍼 회로의 일부를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 행 선택 회로
300 : 페이지 버퍼 회로 400 : 열 선택 회로
500 : 제어 회로 600 : 인터페이스 회로
700 : 바이어스 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 낸드 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들(예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
낸드 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들(Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀(이하, 메모리 셀이라 칭함)은 셀 트랜지스터를 포함하며, 셀 트랜지스터는 제 1 도전형(예를 들면, P형)의 반도체 기판(또는 벌크), 서로 소정 간격 떨어진 제 2 도전형(예를 들면, N형)의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트, 그리고 부유 게이트 상에 위치한 제어 게이트를 포함한다. 초기에, 플로팅 게이트 트랜지스터들, 즉, 메모리 셀들은, 예를 들면, 음의 문턱 전압(예를 들면, -1V 또는 그 보다 낮은 전압)을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가함으로써 선택된 메 모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 나머지(선택되지 않은) 메모리 셀들의 문턱 전압들은 변화되지 않는다.
여기서, 선택된 메모리 셀은 접지 전압이 공급되는 비트 라인(이하, 선택 비트 라인이 칭함)과 선택된 워드 라인에 의해서 지정된다. 비선택된 메모리 셀(이하, 프로그램 금지된 메모리 셀이라 칭함)은 전원 전압이 공급되는 비트 라인(이하, 비선택 비트 라인이라 칭함)과 워드 라인들에 의해서 그리고 선택 비트 라인과 비선택 워드 라인들에 의해서 지정된다.
선택 워드 라인에 연결된 비선택된 메모리 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택 메모리 셀을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 선택 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 선택 워드 라인을 따라 배열된 선택되지 않은 메모리 셀들에도 인가된다. 이러한 경우, 선택 워드 라인 상에 연결된 선택되지 않은 메모리 셀이 프로그램될 수 있다. 선택 워드 라인에 연결된 비선택 메모리 셀의 의도하지 않은 프로그램은 "프로그램 디스터브"라 불린다. 이에 반해서, 비선택 비트 라인에 연결된 메모리 셀들은 비선택 워드 라인들에 인가되는 패스 전압에 의해서 프로그램될 수 있다. 비선택 워드 라인들에 연결된 비선택된 메모리 셀들의 의도하지 않은 프로그램은 "패스 전압 디스터브"라 불린다.
상술한 프로그램 및 패스 전압 디스터브 현상들은 U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로, U.S. Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로, U.S. Patent No. 6,661,707에 "METHOD OF PROGRAMMING NAND-TYPE FLASH MEMORY"라는 제목으로, 그리고 U.S. Patent No. 7,031,190에 "STRUCTURE FOR TESTING NAND FLASH MEMORY AND METHOD OF TESTING NAND FLASH MEMORY"라는 제목으로 각각 상세히 설명되어 있으며, 이 출원의 레퍼런스로 포함된다.
프로그램 금지된 메모리 셀의 위치와 패스 전압 사이에는 아래와 같은 상관 관계가 존재할 것이다. 도 1에 도시된 바와 같이, 패스 전압이 낮은 경우, 프로그램 디스터브에 대한 프로그램 방지 효과가 있지만, 프로그램 금지된 메모리 셀이 프로그램 디스터브로 인해 원하지 않게 소프트 프로그램될 수 있다. 다시 말해서, 패스 전압이 낮은 경우, 프로그램 금지된 메모리 셀의 채널 전압이 원하는 전압까지 승압되지 않기 때문에, 프로그램 금지된 메모리 셀이 소프트 프로그램될 수 있다. 한편, 패스 전압이 높은 경우, 프로그램 금지된 메모리 셀에 대한 프로그램 방지 효과가 있는 반면에, 프로그램 금지된 메모리 셀에 해당하는 비선택된 메모리 셀이 패스 전압 디스터브로 인해 원하지 않게 프로그램될 수 있다. 다시 말해서, 패스 전압이 높은 경우, 그러한 패스 전압으로 인해 프로그램 금지된 메모리 셀이 소프트 프로그램될 수 있다. 따라서, 상술한 상관관계를 고려하여 패스 전압의 범위를 적정하게 설정하는 것이 중요하다. 그러한 패스 전압의 범위를 "패스 전압 윈도우"라고 칭한다.
프로그램 및 패스 전압 디스터브 현상들로 인한 메모리 셀들의 소프트 프로그램 현상은 프로그램 동작시 발생할 것이다. 하지만, 그러한 문제는 읽기 동작에 의해서 읽혀진 데이터를 통해 검출될 것이다. 이는 동일한 메모리 블록 내의 다른 페이지들에 저장된 데이터가 모두 손상될 수 있음을 의미한다. 결과적으로, 프로그램 동작시 생기는 소프트 프로그램 현상으로 인해 플래시 메모리 장치의 신뢰성이 저하될 것이다.
본 발명의 목적은 프로그램 동작 동안 프로그램 및 패스 전압 디스터브 현상을 검출할 수 있는 플래시 메모리 장치를 제공하는 것이다.
예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 제 1 및 제 2 디스터브 비트 라인들에 각각 연결된 제 1 및 제 2 디스터브 스트링들을 포함하는 메모리 셀 어레이와; 상기 낸드 스트링들 및 상기 제 1 디스터브 스트링 각각의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와; 상기 비트 라인들과 상기 디스터브 비트 라인들에 전기적으로 연결된 페이지 버퍼 회로와; 상기 제 2 디스터브 스트링의 메모리 셀들에 공통으로 연결된 공통 게이트 라인을 구동하도록 구성된 바이어스 회로와; 그리고 상기 행 선택 회로, 상기 페이지 버퍼 회로, 그리고 상기 바이어스 회로를 제어하도록 구성된 제어 회로를 포함하며, 프로그램 동작 동안, 상기 제어 회로는 상기 제 1 디스터브 스트링의 선택된 메모리 셀이 프로그램 디스터브 환경에 놓이도록 그리고 상기 제 2 디스터브 스트링의 메모리 셀들이 패스 전압 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 프로그램 동작시, 상기 제어 회로는 상기 제 1 및 제 2 디스터브 비트 라인들이 전원 전압과 접지 전압으로 각각 구동되도록 그리고 상기 공통 게이트 라인이 패스 전압으로 구동되도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 디스터브 스트링들에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 행 선택 회로 및 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 디스터브 비트 라인들의 전압들을 감지하고, 감지된 결과들은 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 디스터브 스트링들에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디스터브 검증 읽기 명령에 따라 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 행 선택 회로 및 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 디스터브 비트 라인들의 전압들을 감지하고, 감지된 결과들은 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 낸드 스트링들 및 상기 제 1 및 제 2 디스터브 스트링들 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함한다.
본 발명의 다른 예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 포함하는 메모리 셀 어레이와; 상기 낸드 스트링들 및 상기 디스터브 스트링 각각의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와; 상기 비트 라인들과 상기 디스터브 비트 라인에 전기적으로 연결된 페이지 버퍼 회로와; 그리고 상기 행 선택 회로 및 상기 페이지 버퍼 회로를 제어하도록 구성된 제어 회로를 포함하며, 프로그램 동작 동안, 상기 제어 회로는 상기 디스터브 스트링의 선택된 메모리 셀이 프 로그램 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 프로그램 동작시, 상기 제어 회로는 상기 디스터브 비트 라인이 전원 전압으로 구동되도록 상기 페이지 버퍼 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 상기 행 선택 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디 스터브 검증 읽기 명령에 따라 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 상기 행 선택 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 낸드 스트링들 및 상기 디스터브 스트링 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함한다.
본 발명의 또 다른 예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 각각 연결된 디스터브 스트링을 포함하는 메모리 셀 어레이와; 상기 낸드 스트링들의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와; 상기 비트 라인들과 상기 디스터브 비트 라인에 전기적으로 연결된 페이지 버퍼 회로와; 상기 디스터브 스트링의 메모리 셀들에 공통으로 연결된 공통 게이트 라인을 구동하도록 구성된 바이어스 회로와; 그리고 상기 행 선택 회로, 상기 페이지 버퍼 회로, 그리고 상기 바이어스 회로를 제어하도록 구성된 제어 회로를 포함하며, 프로그램 동작 동안, 상기 제어 회로는 상기 디스터브 스트링의 메모리 셀들이 패스 전압 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 프로그램 동작시, 상기 제어 회로는 상기 디스터브 비트 라인이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 패스 전압으로 구동되도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 디스터브 스트링에 대한 디스터브 검증 읽 기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디스터브 검증 읽기 명령에 따라 수행된다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 바이어스 회로를 제어한다.
예시적인 실시예에 있어서, 상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장된다.
예시적인 실시예에 있어서, 상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력된다.
예시적인 실시예에 있어서, 상기 낸드 스트링들 및 상기 디스터브 스트링 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함한다.
본 발명의 또 다른 예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 제 1 및 제 2 디스터브 비트 라인들에 각각 연결된 제 1 및 제 2 디스터브 스트링들을 제공하는 단계와; 그리고 프로그램 동작 동안, 프로그램 디스터브 환경에 놓이도록 상기 제 1 디스터브 스트링의 선택된 메모리 셀을 제어하고 그리고 패스 전압 디스터브 환경에 놓이도록 상기 제 2 디스터브 스트링의 메모리 셀들을 제어하는 단계를 포함하는 플래시 메모리 장치의 동작 방법을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 제공하는 단계와; 그리고 프로그램 동작 동안, 프로그램 디스터브 환경에 놓이도록 상기 디스터브 스트링의 선택된 메모리 셀을 제어하는 단계를 포함하는 플래시 메모리 장치의 동작 방법을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 제공하는 단계와; 그리고 프로그램 동작 동안, 패스 전압 디스터브 환경에 놓이도록 상기 디스터브 스트링의 메모리 셀들을 제어하는 단계를 포함하는 플래시 메모리 장치의 동작 방법을 제공한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 대응하는 비트 라인들(BL)에 각각 연결된 낸드 스트링들(101)로 구성될 것이다. 각 낸드 스트링(101)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MCn-1∼MC0)을 포함한다. 각 낸드 스트링(101)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어되며, 메모리 셀들(MC0∼MCn-1)은 대응하는 워드 라인들(WL0∼WLn-1)에 의해서 각각 제어된다. 신호 라인들(SSL, WL0∼WLn-1, GSL)은 행 선택 회로(200)에 전기적으로 연결되어 있다. 도시의 편의상, 낸드 스트링들(101)의 구성 요소들은 동일한 참조 번호들로 표기될 것이다.
도 2에 도시된 바와 같이, 메모리 셀 어레이(100)는 제 1 디스터브 비트 라인(DPBL0)에 연결된 프로그램 디스터브 스트링(102)과 제 2 디스터브 비트 라인(DPBL1)에 연결된 패스 전압 디스터브 스트링(103)을 더 포함한다. 프로그램 디스터브 스트링(102)은 프로그램 디스터브를 모니터링하기 위한 것이고, 패스 전압 디스터브 스트링(103)은 패스 전압 디스터브를 모니터링하기 위한 것이다. 프로그램 디스터브 스트링(102)의 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC0∼MCn-1)은 낸드 스트링들(101)과 마찬가지로 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 워드 라인들(WL0∼WLn-1)에 의 해서 각각 제어된다. 패스 전압 디스터브 스트링(103)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 의해서 각각 제어되는 반면에, 패스 전압 디스터브 스트링(103)의 메모리 셀들(MC0∼MCn-1)은 워드 라인들(WL0∼WLn-1)에 연결되는 것이 아니라 공통 게이트 라인(CGL)에 공통으로 연결되어 있다.
본 발명의 플래시 메모리 장치에 따르면, 프로그램 및 패스 전압 디스터브 스트링들(102, 103)은 스트링들(102, 103) 각각에 속하는 메모리 셀들이 낸드 스트링(101)과 동일한 프로그램 조건 하에서 소프트 프로그램되는 지의 여부를 검출하는 데 사용된다. 이는 이후 상세히 설명될 것이다.
계속해서 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치는 페이지 버퍼 회로(300), 열 선택 회로(400), 제어 회로(500), 인터페이스 회로(600), 그리고 바이어스 회로(700)를 더 포함한다.
페이지 버퍼 회로(300)는 제어 회로(500)에 의해서 제어되며, 읽기 동작시 감지 증폭기로서 그리고 프로그램 동작시 기입 드라이버로서 동작할 것이다. 비록 도면에는 도시되지 않았지만, 페이지 버퍼 회로(300)는 비트 라인들(BL, DPBL0, DPBL1)에 각각 대응하는 페이지 버퍼들을 포함할 것이다. 여기서, 각 비트 라인은 한 쌍의 비트 라인들로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이러한 경우, 각 비트 라인 쌍에 대응하는 페이지 버퍼들이 페이지 버퍼 회로(300)에 제공될 것이다. 페이지 버퍼 회로(300)는 프로그램 동작시 제어 회로(500)의 제어에 따라 제 1 및 제 2 디스터브 비트 라인들(DPBL0, DPBL1)을 전 원 전압과 접지 전압으로 각각 구동하도록 구성될 것이다. 이에 반해서, 잘 알려진 바와 같이, 비트 라인들(BL)은 로드된 데이터에 따라 전원 전압과 접지 전압 중 어느 하나로 구동될 것이다. 열 선택 회로(400)는 제어 회로(500)에 의해서 제어되며, 페이지 버퍼 회로(300)의 페이지 버퍼들을 소정 단위로 선택하도록 구성될 것이다. 제어 회로(500)는 플래시 메모리 장치의 전반적인 동작을 제어하도록 구성되며, 이는 이후 상세히 설명될 것이다. 인터페이스 회로(600)는 외부 장치(예를 들면, 메모리 컨트롤러 또는 호스트)와 인터페이스하도록 구성될 것이다.
바이어스 회로(700)는 제어 회로(500)에 의해서 제어되며, 패스 전압 디스터브 스트링(103)에 전기적으로 연결된 공통 게이트 라인(CGL)을 구동하도록 구성될 것이다. 프로그램 동작이 수행되는 동안, 바이어스 회로(700)는 공통 게이트 라인(CGL)을 패스 전압으로 구동할 것이다. 이는 패스 전압 디스터브 스트링(103)에 속하는 메모리 셀들이 동시에 패스 전압으로 구동됨을 의미한다. 이후 설명되는 바와 같이, 이러한 경우, 패스 전압 디스터브 스트링(103)에 연결된 디스터브 비트 라인(DPBL1)은 페이지 버퍼 회로(300)를 통해 접지 전압으로 구동될 것이다. 정상 읽기 동작과 검증 읽기 동작과 같은 읽기 동작이 수행되는 동안, 바이어스 회로(700)는 공통 게이트 라인(CGL)을 접지 전압으로 구동할 것이다. 패스 전압 디스터브 스트링(103)에 속하는 메모리 셀들 중 적어도 하나가 소프트 프로그램되는 경우, 디스터브 비트 라인(DPBL1)의 전압은 증가될 것이다. 다시 말해서, 이러한 경우는 패스 전압 디스터브가 발생한 것으로 판별될 것이다.
본 발명에 따른 제어 회로(500)는, 도 2에 도시된 바와 같이, 상태 레지스 터(도면에는, "SR"이라 표기됨) (501)와 디스터브 상태 레지스터(도면에는, "DSR"이라 표기됨) (502)를 포함한다. 상태 레지스터(501)는 이 분야에 잘 알려진 것으로, 낸드 스트링들(101)에 대한 프로그램 상태값을 저장하는 데 사용될 것이다. 이에 반해서, 디스터브 상태 레지스터(502)는 디스터브 스트링들(102, 103)에 대한 상태값들을 저장하는 데 사용되며, 이는 이후 상세히 설명될 것이다.
이상의 설명으로부터 알 수 있듯이, 메모리 셀 어레이(100)에는 프로그램 및 패스 전압 디스터브 스트링들(102, 103)이 제공되며, 이 스트링들(102, 103)은 프로그램 동작 동안 프로그램 디스터브 환경 및 패스 전압 디스터브 환경에 각각 놓인다. 프로그램 동작이 수행된 후, 디스터브 스트링들(102, 103)에 대한 검증 읽기 동작을 통해 프로그램 동작 동안 프로그램 및 패스 전압 디스터브가 발생하였는 지의 여부가 판별된다. 따라서, 프로그램/패스 전압 디스터브로 인해 생기는 플래시 메모리 장치의 신뢰성 저하를 방지할 수 있다.
도 3은 도 2에 도시된 바이어스 회로를 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 바이어스 회로(700)는 공통 게이트 라인(CGL)을 통해 패스 전압 디스터브 스트링(103)에 전기적으로 연결되며, 고전압 스위치(701)와 NMOS 트랜지스터(702)로 구성된다. 고전압 스위치(701)는 제어 신호(PGM_EN)에 응답하여 패스 전압(Vpass)을 공통 게이트 라인(CGL)으로 전달한다. 제어 신호(PGM_EN)는 제어 회로(500)로부터 제공되며, 프로그램 동작시 활성화될 것이다. 제어 신호(PGM_EN)가 비활성화될 때, 공통 게이트 라인(CGL)은 접지 전압으로 유지될 것이다. NMOS 트랜지스터(701)는 공통 게이트 라인(CGL)과 접지 사이에 연결되며, 제어 신 호(DIS)에 의해서 제어된다. 제어 신호(DIS)는 제어 회로(500)로부터 제공되며, 공통 게이트 라인(CGL)의 전압을 방전한다.
도 4는 디스터브 비트 라인들에 각각 대응하는 도 2에 도시된 페이지 버퍼 회로의 일부를 보여주는 회로도이다.
도 4를 참조하면, 페이지 버퍼들(DSPB0, DSPB1)은 프로그램 및 패스 전압 디스터브 스트링들(102, 103)에 각각 전기적으로 연결되며, 도 2에 도시된 제어 회로(500)에 의해서 각각 제어될 것이다. 예를 들면, 프로그램 동작시, 페이지 버퍼들(DSPB0, DSPB1)은 디스터브 비트 라인들(DPBL0, DPBL1)이 각각 전원 전압과 접지 전압으로 구동되도록 제어 회로(150)에 의해서 제어될 것이다. 본 발명에 따른 페이지 버퍼들(DSPB0, DSPB1)이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 검증 읽기 동작과 정상 읽기 동작을 포함한 읽기 동작시, 페이지 버퍼들(DSPB0, DSPB1)에 의해서 감지된 데이터는 열 선택 회로(400)를 통해 제어 회로(500)로 전송될 것이다.
이하 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 프로그램 동작을 설명하기에 앞서, 본 발명에 따른 플래시 메모리 장치는 셀프-부스팅 스킴과 로컬 셀프-부스팅 스킴 중 어느 하나를 이용하여 프로그램 동작을 수행할 것이다. 셀프-부스팅 및 로컬 셀프-부스팅 스킴들은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로, U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로, 그리고 U.S. Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로 각각 설명되어 있으며, 이 출원의 레퍼런스로 포함된다.
일단 프로그램 동작이 개시되면, 인터페이스 회로(600)와 열 선택 회로(400)를 통해 프로그램될 데이터가 잘 알려진 타이밍에 따라 페이지 버퍼 회로(300)에 로드될 것이다. 일단 페이지 버퍼 회로(300)에 프로그램될 데이터가 로드되면, 제어 회로(500)의 제어에 따라 프로그램 동작이 수행될 것이다. 프로그램 동작이 수행되기 이전에, 제어 회로(500)는 디스터브 비트 라인들(DPBL0, DPBL1)이 전원 전압과 접지 전압으로 각각 구동되도록 페이지 버퍼 회로(300)를 제어할 것이다. 이후, 잘 알려진 바와 같이, 선택된 워드 라인(예를 들면, WL0)은 프로그램 전압으로 구동되고, 비선택된 워드 라인들(예를 들면, WL1∼WLn-1)은 패스 전압으로 구동될 것이다. 이러한 바이어스 조건에 의하면, 프로그램 디스터브 스트링(102)의 메모리 셀(MC0)은 프로그램 전압을 공급받고, 메모리 셀들(MC1∼MCn-1)은 패스 전압을 공급받는다. 이와 동시에, 패스 전압 디스터브 스트링(103)의 메모리 셀들은 공통 게이트 라인(CGL)을 통해 바이어스 회로(700)로부터의 패스 전압을 공급받는다.
이러한 바이어스 조건에 따르면, 프로그램 디스터브 스트링(102)의 메모리 셀들은 낸드 스트링들(101)과 동일한 프로그램 디스터브 환경에 놓이게 되고, 패스 전압 디스터브 스트링(103)의 메모리 셀들은 낸드 스트링들(101)과 동일한 패스 전압 디스터브 환경에 놓이게 된다.
프로그램 동작이 정해진 시간 동안 수행된 후, 프로그램 동작이 성공적으로 수행되었는 지의 여부를 판별하기 위해서 검증 읽기 동작이 수행될 것이다. 검증 읽기 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다. 앞서 설명된 프로그램 동작은 정해진 프로그램 루프 횟수 내에서 반복적으로 수행될 것이다. 정해진 프로그램 루프 횟수 내에서 프로그램 동작이 성공적으로 수행되면, 제어 회로(500)는 프로그램 동작이 성공적으로 수행되었음을 알리는 상태값을 상태 레지스터(501)에 저장할 것이다. 이에 반해서, 정해진 프로그램 루프 횟수 내에서 프로그램 동작이 성공적으로 수행되지 않으면, 제어 회로(500)는 프로그램 동작이 페일되었음을 알리는 상태값을 상태 레지스터(501)에 저장할 것이다. 상태 레지스터(501)에 저장된 상태값은 이 분야에 잘 알려진 상태 읽기 동작을 통해 외부로 출력될 것이다.
본 발명의 플래시 메모리 장치에 있어서, 프로그램 디스터브 스트링(102)과 패스 전압 디스터브 스트링(103)에 대한 검증 읽기 동작은 1) 낸드 스트링들(101)에 대한 프로그램 동작이 완료된 후 수행되거나, 2) 별도의 디스터브 읽기 동작을 통해 수행될 수 있다. 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 프로그램 디스터브 스트링(102)과 패스 전압 디스터브 스트링(103)에 대한 검증 읽기 동작이 낸드 스트링들(101)에 대한 프로그램 동작이 완료된 후 연속적으로 수행된다고 가정하자. 이러한 가정에 따르면, 앞서 설명된 것과 동일한 방식으로 낸드 스트링들(101)에 대한 프로그램 동작이 수행된 후 프로그램 결과의 상태값이 제어 회로(500)의 상태 레지스터(501)에 저장될 것이다. 그 다음에, 제어 회로(500)는 디스터브 스트링들(102, 103)에 대한 검증 읽기 동작을 제어할 것이다. 디스터브 스트링들(102, 103)에 대한 검증 읽기 동작을 수행하기 위해서, 먼저, 제어 회로(200)는 선택된 워드 라인(예를 들면, WL0)이 접지 전압으로 구동되도록 그리고 나머지 워드 라인들(예를 들면, WL1∼WLn-1)이 읽기 전압으로 구동되도록 행 선택 회로(200)를 제어할 것이다. 이와 동시에, 제어 회로(200)는 공통 게이트 라인(CGL)이 접지 전압으로 구동되도록 바이어스 회로(700)를 제어할 것이다. 이러한 바이어스 조건하에서, 페이지 버퍼 회로(300)는 디스터브 비트 라인들(DPBL0, DPBL1)의 전압들을 감지할 것이다. 디스터브 비트 라인들(DPBL0, DPBL1) 각각의 전압이 로우 레벨인 경우, 프로그램/패스 전압 디스터브가 발생하지 않은 것으로 여겨질 것이다. 이에 반해서, 디스터브 비트 라인들(DPBL0, DPBL1) 각각의 전압이 하이 레벨인 경우, 프로그램/패스 전압 디스터브가 발생한 것으로 여겨질 것이다. 감지된 데이터는 열 선택 회로(400)를 통해 제어 회로(500)의 디스터브 상태 레지스터(502)에 저장될 것이다.
디스터브 상태 레지스터(502)에 저장된 상태값은 상태 레지스터(501)에 대한 상태 읽기 동작시 함께 외부로 제공될 수 있다. 또는, 디스터브 상태 읽기 동작을 통해 디스터브 상태 레지스터(502)에 저장된 상태값이 외부로 제공될 수 있다.
다른 방법으로서, 프로그램 디스터브 스트링(102)과 패스 전압 디스터브 스트링(103)에 대한 검증 읽기 동작은 별도의 디스터브 읽기 동작을 통해 수행된다고 가정하자. 이러한 가정에 의하면, 프로그램 및 패스 전압 디스터브 스트링들(102, 103)에 대한 검증 읽기 동작을 위해서 외부 장치(예를 들면, 메모리 컨트롤러 또는 호스트)로부터 디스터브 읽기 명령이 플래시 메모리 장치의 제어 회로(500)로 제공될 것이다. 일단 디스터브 읽기 명령이 제어 회로(500)에 전달되면, 프로그램 및 패스 전압 디스터브 스트링들(102, 103)에 대한 검증 읽기 동작은 제어 회로(500)의 제어하에 앞서 설명된 것과 실질적으로 동일하게 수행될 것이다. 이러한 경우, 디스터브 상태 읽기 동작을 통해 제어 회로(500)의 디스터브 상태 레지스터(502)에 저장된 상태값이 외부로 제공될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 프로그램 동작이 수행될 때 프로그램 디스터브 및 패스 전압 디스터브를 검출함으로써 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (39)

  1. 비트 라인들에 연결된 복수의 낸드 스트링들과 제 1 및 제 2 디스터브 비트 라인들에 각각 연결된 제 1 및 제 2 디스터브 스트링들을 포함하는 메모리 셀 어레이와;
    상기 낸드 스트링들 및 상기 제 1 디스터브 스트링 각각의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와;
    상기 비트 라인들과 상기 디스터브 비트 라인들에 전기적으로 연결된 페이지 버퍼 회로와;
    상기 제 2 디스터브 스트링의 메모리 셀들에 공통으로 연결된 공통 게이트 라인을 구동하도록 구성된 바이어스 회로와; 그리고
    상기 행 선택 회로, 상기 페이지 버퍼 회로, 그리고 상기 바이어스 회로를 제어하도록 구성된 제어 회로를 포함하며,
    프로그램 동작 동안, 상기 제어 회로는 상기 제 1 디스터브 스트링의 선택된 메모리 셀이 프로그램 디스터브 환경에 놓이도록 그리고 상기 제 2 디스터브 스트링의 메모리 셀들이 패스 전압 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 제어 회로는 상기 제 1 및 제 2 디스터브 비트 라인들이 전원 전압과 접지 전압으로 각각 구동되도록 그리고 상기 공통 게이트 라인이 패스 전압으로 구동되도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 디스터브 스트링들에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 행 선택 회로 및 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 디스터브 비트 라인들의 전압들을 감지하고, 감지된 결과들은 상기 제어 회로의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력되는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 디스터브 스트링들에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디스터브 검증 읽기 명령에 따라 수행되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 행 선택 회로 및 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 디스터브 비트 라인들의 전압들을 감지하고, 감지된 결과들은 상기 제어 회로 의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  12. 제 1 항에 있어서,
    상기 낸드 스트링들 및 상기 제 1 및 제 2 디스터브 스트링들 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함하는 플래시 메모리 장치.
  13. 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 포함하는 메모리 셀 어레이와;
    상기 낸드 스트링들 및 상기 디스터브 스트링 각각의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와;
    상기 비트 라인들과 상기 디스터브 비트 라인에 전기적으로 연결된 페이지 버퍼 회로와; 그리고
    상기 행 선택 회로 및 상기 페이지 버퍼 회로를 제어하도록 구성된 제어 회로를 포함하며,
    프로그램 동작 동안, 상기 제어 회로는 상기 디스터브 스트링의 선택된 메모 리 셀이 프로그램 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 프로그램 동작시, 상기 제어 회로는 상기 디스터브 비트 라인이 전원 전압으로 구동되도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행되는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 상기 행 선택 회로를 제어하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력되는 플래시 메모리 장치.
  19. 제 17 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  20. 제 13 항에 있어서,
    상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디스터브 검증 읽기 명령에 따라 수행되는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 워드 라인들이 접지 전압으로 구동되도록 상기 행 선택 회로를 제어하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  24. 제 13 항에 있어서,
    상기 낸드 스트링들 및 상기 디스터브 스트링 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함하는 플래시 메모리 장치.
  25. 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 각각 연결된 디스터브 스트링을 포함하는 메모리 셀 어레이와;
    상기 낸드 스트링들의 메모리 셀들에 연결된 워드 라인들을 구동하도록 구성된 행 선택 회로와;
    상기 비트 라인들과 상기 디스터브 비트 라인에 전기적으로 연결된 페이지 버퍼 회로와;
    상기 디스터브 스트링의 메모리 셀들에 공통으로 연결된 공통 게이트 라인을 구동하도록 구성된 바이어스 회로와; 그리고
    상기 행 선택 회로, 상기 페이지 버퍼 회로, 그리고 상기 바이어스 회로를 제어하도록 구성된 제어 회로를 포함하며,
    프로그램 동작 동안, 상기 제어 회로는 상기 디스터브 스트링의 메모리 셀들이 패스 전압 디스터브 환경에 놓이도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 프로그램 동작시, 상기 제어 회로는 상기 디스터브 비트 라인이 접지 전압으로 구동되도록 그리고 상기 공통 게이트 라인이 패스 전압으로 구동되도록 상기 페이지 버퍼 회로와 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  27. 제 25 항에 있어서,
    상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 연속적으로 수행되는 플래시 메모리 장치.
  28. 제 27 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 바이어스 회로를 제어하는 플래시 메모리 장치.
  29. 제 28 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  30. 제 29 항에 있어서,
    상기 디스터브 상태 레지스터는 상태 읽기 명령의 입력에 따라 상기 낸드 스트링들의 프로그램 결과와 함께 외부로 출력되는 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  32. 제 25 항에 있어서,
    상기 디스터브 스트링에 대한 디스터브 검증 읽기 동작은 상기 낸드 스트링들에 대한 프로그램 동작이 종료된 후 외부로부터의 디스터브 검증 읽기 명령에 따라 수행되는 플래시 메모리 장치.
  33. 제 32 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 제어 회로는 상기 공통 게이트 라인이 접지 전압으로 구동되도록 상기 바이어스 회로를 제어하는 플래시 메모리 장 치.
  34. 제 33 항에 있어서,
    상기 디스터브 검증 읽기 동작 동안, 상기 페이지 버퍼 회로는 상기 디스터브 비트 라인의 전압을 감지하고, 감지된 결과는 상기 제어 회로의 디스터브 상태 레지스터에 저장되는 플래시 메모리 장치.
  35. 제 34 항에 있어서,
    상기 디스터브 상태 레지스터의 상태값은 디스터브 상태 읽기 명령의 입력에 따라 외부로 출력되는 플래시 메모리 장치.
  36. 제 25 항에 있어서,
    상기 낸드 스트링들 및 상기 디스터브 스트링 각각은 상기 행 선택 회로에 의해서 구동되는 스트링 및 접지 선택 라인들에 각각 연결되는 스트링 및 접지 선택 트랜지스터들을 포함하는 플래시 메모리 장치.
  37. 비트 라인들에 연결된 복수의 낸드 스트링들과 제 1 및 제 2 디스터브 비트 라인들에 각각 연결된 제 1 및 제 2 디스터브 스트링들을 제공하는 단계와; 그리고
    프로그램 동작 동안, 프로그램 디스터브 환경에 놓이도록 상기 제 1 디스터브 스트링의 선택된 메모리 셀을 제어하고 그리고 패스 전압 디스터브 환경에 놓이도록 상기 제 2 디스터브 스트링의 메모리 셀들을 제어하는 단계를 포함하며,
    상기 제 1 디스터브 스트링의 메모리 셀들은 상기 복수의 낸드 스트링들 각각에 속하는 메모리 셀들과 대응하는 워드 라인들을 통해 연결되고, 상기 제 2 디스터브 스트링의 메모리 셀들은 공통 게이트 라인에 공통으로 연결되는 플래시 메모리 장치의 동작 방법.
  38. 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 제공하는 단계와; 그리고
    프로그램 동작 동안, 프로그램 디스터브 환경에 놓이도록 상기 디스터브 스트링의 선택된 메모리 셀을 제어하는 단계를 포함하며, 상기 디스터브 스트링의 메모리 셀들은 상기 복수의 낸드 스트링들 각각에 속하는 메모리 셀들과 대응하는 워드 라인들을 통해 연결되는 플래시 메모리 장치의 동작 방법.
  39. 비트 라인들에 연결된 복수의 낸드 스트링들과 디스터브 비트 라인에 연결된 디스터브 스트링을 제공하는 단계와; 그리고
    프로그램 동작 동안, 패스 전압 디스터브 환경에 놓이도록 상기 디스터브 스트링의 메모리 셀들을 제어하는 단계를 포함하며,
    상기 디스터브 스트링의 메모리 셀들은 공통 게이트 라인에 공통으로 연결되는 플래시 메모리 장치의 동작 방법.
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