KR20060017956A - 난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설전류 측정 방법 - Google Patents

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    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement

Abstract

본 발명은 난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설 전류 측정 방법에 관한 것으로, 공통으로 연결되어 있는 공통 소오스 라인(Common Source Line)이 각각 분리되고, 각각의 스트링에 포함되어 있는 셀렉트 트랜지스터들이 제거된 구조로 형성됨으로써, 셀 프로그램 간섭(cell program disturbance) 특성을 저하시키는 원인 중 하나인 기생 필드 트랜지스터(Parasitic field transistor)에 의한 누설 전류를 정확하게 모니터링하여 셀 특성을 보다 정확하게 파악하고 개선시킬 수 있다.
누설 전류, 셀렉트 트랜지스터, 공통 소오스 라인, 필드 트랜지스터

Description

난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설 전류 측정 방법{Test device in a flash memory deviceand method of testing leakage current using the same}
도 1은 난드 플래시 메모리의 스트링 구조를 설명하기 위한 회로도이다.
도 2는 필드 트랜지스터에 의하여 메모리 셀의 프로그램 간섭 현상이 발생되는 것을 설명하기 위한 소자의 단면도이다.
도 3은 프로그램 시 주변 셀에 발생하는 프로그램 간섭 현상의 분포 특성을 나타내는 그래프이다.
도 4는 종래의 테스트 소자에서 발생되는 누설 전류를 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 난드 플래시 메모리의 테스트 소자를 설명하기 위한 회로도이다.
도 6은 도 5에서 비트라인 방향으로 절취된 상태를 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 웰
203 : 소자 분리막 204 : 터널 산화막
205 : 플로팅 게이트 206 : 유전체막
207 : 콘트롤 게이트
본 발명은 난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설 전류 측정 방법에 관한 것으로, 특히 누설 전류의 발생 원인을 모니터링 하기 위한 난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설 전류 측정 방법에 관한 것이다.
난드 플래시 메모리의 경우는 셀들이 독립적으로 동작하는 것이 아니라, 일정 개수의 셀들이 스트링이라는 단위로 묶여서 동작하게 된다.
도 1은 난드 플래시 메모리의 스트링 구조를 설명하기 위한 회로도이다.
도 1을 참조하면, 난드 플래쉬 메모리 소자의 스트링은 비트 라인(BL2)에 연결된 드레인 셀렉트 트랜지스터(T103)와, 공통 소오스 라인(CSL)에 연결된 소오스 셀렉트 트랜지스터(T104)와, 두개의 셀렉트 트랜지스터들(T103 및 T104) 사이에 직렬로 연결된 다수의 메모리 셀 트랜지스터(C0 내지 C31)로 이루어진다. 여기서, 드레인 셀렉트 트랜지스터(T103)의 게이트는 주변 스트링에 포함된 드레인 셀렉트 트 랜지스터(T101 및 T105)의 게이트와 연결되어 드레인 셀렉트 라인(DSL)이 되며, 소오스 셀렉트 트랜지스터들(T104)의 게이트는 주변 스트링에 포함된 소오스 셀렉트 트랜지스터들(T102 및 T106)의 게이트와 연결되어 소오스 셀렉트 라인(SSL)이 된다. 그리고, 메모리 셀 트랜지스터들(C0 내지 C31)의 게이트들은 각각 워드 라인들(WL0 내지 WL31)이 된다.
상기에서와 같이, 다수의 셀들이 스트링 구조로 묶여서 동시에 동작하기 때문에, 셀 특성을 모니터링하는 과정에서 다른 주변 영향들을 받는다. 따라서, 정확한 테스트를 하기 위해서는, 이를 좀 더 정확히 모니터링하기 위한 테스트 모듈들을 필요로 하게 된다.
특히, 난드 플래시에서 중요한 요소로써, 선택된 셀이 프로그램되는 과정에서 선택되지 않은 셀이 프로그램되는 것과 같은 간섭(Disturbance) 현상이 발생되는 것을 억제하여 셀의 특성을 개선하는 것이 필요하다.
한편, 이러한 특성을 모니터링하기 위한 테스트 소자들도 도 1에 도시된 스트링 구조와 동일한 구조로 이루어지는데, 이 경우 셀 프로그램 간섭을 더 열화시키는 누설 전류 요소에 대하여 모니터링하기가 매우 어렵다. 이는, 누설 전류를 유발하는 여러 가지 패스(path)에 대하여 복합적으로 모니터링 되기 때문이다.
특히, 최근에는 소자의 집적도가 높아지면서 소자 격리를 위해 소자 분리 영역에 형성되는 트렌치도 축소(shrink)되는 추세이며, 이로 인하여 기생 필드 트랜지스터(Parasitic field transistor)에 의하여 셀의 프로그램 간섭 특성이 더 열화되는 문제점이 있다.
도 2는 필드 트랜지스터에 의하여 메모리 셀의 프로그램 간섭 현상이 발생되는 것을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 여러 개가 나열된 스트링 구조를 워드라인 방향으로 절취한 상태의 단면도로써, 셀들은 반도체 기판(201)의 소자 분리 영역에 형성된 소자 분리막(203)에 의해 격리되고, 활성 영역에는 웰(202)이 형성된다. 이때, 웰(202)은 P타입 불순물을 주입하여 형성할 수 있다. 그리고, 활성 영역의 반도체 기판(201) 상에는 터널 산화막(204)이 형성되고, 터널 산화막(204) 상에는 소자 분리막(203)에 의해 격리되는 플로팅 게이트(205)가 형성된다. 그리고, 플로팅 게이트(205)와 소자 분리막(203) 상부에는 워드라인 방향으로 유전체막(206) 및 콘트롤 게이트(207)가 형성된다. 한편, 비트라인으로부터 인가되는 전압은 웰(202)을 통해 전달된다.
도 1 및 도 2를 참조하면, 두 번째 비트라인(BL2)은 프로그램하지 않고 첫 번째와 세 번째 비트라인(BL1 및 BL3)을 프로그램하는 경우, 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)을 인가하고 선택되지 않은 워드라인에는 패스 전압(Vpass)을 인가하며, 두 번째 비트라인(BL2)에는 프로그램되는 것을 방지하기 위해 소정의 전압(Vcc)을 인가하고 나머지 비트라인에는 접지 전압(GND)을 인가한다. 그러면, 두 번째 비트라인(BL2)에 연결되며 프로그램 전압이 인가되는 셀의 채널 영역에서 셀프 부스팅 현상이 발생되면서 전압이 높아져 프로그램이 진행되지 않는다.
하지만, 도 2의 화살표와 같은 기생 필드 트랜지스터에 의해 누설 전류가 발생되면서 프로그램 간섭 특성이 저하되는 문제점이 발생된다.
도 3은 프로그램 시 주변 셀에 발생하는 프로그램 간섭 현상의 분포 특성을 나타내는 그래프이다.
도 3을 참조하면, 상기에서 언급한 누설 전류 패스에 의해 간섭 특성이 열화되어 소거 상태의 메모리 셀이 간섭 현상에 의해 문턱 전압이 상승하는 것을 알 수 있다. 특히, 기생적인 필드 트랜지스터에 의해 그 정도가 더 심해지는 것을 알 수 있다.
이처럼 필드 트랜지스터에 의해 누설 전류가 발생되더라도, 도 1에 도시된 것처럼 테스트 패턴이 형성되기 때문에 누설 전류가 복합적으로 모니터링 됨으로 인하여, 필드 트랜지스터에 대한 누설 전류만을 따로 모니터링하기가 어려운 문제점이 있다.
도 4는 종래의 테스트 소자에서 발생되는 누설 전류를 설명하기 위한 회로도이다.
도 4를 참조하면, 기존의 테스트 소자의 경우 스트링 구조에 드레인 셀렉트 트랜지스터(T103) 및 소오스 셀렉트 트랜지스터(T104)가 형성된다. 이로 인하여, 셀 게이트에 고전압(예를 들면, 19V의 프로그램 전압)을 인가하고 비트라인(BL) 전압을 증가시키는 경우, 스트링의 양 단에서 스트링 선택을 위해 형성되는 셀렉트 라인을 통하여 발생되는 GIDL(Gate-Induced Drain Leakage; 도면의 a)이나 서브스레쉬홀드 누선 전류(b) 및 셀렉트 트랜지스터의 게이트를 통한 F-N 터널링을 포함해서 복합적인 누설 전류가 동시에 모니터링되는 문제가 발생한다.
또한, 소오스 라인(CSL)이 도 1에 도시된 것처럼 공통으로 형성됨으로 인하 여, 필드 트랜지스터에 의한 누설 전류만을 따로 모니터링 하는 것이 불가능하며, 이로 인한 분석 및 개선 실험에 대한 결과를 추출하는데 있어서 많은 문제점을 않고 있다.
이에 대하여, 본 발명이 제시하는 난드 플래시 메모리의 테스트 소자 및 이를 이용한 누설 전류 측정 방법은 공통으로 연결되어 있는 공통 소오스 라인(Common Source Line)이 각각 분리되고, 각각의 스트링에 포함되어 있는 셀렉트 트랜지스터들이 제거된 구조로 형성됨으로써, 셀 프로그램 간섭(cell program disturbance) 특성을 저하시키는 원인 중 하나인 기생 필드 트랜지스터(Parasitic field transistor)에 의한 누설 전류를 정확하게 모니터링하여 셀 특성을 보다 정확하게 파악하고 개선시킬 수 있다.
본 발명의 실시예에 따른 난드 플래시 메모리의 테스트 소자는 다수의 메모리 셀 트랜지스터만이 직렬로 접속된 구조로 이루어진 스트링들을 포함하며, 스트링들이 각각 서로 다른 비트라인과 소오스 라인에 연결되어 기생 필드 트랜지스터에 의한 누설 전류 특성을 모니터링 할 수 있다.
본 발명의 실시예에 따른 난드 플래시 메모리의 누설 전류 측정 방법은
다수의 메모리 셀 트랜지스터만이 직렬로 접속된 구조로 이루어진 스트링들이 각각 서로 다른 비트라인과 소오스 라인에 연결된 테스트 소자가 제공되는 단계, 및 비트라인들 중 선택된 비트라인에는 접지전압을 인가하고, 선택되지 않은 비트라인에는 소정의 양전압을 인가하며, 모든 워드라인에는 프로그램 전압을 인가하고, 모든 소오스 라인에는 접지 전압을 인가한 상태에서, 프로그램 간섭을 받는 비선택 비트라인의 전압 변화에 따라 기생 필드 트랜지스터에 의한 누설 전류 발생 여부를 소오스 라인으로부터 검출하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 5는 본 발명의 실시예에 따른 난드 플래시 메모리의 테스트 소자를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 난드 플래시 메모리의 테스트 소자는 비트 라인들(도면에서는 3개만 도시됨; BL1 내지 BL3)에 각각 연결된 다수의 스트링(도면에서는 3개만 표시됨; String1 내지 string3)으로 이루어지며, 종래와 같이 소오스 라인에 공통으로 연결되는 것이 아니라 각각의 소오스 라인(도면에서는 3개만 도시됨; SO1 내지 SO3)으로 분리 되어 연결된다. 그리고, 각각의 스트링(String1 내지 string3)에는 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터가 제거되고, 메모리 셀들(C0 내지 C31)만 포함된다.
즉, 제1 스트링(string1)은 제1 비트라인(BL1)과 제1 소오스 라인(SO1) 사이에 직렬로 접속된 다수의 메모리 셀들로 이루어진다. 그리고, 제2 스트링(string2)은 제2 비트라인(BL2)과 제2 소오스 라인(SO2) 사이에 직렬로 접속된 다수의 메모리 셀들(C0 내지 C31)로 이루어진다. 제3 스트링(string3)과 그 외의 스트링들도 동일한 구조로 이루어지면서, 각각의 비트라인과 각각의 소오스 라인에 접속된다.
도 6은 도 5에서 비트라인 방향으로 절취된 상태를 도시한 소자의 단면도이다.
도 6을 참조하면, 테스트 소자의 스트링은 반도체 기판(601)에는 비트라인 방향으로 형성된 셀들(C0 내지 C31)로 이루어지며, 서로 인접한 셀들은 소오스/드레인과 같은 접합 영역(603)을 공유한다. 셀들(C0 내지 C31) 하부의 반도체 기판(601)에는 채널 영역(602)이 형성된다. 종래의 스트링 구조에서는 양 가장자리에 셀렉트 트랜지스터가 형성되었으나, 본 발명에서는 첫 번째 셀(C0)과 마지막 셀(C31)이 양 가장자리에 형성된다.
여기서, 첫 번째 셀(C0)은 접합부(603a) 상에 형성된 콘택 플러그(605a)를 통해 비트라인(606a)과 연결된다. 그리고, 마지막 셀(C31)은 접합부(603b) 상에 형 성된 콘택 플러그(605b)를 통해 인접한 스트링과는 격리된 소오스 라인(606b)과 연결된다.
상기에서와 같이, 테스트 소자의 패턴 래이 아웃 시 셀 소오스 영역에 기존의 소오스 라인을 없앤다. 그리고, 각 스트링이 독립적으로 형성될 수 있도록 소오스 콘택(605b) 레이어를 드레인 콘택 레이어(605a)와 동일하게 독립된 형태로 디자인함한다. 이로써, 각각의 스트링을 독립된 형태로 형성할 수 있다.
상기의 구조로 이루어진 테스트 소자를 이용하여 누설 전류를 모니터링 하기 위한 전압 인가 조건을 설명하면 다음과 같다.
선택된 비트라인(BL1 및 BL3)에는 접지전압을 인가하고, 선택되지 않은 비트라인(BL2)에는 소정의 양전압을 인가한다. 그리고, 모든 워드라인(WL0 내지 WL31)에는 프로그램 전압(예를 들면, 19V)을 인가하고, 모든 소오스(S01 내지 S03)에는 접지 전압(GND)을 인가한다.
상기의 조건에서 테스트를 진행하게 되면, 모든 워드라인(WL0 내지 WL31)에 프로그램 전압이 인가되면서 프로그램 간섭을 받는 비선택 비트라인(BL2)의 경우, 비선택 비트라인(BL2)의 전압 변화(프로그램 간섭 모드에서 채널 전압)에 따른 필드 트랜지스터의 누설 전류를 소오스(S01 및 S03)에서 모니터링할 수 있다.
상술한 바와 같이, 본 발명은 공통으로 연결되어 있는 공통 소오스 라인(Common Source Line)이 각각 분리되고, 각각의 스트링에 포함되어 있는 셀렉트 트 랜지스터들이 제거된 구조로 테스트 소자의 스트링을 형성한다.
이를 통해, 본원발명은 난드 플래시에서 중요한 요소인 셀 프로그램 간섭 특성을 평가하는데 있어서, 그 저하 요인 중 큰 요인인 기생 필드 트랜지스터에 의한 누설 전류를 테스트 패턴을 통해 다른 누설 전류와 분리하여 모니터링 할 수 있다. 이로 인해, 셀의 교유(intrinsic) 특성을 파악할 수 있으며, 개선을 위한 실험에 대한 결과를 용이하게 추출할 수 있다.
또한, 본원발명에서 제기하는 테스트 소자는 기존 모듈의 레이아웃을 간단하게 변경하여 형성할 수 있으므로, 추가적인 공정을 삽입하지 않고도 간단하게 형성할 수 있다.

Claims (2)

  1. 다수의 메모리 셀 트랜지스터만이 직렬로 접속된 구조로 이루어진 스트링들을 포함하며,
    상기 스트링들이 각각 서로 다른 비트라인과 소오스 라인에 연결되어 기생 필드 트랜지스터에 의한 누설 전류 특성을 모니터링 할 수 있는 난드 플래쉬 메모리의 테스트 소자.
  2. 다수의 메모리 셀 트랜지스터만이 직렬로 접속된 구조로 이루어진 스트링들이 각각 서로 다른 비트라인과 소오스 라인에 연결된 테스트 소자가 제공되는 단계; 및
    상기 비트라인들 중 선택된 비트라인에는 접지전압을 인가하고, 선택되지 않은 비트라인에는 소정의 양전압을 인가하며, 모든 워드라인에는 프로그램 전압을 인가하고, 모든 상기 소오스 라인에는 접지 전압을 인가한 상태에서, 프로그램 간섭을 받는 상기 비선택 비트라인의 전압 변화에 따라 기생 필드 트랜지스터에 의한 누설 전류 발생 여부를 상기 소오스 라인으로부터 검출하는 단계를 포함하는 난드 플래쉬 메모리의 누설 전류 측정 방법.
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