KR0159325B1

KR0159325B1 - 불휘발성 반도체 기억장치

Info

Publication number: KR0159325B1
Application number: KR1019940006910A
Authority: KR
Inventors: 도시유키 하야카와; 료우헤이 기리사와
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-04-01
Filing date: 1994-04-01
Publication date: 1998-12-01
Also published as: EP0618621A1; EP0618621B1; JPH06291287A; DE69406037T2; JP2825407B2; US5464998A; DE69406037D1

Abstract

본 발명에 따른 불휘발성 반도체 기억장치는 메모리셀 트랜지스터 주변의 소자분리영역의 채널스톱퍼층의 농도 보다도 낮은 농도의 선택트랜지스터 주변의 소자분리영역의 채널스톱퍼층을 갖춘다.

선택트랜지터의 임계치가 높아지는 것을 방지할 수 있어 오독출을 방지할 수 있고, 또한 고속의 불휘발성 반도체 기억장치를 제공할 수 있다.

Description

불휘발성 반도체 기억장치

제1도는 본 발명의 제1실시예에 따른 NAND형 메모리셀의 등가회로, 평면도 및 단면도.

제2도는 NAND형 메모리셀의 동작설명도.

제3도는 NAND형 메모리셀의 소거 및 기록시의 동작설명도.

제4도는 본 발명의 제1실시예에 따른 제조공정을 나타낸 평면도 및 단면도.

제5도는 본 발명의 제1실시예에 따른 제조공정을 나타낸 평면도 및 단면도.

제6도눈 본 발명의 제1실시예에 따른 제조공정을 나타낸 평면도 및 단면도.

제7도는 본 발명의 제1실시예에 따른 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일.

제8도는 본 발명의 제2실시예에 따른 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일.

제9도는 본 발명의 제3실시예의 제조공정을 나타낸 평면도 및 단면도.

제10도는 본 발명의 제3실시예에 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일.

제11도는 본 발명의 제1실시예에 따른 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일.

제12도는 본 발명의 제5실시예에 따른 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일.

제13도는 본 발명의 제6실시예에 따른 제조공정을 나타낸 평면도 및 단면도.

제14도는 본 발명의 제6실시예에 따른 NAND형 메모리셀의 단면도 및 스톱퍼층의 P형 불순물농도의 프로파일.

제15도는 본 발명의 제7실시예에 따른 NAND형 메모리셀의 단면도 및 채널스톱퍼층의 P형 불순물농도의 프로파일이다.

* 도면의 주요부분에 대한 부호의 설명

100 : N형 실리콘기판 101 : P웰

102 : 채널스톱퍼층 103 : 필드절연막

290 : 워드선 291 : 소스측 선택선

[산업상의 이용분야]

본 발명은 NAND형 메모리셀을 행렬상으로 배치한 메모리셀 어레이를 구비한 NAND형 불휘발성 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

불휘발성 반도체 기억장치는 전원을 끊어도 데이터가 소실되지 않는 등의 이점이 있기 때문에, 최근 대폭 수요가 증대하고 있다. 전기적으로 일괄소거가 가능한 불휘발성 반도체 기억장치인 플래시 메모리는 2트랜지스터형의 바이트형 불휘발성 반도체 기억장치와는 달리 1트랜지스터로 메모리셀을 구성할 수 있게 된다. 이 중에서도 NAND형 EEPROM은 단위셀당 비트선 콘택트수를 대폭절감시킬 수 있기 때문에 고밀도화가 달성될 수 있다. 그 결과, 효과적으로 메모리셀을 작게할 수 있게 되어 대용량의 자기디스크의 대체용도등이 기대되고 있다.

이들 NAND형 EEPROM은 부유게이트를 갖춘 MOS트랜지스터로 이루어진 메모리셀 트랜지스터를 직렬 접속한 직렬셀과,이 직렬셀의 일단과 공통소스 사이에 설치되어 소스측 선택선에 게이트가 접속된 소스측 선택트랜지스터 및, 상기 직렬셀의 타단과 비트선의 사이에 설치된 드레인측 선택트랜지스터로 이루어진 NAND형 메모리셀을 매트릭스상으로 배열하여 메모리셀 어레이를 구성하고, 각 메모리셀 트랜지스터의 부유게이트에 전하를 축적함으로써 MOS트랜지스터의 임계치를 변화시켜 이 임계치의 값에 의해 정보를 기억한다. 정보의 기록 및 소거는 절연막에 터널전류를 흘리는 것에 의해 수행한다.

그러나, 이와 같은 NAND형 EEPROM은 기록 및 소거에 고전압(예컨대, 20V)을 이용하기 때문에, 인접하는 메모리셀간의 누설전류를 극력 억제하기 위해 소자분리에 이용하는 필드절연막 아래의 채널스톱퍼층의 불순물 농도를 높게 설정하고 있다. 이 때문에, 내로우(narrow) 채널효과, 즉 채널스톱퍼층의 횡방향의 확산에 의해 직렬접속된 각 트랜지스터의 임계치가 상승한다. 이 결과, NAND형 메모리셀의 직렬저항이 증대하여 독출을 수행할 경우 NAND형 메모리셀에 흐르는 전류가 감소하여 버려 오독출할 염려가 있었다. 또한, 이와같은 독출전류의 감소는 독출속도의 저하에도 관계되어 있다.

이와 같이 NAND형 EEPOM에서는 소자분리영역의 채널스톱퍼층의 농도를 인접하는 메모리셀간의 누설전류를 억제하기 위해 높게 설정하지 않으면 안되기 때문에 독출전류가 감소하여 버려 오독출을 할 염려가 있었다. 또한, 마찬가지의 이유로 독출속도가 저하한다는 문제도 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 오독출이 적고, 독출속도도 고속인 불휘발성 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 반도체기판에 매트릭스형태로 배열된 다수의 NAND형 메모리셀과; 인접하는 NAND형 메모리셀을 분리하기 위해 반도체기판상에 제공된 다수의 채널스톱퍼층을 구비하여 구성되고; 각 NAND형 메모리셀이, 상호 직렬로 연결된 드레인 및 소스를 갖춘 다수의 메모리셀 트랜지스터와; 메모리셀 트랜지스터의 일단의 트랜지스터의 소스에 연결된 소스측 선택트랜지스터 및 ; 메모리셀 트랜지스터의 타단의 트랜지스터의 드레인에 연결된 드레인측 선택트랜지스터를 구비하여 구성되고; 각 채널스톱퍼층이 소스측 선택트랜지스터를 분리하기 위한 제1채널스톱퍼층부와, 메모리셀 트랜지스터를 분리하기 위한 제2채널스톱퍼층부를 갖추며; 제1채널스톱퍼층부의 제1불순물농도가 제2채널스톱퍼층부의 제2불순물농도 보다 더 낮은 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 채널스톱퍼층의 불순물농도가 소스측 선택선 아래와 워드선 아래에서 다르고, 워드선 아래의 쪽이 농도가 높기 때문에 보다 고내압의 인접메모리셀간의 소자분리가 수행된다. 기록시 및 소거시에는 소스측 선택선과 기판간의 전위차를 OV로 하면, 소스측 선택선에 고전압은 인가되지 않고, 그 결과 소스측 선택선 바로 아래의 저농도의 채널스톱퍼층에서 소자분리가 충분히 수행된 다음, 내로우 채널효과도 소스측 선택트랜지스터에서는 수행되지 않는다. 이 결과 NAND형 메모리셀의 독출시의 직렬저항이 저하하고, 그 결과 비트선의 방전속도가 고속화되기 때문에 독출이 고속으로 된다. 또한, 마찬가지의 이유에 의해 오독출도 적어지게 된다.

[실시예]

이하, 예시도면을 참조해서 본 고안에 따른 1실시예를 상세히 설명한다.

본 발명의 제1실시예를 제1도 내지 제7도를 참조하여 설명한다.

본 발명에 따른 NAND형 EEPROM의 셀구조의 등가회로를 제1도(a)에 나타낸다. 즉, 부유게이트를 갖춘 MOS트랜지스터로 이루어진 불휘발성의 메모리셀(M11~M14)이 직렬로 접속되고, 일단이 드레인측 선택트랜지스터(Q11)를 매개로 비트선(BL1)에, 타단이 소스측 선택트랜지스터(Q12)를 매개로 공동소스선(CS)에 접속되어 있으며, 각각의 트랜지스터는 동일한 P웰(W)상에 형성되어 있다. 각각의 메모리셀(M11~M14)의 제어전극은 워드선(WL1~WL4)에 접속되어 있고, 드레인측 선택트랜지스터(Q11)의 제어전극은 드레인측 선택선(SL1)에, 소스측 선택트랜지스터(Q12)의 제어전극은 소스측 선택선(SL2)에 접속되어 있다. 또한, 제1도(a)에는 비트선(BL2)에 접속된 인접하는 트랜지스터(Q21, M21, M,22, M23, M24, Q22)로 이루어진 NAND형 메모리셀을 아울러 나타내고 있다.

제1도(b)에 인접하는 2개의 NAND형 메모리셀의 평면도를 나타내다. 또한, 제1(c), (d)는 각각 제1도(b)의 A-A'로 절단한 단면도, B-B'로 절단한 단면도이다. 이들 NAND형 메모리셀은 N형 반도체 기판(100) 표면에 형성된 P웰(101) 상에 형성된다. 공통소스선 영역(108) 비트선 콘택트영역(106)은 모두 N형 확산층으로 이루어지고, 그 사이에 반도체 기판상에 절연막을 매개로 형성된 폴리실리콘 게이트(111)로 이루어진 트랜지스터(Q11), 폴리실리콘 부유게이트(110) 및 폴리실리콘 제어게이트(120)로 이루어진 메모리셀 트랜지스터(M11, M12, M13, M14) 및 폴리실리콘 게이트(112)로 이루어진 트랜지스터(Q12)가 직렬로 형성되어 있다. 또한, 각 게이트전극(111, 110, 112) 사이에는 N형 확산층(107)이 형성되어 있다. 폴리실리콘 제어게이트(120)는 인접하는 메모리셀끼리 공통으로 접속되어 워드선(WL)을 구성하고, 폴리실리콘 게이트(111, 112)는 각각 드레인측 선택선(SL1), 소스측 선택선(SL2)을 구성하고 있다. 인접하는 트랜지스터간(예컨대, M11과 M21의 사이)의 소자분리는 P형 확산층으로 이루어진 채널스톱퍼층(102)과 산화막으로 이루어진 필드절연막(103)에 의해 수행된다. 여기서, 본 발명의 특징으로서 영역(11; 소스측 선택선(SL2)을 포함하는 영역)의 채널스톱퍼층(102)의 불순물농도는 영역(10; 워드선(WL) 및 드레인측 선택선(SL1)을 포함하는 영역)의 불순물농도와 동일하던가 그 보다도 낮다.

다음에, 상기 NAND형 메모리셀의 동작을 설명한다.

각각의 메모리셀(M1~M14)은 그것이 유지하는 데이터에 따른 임계치를 갖는 바, 이 임계치는 0데이터를 유지하고 있을 때에는 0V 이상 5V 이하로, 1데이터를 유지하고 있을 때에는 0V 이하로 설정되어 있다(보다 적절하게는 어느 정도의 마진을 갖기 위해 이들 보다도 작은 범위로 설정되어 있다). 이들 메모리셀의 임계치의 개수 분포를 나타낸 것이 제2도(a)이다. NAND형 EEPROM의 경우는 통상 1데이터가 유지되어 있는 상태를 「소거상태」로 칭하고, 0데이터가 유지되어 있는 상태를 「기록상태」로 칭한다. 또, 1데이터가 유지되어 있는 메모리셀의 임계치를 정방향으로 시프트시켜 0데이터를 유지하도록 하는 것을 「기록동작」으로 칭하고, 0데이터가 유지되어 있는 메모리셀의 임계치를 부방향으로 시프트시켜 1데이터를 유지하도록 하는 것을 「소거동작」으로 칭한다.

독출과 소거 및 기록동작시에 메모리셀에 인가하는 전압을 표시하여 나타낸 것이 제2(b)이다.

독출동작시에는 비트선(BL)을 최초로 5V로 프리차지하여 부유상태로 하여두고, 계속해서 드레인측 선택선(SL1)에 5V, 선택메모리셀의 워드선(WL)에 0V, 비선택메모리셀의 워드선(WL)에 5V, 소스측 선택선(SL2)에 5V, 웰(W)에 0V, 공통소스선(CS)에 0V를 인가한다. 이와 같이 하면, 선택 메모리셀 이외의 모든 트랜지스터(비선택메모리셀을 포함)가 온된다. 선택메모리셀에 0이 유지되어 있을 때에는 이 메모리셀은 비도통으로 되어 비트선의 전위는 5V인 채로 변화하지 않지만, 1이 유지되어 있을 때에는 도통으로 되기 때문에 비트선은 방전되어 전위가 저하된다. 데이터의 감지는 독출시의 비트선전위를 검출하는 것에 의해 수행된다.

소거동작시에는 비트선(BL)은 개방, 드레인측 선택선(SL1)에 18V, 메모리셀의 워드선(WL)에 0V, 소스측 선택선(SL2)에 18V, 웰(W)에 18V, 공통소스선(S)에 18V를 인가한다. 이와 같이 하면, 부유게이트와 웰 사이에 게이트절연막을 매개로 드레인 전류가 흘러 임계치는 0V 이하로 된다. 이 임계치 분포의 시프트를 나타낸 것이 제3(a)이다.

기록동작시에는 기록데이터에 의해 달라진 데이터를 인가한다. 즉, 0기록(임계치를 시프트시키는 경우)에는 비트선(BL)에 0V를 인가하고, 1기록(임계치를 시프트시키지 않는 경우)에는 비트선(BL)에 9V를 인가한다. 드레인측 선택선(SL1)에는 11V, 선택메모리셀의 워드선(WL)에는 18V, 비선택 메모리셀의 워드선(WL)에는 9V, 소스측 선택선(SL2)에는 0V, 웰(W)에는 0V, 공통소스선(S)에는 0V를 인가한다. 이 결과, 선택트랜지스터(Q1)로부터 메모리셀(M14)까지의 모든 트랜지스터는 도통하여 비트선과 동전위로 된다(트랜지스터의 임계치 하락은 고려하지 않는다). 따라서, 비트선(BL)에 0V가 인가된 메모리셀은 채널과 제어전극간에 18V의 고전압이 걸기고, 터널전류가 흘러 임계치는 정방향으로 시프트한다. 또한, 비트선(BL)에 9V가 인가된 메모리셀은 채널과 제어전극 사이에 9V밖에 걸리지 않기 때문에 임계치의 정방향의 시프트는 억압된다. 이 9V를 기록금지전압으로 칭한다. 이들 임계치 분포의 시프트를 나타낸 것이 제3도(b)이다.

이상 설명한 동작에 있어서는 소스측 선택선(SL2)과 웰(101)의 사이에는 5V 이상의 고전압은 인가되지 않는다. 제1실시예의 NAND형 메모리셀에서는 소스측 선택선(SL2) 바로 아래의 채널스톱퍼층(102)의 농도는 워드선(WL) 바로 아래의 농도 보다도 낮다. 이 결과 인접하는 메모리셀 트랜지스터간(예컨대, 메모리셀 트랜지스터(M11)와 메모리셀 트랜지스터(M21) 사이)의 필드절연막을 매개한 의사(疑似) 트랜지스터의 임계치는 대단히 높아 충분한 절연 내성이 확보될 수 있다. 한편, 소스측 선택트랜지스터(Q12, Q22) 간의 절연내성은 메모리셀 트랜지스터간 등에서는 없다. 그러나, 상기 동작에 한정하는 한, 절연내성이 문제로 되는 것은 없다. 반대로, 소스측 선택선(SL2) 바로 아래의 채널스톱퍼층(102)의 농도가 낮기 때문에, N형 확산층(107)으로의 P형 불순물의 횡방향의 확산에 의해 트랜지스터(Q12)의 임계치의 상승 즉 내로우 채널효과는 억제되게 된다. 또한, N형 확산충(107)과 P형 채널스톱퍼층(102) 사이의 PN 접합에 있어서, 공핍층의 넓이는 농도가 옅은 채널스톱퍼층(102)의 방향으로 진행되기 때문에, 전류경로가 좁아지게 되는 것을 방지할 수 있게 된다. 종래의 NAND형 메모리셀의 독출속도를 제어하고 있었던 소스측 선택트랜지스터(Q12)의 임계치를 실효적으로 저하시키는 것이 가능하게 된다. 이와 같이 소스측 선택트랜지스터(Q12)의 임계치는 드레인측 선택트랜지스터(Q11)의 임계치 보다도 낮게 설정한 결과, 채널 저항을 작게하는 것이 가능하게 된다. 따라서 독출이 고속화되어 오독출도 적어지게 된다.

다음에, 제1실시예에 따른 NAND형 메모리셀의 제조방법을 설명한다.

제4도에 나타낸 바와 같이 N형 실리콘기판(100)상에 P웰(101)을 형성하고, 250~750Å의 산화막(203), 500~1500Å의 제1폴리실리콘층(204), 750~2250Å의 질화막층(205), 2000~6000Å의 제2폴리실리콘층(206)을 순차형성한다. 그리고, 포토레지스트에 의해 패터닝한 후, 이 포토레지스트를 마스크로 하여 반응성 이온 에칭법(이하, RIE법으로 약칭함)으로 소자분리영역의 제2폴리실리콘층(206) 및 질화막층(205)을 에칭 제거한다.

이어서, 제5도에 나타낸 바와 같이 이온주입법에 의해 질화막층(205) 및 제2폴리실리콘층(206)을 마스크로 하여 소자분리영역에 예컨대 6~9×10¹³cm^-2의 도우즈양의 보론등의 P형 불순물을 주입한다. 이 때의 주입에너지는 100KeV이다. 이 경우 제5도에 나타낸 바와 같이 소스선측 선택트랜지스터를 포함하는 영역(11)을 포토레지스트(207)로 패터닝하고, 이를 마스크로 하는 것에 의해 이 영역에는 이온이 주입되지 않도록 된다.

이어, 제6도에 나타낸 바와 같이 제2폴리실리콘층(206)을 에칭에 의해 제거한 다음, 열산화에 의해 소자분리영역을 형성한다. 이에 따라 채널스톱퍼층용의 이온주입을 하지 않았던 소스측 선택게이트 트랜지스터의 소자분리영역에도 열확산에 의해 채널스톱퍼층의 겨우 형성되지만, P형 불순물농도는 영역(10)의 P형 불순물농도 보다도 낮다. 그리고, 질화막층(205)을 제거하고, 열산화한 다음 이 기판 표면의 소자분리영역 이외의 산화막층(204,203)을 제거한다.

이어, 제1도에 나타낸 바와 같이 소자영역의 소스측 및 드레인측 선택트랜지스터영역에 예컨대 250Å의 두꺼운 게이트산화막(220), 메모리셀 트랜지스터영역에 예컨대 100Å의 얇은 게이트산화막(221)을 순차 열산화에 의해 형성한다. 그 위에 예컨대 1000~3000Å의 폴리실리콘에 의한 부유게이트층(110)을 형성하고, 포토레지스트에 의한 패터닝 후, 인접하는 부유게이트의 분리를 위한 에칭을 수행한다. 더욱이, 예컨대 250~300Å의 층간절연막층(222)을 형성한 후, 예컨대 3500Å의 폴리실리콘에 의한 제어게이트층(120)을 형성하여 포토레지스트로 패터닝하고, 에칭하는 것에 의해 원하는 메모리셀 트랜지스터(M11, M12, M13, M14) 및 선택트랜지스터(Q11, Q12)가 형성된다.

이상과 같이 형성된 소자분리영역의 채널스톱퍼층의 P형 불순물농도 프로파일이 제7도와 같이 된다. 워드선(290) 아래의 채널스톱퍼층의 불순물농도보다 소스측 선택선(291) 아래의 채널스톱퍼층의 불순물농도의 쪽이 낮은 것을 알 수 있다. 이것이 소스측 선택트랜지스터의 임계치의 저하에 관계하고 있는 것이다. 소스측 선택트랜지스터의 임계치는 0V까지 떨어져 진성형으로 하는 것이 독출 전류증가를 위해서는 바람직하다.

다음에, 본 발명의 제2실시예를 제8도를 참조하여 설명한다.

제1실시예로서 소스측 선택트랜지스터를 포함하는 영역(11)만 이온주입을 수행하지 않았지만, 소스측 선택트랜지스터 주변의 소자분리영역의 채널스톱퍼층 불순물농도가 메모리셀 트랜지스터의 소자분리영역 채널스톱퍼층 불순물농도 보다도 낮으면, 이온주입해도 된다. 제2실시예는 영역(11)에도 이온주입을 수행하는 예이다.

먼저, 제1실시예와 마찬가지로 제4도와 같이 산화막층(203), 제1폴리실리콘층(204), 질화막층(205), 제2폴리실리콘층(206)을 형성한다. 다음에, 이온주입법에 의해 질화막층(205) 및 제2폴리실리콘층(206)을 마스크로 하여 소자 분리영역 전면에 예컨대 1~5×10¹³cm^-2의 도우즈양의 보론등의 P형 불순물을 주입한다.

다음에 제5도에 나타낸 바와 같이 드레인측 선택게이트 트랜지스터를 포함하는 영역(10)이 개공되도록 포토레지스트(207)로 패터닝하고, 이를 마스크로 하여 예컨대 6~9×10¹³cm^-2의 도우즈양의 보론등의 P형 불순물을 이온주입법으로 주입한다. 이에 따라, 드레인측 선택트랜지스터 주변 및 메모리 트랜지스터의 소자분리영역의 채널스톱퍼층만 P형 불순물농도를 높게 할 수 있게 된다.

이어서, 소자분리영역을 형성하고, 제8도(a)와 같이 원하는 메모리셀 트랜지스터(M11, M12, M13, M14) 및 선택트랜지스터(Q1, Q12)에 연결되는 워드선(WL1~WL4) 및 선택선(SL1, SL2)을 형성한다.

이와 같이 하여 가능한 소자분리영역의 채널스톱퍼층의 P형 불순물농도 프로파일은 제8도(b)에 나타낸 바와 같이 된다. 이 경우도 소스측 선택트랜지스터의 임계치는 드레인측 선택트랜지스터의 임계치 보다도 낮아지게 된다.

다음에, 본 발명의 제3실시예를 제9도와 제10도를 참조하여 설명한다.

이는 소스측 선택선 아래의 채널스톱퍼층 뿐만 아니라 드레인측 선택선 아래의 채널스톱퍼층의 불순물농도도 워드선 아래 보다 낮아진 예이다.

먼저, 제1실시예와 마찬가지로 제4도와 같이 산화막층(203), 제1폴리실리콘층(204), 질화막층(205), 제2폴리실리콘층(206)을 형성한다.

이어서, 이온주입법에 의해 질화막층(205) 및 제2폴리실리콘층(206)을 마스크로 하여 소자분리영역에 예컨대 6~9×10¹³cm^-2의 도우즈양의 보론등의 P형 불순물을 주입한다. 이 경우 제9도에 나타낸 바와 같이 소스측 선택트랜지스터를 포함하는 영역(11) 및 드레인측 선택트랜지스터를 포함하는 영역(12)을 포토레지스트(207)로 패터닝하고, 이를 마스크로 함으로써 이 영역에는 이온이 주입되지 않도록 된다.

이어서, 소자분리리영역을 형성하고, 제10도(a)와 같이 원하는 메모리셀 트랜지스터(M11, M12, M13, M14) 및 선택트랜지스터(Q11, Q12)에 연결되는 워드선(WL1~WL4) 및 선택선(SL1, SL2)을 형성한다.

이와 같이 하여 가능한 소자분리영역의 채널스톱퍼층의 P형 불순물농도 프로파일은 제10도(b)와 같이 된다.

이어, 본 발명의 제4실시예를 제11도를 참조해서 설명한다. 제3실시에로서 영역(11, 12)만 이온주입을 수행하지 않았지만, 드레인측 및 소스측 선택트랜지스터 주변의 소자분리영역의 채널스톱퍼층 불순물농도가 메모리셀 트랜지스터의 소자분리영역 채널스톱퍼층 불순물농도 보다도 낮으면, 이온주입해도된다. 제3실시예는 영역(11, 12)에도 이온을 주입하는 예이다. 소자분리영역의 채널스톱퍼층의 P형 불순물농도 프로파일은 제11도(b)와 같이 된다.

이어서, 본 발명의 제5실시예를 제12도를 참조하여 설명한다. 이는 소스측 선택트랜지스터를 포함하는 영역(11)과 드레인측 선택트랜지스터를 포함하는 영역(12) 모두 채널스톱퍼층의 농도를 낮게 하지만, 영역(11)의 쪽을 보다 저농도로 한 예이다. 제12도에 소자분리영역의 채널스톱퍼층의 P형 불순물농도 프로파일을 나타낸다. 이 경우도 소스측 선택트랜지스터의 임계치는 드레인측 선택트랜지스터의 임계치 보다도 낮게 된다.

이어, 본 발명의 제6실시예를 제13도와 제14도를 참조하여 설명한다.

이는 N형 불순물의 카운터 임플리(counter-ion implantation)에 의해 영역(11)의 P형 불순물의 실효적인 농도를 저하시킨 예이다.

제1실시예와 마찬가지로 제4도와 같이 산화막층(203), 제1폴리실리콘층(204), 질화막층(205), 제2폴리실리콘층(206)을 형성하고, 포토레지스트로 패터닝한 후, 소자분리영역의 제2폴리실리콘층(206) 및 질화막층(205)을 에칭한다. 이어서 이온주입법에 의해 질화막층(205) 및 제2폴리실리콘층(206)을 마스크로 하여 소자분리영역 전면에 예컨대 6~9×10¹³cm^-2의 도우즈양의 보론등의 P형 불순물을 주입한다.

계속해서 제13도에 나타낸 바와 같이 메모리셀 트랜지스터를 포함하는 영역(10)을 남겨두면서 포토레지스트(207)로 패터닝하고, 이를 마스크로 하여 예컨대 5~9×10¹²cm^-2의 도우즈양의 인, 비소등의 N형 불순물을 이온주입법에 의해 주입한다. 이에 따라 선택게이트 트랜지스터의 소자분리영역의 채널스톱퍼층만 P형 불순물농도를 실효적으로 낮게 할 수 있게 된다.

채널스톱퍼층의 P형 불순물의 포로파일, N형 불순물의 프로파일, 실효적인 P형 불순물의 프로파일은 제11도와 같이 된다. 이와 같이 카운터 임플러를 함으로써 실효적인 P형 불순물농도를 저하시킬 수 있게 된다. 이 경우도 소스측 선택트랜지스터의 임계치는 드레인측 선택트랜지스터의 임계치 보다도 저하시킬 수 있게 된다.

이어, 본 발명의 제7실시예를 제15도를 참조하여 설명한다. 이는 소스측선택선 아래의 채널스톱퍼층만 아니라 드레인측 선택선 아래의 채널스톱퍼층의 불순물농도도 워드선 아래 보다 낮게 한 예이다. 이 때문에 영역(12)에도 N형 불순물을 카운터 임플러하고 있다. 제12도에 소자분리영역의 채널스톱퍼층의 P형 불순물농도, N형 불순물농도, 실효적인 P형 불순물농도의 프로파일을 나타낸다. 또한, 이 변형예로서 영역(11)에 보다 많은 카운터 임플러를 수행하여 소스측 선택트랜지스터의 임계치를 드레인측의 그것 보다도 낮게 할 수 있게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 메모리셀 트랜지스터의 소자분리영역의 채널스톱퍼층의 농도 보다도 낮은 농도의 선택트랜지스터의 소자분리영역의 채널스톱퍼층을 형성할 수 있다. 그리고, 선택트랜지스터의 임계치가 높아지는 것을 방지할 수 있어 오독출을 방지할 수 있다. 또한, 마찬가지의 이유에 의해 고속인 불휘발성 반도체 기억장치를 제공할 수 있게 된다.

Claims

반도체기판에 매트릭스형태로 배열된 다수의 NAND형 메모리셀과; 인접하는 NAND형 메모리셀을 분리하기 위해 반도체기판상에 제공된 다수의 채널스톱퍼층을 구비하여 구성되고; 각 NAND형 메모리셀이, 상호 직렬로 연결된 드레인 및 소스를 갖춘 다수의 메모리셀 트랜지스터와; 메모리셀 트랜지스터의 일단의 트랜지스터의 소스에 연결된 소스측 선택트랜지스터 및; 메모리셀 트랜지스터의 타단의 트랜지스터의 드레인에 연결된 드레인측 선택트랜지스터를 구비하여 구성되고; 각 채널스톱퍼층이 소스측 선택트랜지스터를 분리하기 위한 제1채널스톱퍼층부와, 메모리셀 트랜지스터를 분리하기 위한 제2채널스톱퍼층부를 갖추며; 제1채널스톱퍼층부의 제1불순물농도가 제2채널스톱퍼층부의 제2불순물농도보다 더 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 채널스톱퍼층의 드레인측 선택트랜지스터를 분리하기 위한 제3채널스톱퍼층부를 더 포함하고, 제3채널스톱퍼층부의 제3불순물농도가 제2불순물농도 보다 더 낮으면서 제1불순물농도가 제3불순물농도와 동일하던가 그 보다 더 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 적어도 제1스톱퍼층부가 제1 및 제2불순물을 포함하고, 제1 및 제2불순물의 각각의 도전형이 제2채널스톱퍼층부에 포함된 불순물의 도전형과 동일하고 달리되어 제1불순물농도가 제2불순물농도 보다 낮아지게 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.