JPH04137767A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートを有する書替え可能なメモリトラ
ンジスタを用いた不揮発性半導体記憶装置およびその製
造方法に関する。

（従来の技術） 浮遊ゲートと制御ゲートを積層した構造のメモリトラン
ジスタと番地選択用の選択トランジスタを直列接続して
メモリセルを構成した電気的書替え可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）が知られている。

その−例として、第６図（ａ）および第６図（ｂ）にＮ
ＡＮＤ型セルのＥＥＰＲＯＭの隣接する３つの選択ゲー
トＭＯＳトランジスタ部及び３つのメモリトランジスタ
部の構造を示す（第６図（ａ）は第６図（ｂ）のＡ−Ａ
断面図である）。このＥＥＰＲＯＭは、ｐ−型シリコン
基板１に素子分離絶縁膜２で分離された素子領域が設け
られ、それぞれの領域に選択ゲートＭＯＳトランジスタ
とメモリトランジスタとか形成されている。このメモリ
トランジスタでは、ｐ−型シリコン基板１表面にトンネ
ル絶縁膜（ゲート絶縁膜）１０を介して形成された浮遊
電極４と、さらに浮遊電極上に層間絶縁膜５を介して形
成された制御電極６とからなる２つのゲート電極が形成
されている。ここでは、隣接する２つのＭＯＳ）ランジ
スタの制御電極６は、素子分離絶縁膜２上を通って連続
的に配設され、この制御電極６に自己整合的に、ソース
、ドレインとなるｎ＋型層９が拡散形成されている。

素子分離絶縁膜２の下には、フィールド反転防止のため
のｐ型層１２が全面に亘って形成され、更に素子分離領
域中央部には素子分離を確実にするために高濃度ｐ　型
層１５が形成されている。ＥＥＰＲＯＭのように電気的
書替え時にゲート電極或いはドレイン、ソースなどの高
電圧を印加する必要があるものでは、素子分離領域に形
成される寄生ＭＯ５）ランジスタの導通を防止するため
にこの様な高濃度ｐ　型層１５を設けることが必要にな
る。

そして、ＭＯＳトランジスタのソース、ドレイン拡散層
の一方、図では上部のドレイン側となるｎ＋型層９には
、選択ゲートを介してビット線が接続されるビット線コ
ンタクト部１４が所定の面積を確保して設けられている
。

このように隣接する２つのＭＯ８Ｉ−ランジスタの制御
電極６が、素子分離絶縁膜２上を通って連続的に配設さ
れた構造において、制御電極６高電圧を印加したときの
素子分離を確実にするためには素子分離膜２は十分な膜
厚が必要である。例えば素子分離膜厚が３０００Å以下
になるとフィールド反転電圧は大きく低下してしまう。

また反転電圧を向上させるためにｐ　型層１５を十分に
濃くする方法があるが、高濃度にするとｐ型不純物が素
子領域まで拡散し、接合耐圧の低下をもたらす結果とな
る。

従って、ｐ＋型層１５の不純物濃度を十分上げることが
できないという問題がある。

さらにまた、微細な素子分離パターンを形成するために
十分な厚さをもつ素子分離膜を形成することは困難であ
る。なぜなら厚い素子分離膜形成選択酸化時に、バーズ
ビークが大きくなり、微細なパターンが形成できないた
めである。

また、このようなＥＥＰＲＯＭの形成は次のようにして
行われている。第７図（ａ）乃至第７図（ｇ）はこのＥ
ＥＰＲＯＭの製造工程図である。

なお、ここでは第６図（ｂ）のＢＢ断面およびＣＣ断面
を示す。

まず、第７図（ａ）に示すように、ｐ−シリコン基板１
を用意し、この図では省略するが、フィルド反転防止の
ためのｐ型層１２および素子分離を確実にするための高
濃度ｐ＋型層１５を形成する。　次いで、第７図（ｂ）
に示すように、ＬＯＣＯ８法により素子分離絶縁膜２を
形成した後、熱酸化法により、膜厚５０〜２００人のト
ンネル絶縁膜１０を形成する。

この後、第７図（Ｃ）に示すように、ＣＶＤ法により基
板表面全体に膜厚５００〜４０００Ａ程度の第１の多結
晶シリコン膜４を堆積する。

さらに、第７図（ｄ）に示すように、反応性イオンエツ
チングにより、素子領域にそって走行し一部が素子分離
絶縁膜２上にかかるようにこの第１の多結晶シリコン膜
を、パターニングし浮遊ゲート４を形成する。

そしてさらに、第７図（ｅ）に示すように、この上層に
酸化シリコン膜−窒化シリコン膜−酸化シリコン膜から
なる３層構造の層間絶縁膜５を形成する。

この後、第７図（ｒ）に示すように、全面に第２の多結
晶シリコン膜６を堆積し、前記浮遊ゲートとは直交する
方向に反応性イオンエツチングによりパターニングし制
御ゲート６を形成する。このとき同時に該層間絶縁膜５
および浮遊ゲート４をもエツチングしパターニングする
。

そして、第７図（ｇ）に示すように、通常のＭＯＳプロ
セスに従って、ソース・ドレイン領域９となる拡散層、
パッシベーション膜、ビット線、ワード線等を形成し、
ＥＥＰＲＯＭのメモリセルが完成する。

このような従来の方法では、第７図（ｄ）に示した浮遊
ゲートのパターン形成工程では微細パターンを得るため
に、反応性イオンエツチングが用いられ、このため、浮
遊ゲートのエツジＥ近傍で層間絶縁膜５に電界集中が生
じ易く、これが浮遊ゲートと制御ゲートとの絶縁破壊の
原因となるという問題もあった。

（発明が解決しようとする課題） 以上のように、微細化が進むにつれ、浮遊ゲートを有す
るメモリトランジスタにおいて制御ゲートに高電圧を印
加したときのフィールド反転を防ぐのは極めて困難とな
ってきている。

また、浮遊ゲートのエツジ近傍で電界集中が起こり易く
、これが原因で浮遊ゲートと制御ゲートとの絶縁破壊を
生じるという問題があった。

本発明は、前記実情に鑑みてなされたもので、微細化に
際しても、高電圧を印加したときのフィールド反転を防
ぎ、信頼性の高いＥＥＰＲＯＭを提供することを目的と
する。

また本発明の他の目的は、浮遊ゲートと制御ゲートとの
絶縁破壊を防止し信頼性の高いＥＥＦＲＯＭを提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） そこで本発明の第１では、少なくとも二つのメモリトラ
ンジスタが素子分離領域を挟んで形成され、両メモリト
ランジスタの制御ゲート電極配線が素子分離領域上の浮
遊ゲート上を通って連続的に形成された構造において、
隣接する浮遊ゲート間に絶縁膜を配設し、実効的に素子
分離絶縁膜を厚くしてフィールド反転を防ぐようにして
いる。

また本発明の第２では、この絶縁膜を選択酸化によって
形成している。

さらにまた本発明の第３では、浮遊ゲートのパターニン
グをエッチバック法によって行うようにしている。

（作用） 本発明の第１によれば、実効的に素子分離膜が厚くなり
、フィールド反転電圧が向上する。さらにフィールド反
転防止ｐ“型層が不要になり工程の簡略化が可能となり
、よりいっそうの高集積化、高信頼性化、低コスト化を
図ることができる。

また、本発明の第２によれば、この絶縁膜を選択酸化に
よって形成するようにしているため、上記作用に加え、
微細化が容易となる。

さらに本発明の第３によれば、浮遊ゲートのパターニン
グをエッチバック法によって行うようにしているため、
素子分離絶縁膜の最高部において浮遊ゲートを分離し、
また浮遊ゲートにコーナーのないなめらかな形状を得る
ことかできる上、マスクが不要となり、作業性が向上す
る。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

実施例１ 第１図（ａ）および第１図（ｂ）は、本発明の第１の実
施例のＮＡＮＤ型セルＥＥＰＲＯＭのビ、、ト線側の隣
接する三つの選択ゲートを構成するＭＯＳトランジスタ
部及び３つのメモリセルを構成するＭＯＳ）ランジスタ
の構造を拡大して示す平面図とそのＡ−Ａ’断面図であ
る。素子分離絶縁膜２の下には反転防止のため、全体に
ｐ型層１４が形成されている。

このＥＥＦＲＯＭは、隣り合う浮遊ゲート４間に、２０
で示した酸化シリコン膜からなる絶縁膜を選択的に形成
したことを特徴とするものである。

これにより、制御ゲートの下の素子分離絶縁膜２は実質
的に厚くなり、フィールド反転電圧が向上できる。フィ
ールド反転電圧が向上するため従来フィールド下に設け
ていたｐ　型層を設ける必要がない。

第２図に、このＮＡＮＤセル型ＥＥＦＲＯＭの実施例の
隣接する二つのＮＡＮＤセル部を示す平面図、第３図に
そのＡ−Ａ’断面図を示す。一つのＮＡＮＤセルに着目
してその構成を説明する。

このＮＡＮＤセルは、ｐ　型シリコン基板１の素子分離
絶縁膜２て分離された素子領域に、４個のメモリセルと
してのＭＯＳｌ−ランジスタＭ１〜Ｍ４と選択ゲートと
してのＭＯＳ）ランジスタＳ１、Ｓ２が形成されている
。

そして各メモリセルは、シリコン基板１上に熱酸化膜か
らなる第１ゲート絶縁膜３を介して形成された第１の多
結晶シリコン膜からなる浮遊ゲート４（４１，４２，・
・・・・・）と、この上に第２ゲト絶縁膜５を介して形
成された第２の多結晶シリコン膜からなる制御ゲート６
（６１，６２，・・・・・・）と、ソース、ドレインと
なるｎ＋型層９とから構成されている。各メモリセルの
浮遊ゲート４が電荷蓄積層である。各メモリセルの制御
ゲート６はそれぞれワード線ＷＬ　（ＷＬ＋　、ＷＬ２
　、・・・）を構成している。また、メモリセルのソー
ス、ドレインとなるｎ　型層９は隣接するもの同士で共
用する形で４個のメモリセルが直列接続されている。

そしてこの実施例では、ドレイン側、ソース側に選択Ｍ
Ｏ５）ランジスタＳ１．Ｓ２が接続されて一つのＮＡＮ
Ｄセルが構成されている。選択ＭＯＳトランジスタＳ１
．Ｓ２はここでは、ゲート絶縁膜１０を介して一層のゲ
ート電極１１１，１１２を具備しているが、実際にはこ
れらのゲート電極１１はメモリセル部と同じ第２の多結
晶シリコン膜を用いて形成される。そして表面全体はＣ
ｖＤ酸化膜７により覆われ、この上にメモリセルに対し
て選択ＭＯ３）ランジスタＳ１のドレインであるｎ　型
層９にコンタクトするビット線ＢＬとしてのＡｌ配線８
が配設されている。このビット線コンタクト部１４には
通常重ねてｎ型不純物がドープされる。

この第２図では二つのＮＡＮＤセルが示されているが、
実際は多くのＮＡＮＤセルが配設され、それらの制御ゲ
ート６１・・・・・・６４は素子分離領域上を通って連
続的に配設されてワード線ＷＬを構成する。また、選択
ＭＯ８Ｉ−ランジスタＳ＋、Ｓ２のゲート電極１１もワ
ード線方向に連続的に配設されている。

次に、このＥＥＦＲＯＭの製造工程を、上記したメモリ
トランジスタ部に着目して説明する。

まず、ｐ−型シリコン基板１に５００人程度の熱酸化膜
を形成し、この上にＬＯＣＯ３法の耐酸化性マスクとな
る窒化膜を２０００八程度堆積し、これをバターニング
する。そして窒化膜をマスクとして、素子分離領域にＢ
　をイオン注入する。

例えば加速電圧１００ｋｅＶ、　　ドーズ量７×１０１
２／ｃ−として、比較的低濃度のＢイオン注入層を形成
する。そして１０００℃で水素燃焼酸化を行ない、８５
００八程度の素子分離絶縁膜２を形成し、耐酸化性マス
クとして用いた窒化膜を除去する。この工程でイオン注
入された不純物は活性され、ｐ型層１２が形成される（
第４図（ａ））。

次いで例えば９００℃のＨＣＩ酸化で約１００への熱酸
化膜からなるトンネル酸化膜（ゲート絶縁膜）１０を形
成し、この上にＣＶＤにより多結晶シリコン膜を例えば
１５０人堆積してＰＯＣｊ！３を含むガス中で９００℃
、３０分熱処理を行なって多結晶シリコン膜４中にリン
を拡散させる。

さらに例えば９００℃のドライ酸素雰囲気中てこの多結
晶シリコン膜４上に２００人の酸化シリコン膜１７を形
成し、さらに窒化シリコン膜］８を５００人堆積する。

次いで、第４図（ｂ）に示すように、素子分離絶縁膜２
の上部（浮遊ゲート分離領域）の窒化シリコン膜１８お
よび酸化シリコン膜１７を選択的に除去し、多結晶シリ
コン膜４表面を露呈せしめる。

そして、第４図（Ｃ）に示すように、１０００℃。

水素燃焼酸化を行なって素子分離膜２上の多結晶シリコ
ン膜を選択的に酸化し、絶縁膜２０を形成する。

この後、第４図（ｄ）に示すように、酸化マスクに用い
た窒化膜１８を除去し、浮遊ゲート上に例えば窒化シリ
コン膜と酸化シリコン膜の積層膜からなる層間絶縁膜５
を形成１−１制御ゲートとなる第２の多結晶シリコン６
を形成する。

他の部分については通常のＭＯＳプロセスで形成する。

この実施例のＥＥＰＲＯＭの動作例を、第２図のＭ１〜
Ｍ４からなるＮＡＮＤセル部に着目して説明する。

まず、データの書込みおよび消去は、各メモリセルの浮
遊ゲートと基板間てＦ−Ｎ）ンネリングを利用した電子
のやりとりにより行なう。例えばデータ消去は、全ての
ワード線ＷＬｉ〜Ｗ　Ｌ　４を接地電位としてＮＡＮＤ
セルを構成する全てのメモリセルで浮遊ゲートから基板
に電子を放出する。

これにより、メモリセルはしきい値が負方向に移動した
消去状態が得られる。また、データ書込みは、ビット線
から遠い方のメモリセルＭ４から順に行なう。まず、メ
モリセルＭ４での書込みは、選択ワード線Ｗ　Ｌ　４を
２０Ｖ程度の高電圧を印加し、その他の全べてのワード
＆ＩＷＬ、〜ＷＬ３および選択ゲート線ＳＤに１０　Ｖ
程度の電圧を印加し、ビット線をＯｖとする。これによ
り、メモリセルＭ４において基板の電子が浮遊ゲートに
注入され、しきい値電圧か正方向に移動した状態か得ら
れる。以下順にワード線ＷＬ３　、ＷＬ２　、・・を２
０Ｖとすることにより同様に書込みを行う。データ読出
しは、選択ワード線に５ｖ程度の読出し電圧を印加し、
それによりビット線側のワード線および選択ゲート線Ｓ
Ｄ、ＳＳに中間電位を与え、ビット線にＩＶＶ程度電圧
を与えて電流か流れるか否かを検出することにより行な
う。

この実施例によれば、浮遊ゲート間の分離を選択的に多
結晶シリコンを酸化することにより行ない、さらにその
酸化膜によりフィールド素子分離膜が実質的に厚くなっ
ているため、制御ゲートに高電圧を印加する場合も、フ
ィールド反転を防ぐことができ、高密度化、高信頼性化
を実現することができる。

さらに、浮遊ゲートが選択酸化によって絶縁化されてお
り、素子分離絶縁膜上にシャープなパターンエツジをも
たないため、層間絶縁膜５に電界集中が生じ、絶縁破壊
に至るおそれもない。

なお、前記実施例では浮遊ゲート間の絶縁膜選択形成を
多結晶シリコンの酸化によって行ったが、この選択酸化
法に限定されることなく、多結晶シリコンのバターニン
グ後、ＣＶＤ酸化膜を堆積しエツチングによってバター
ニングすることによって形成したり、またスピンオング
ラスによって形成してもよく、浮遊ゲート間に絶縁膜を
形成できればよい。

また実施例では、ＮＡＮＤセル型のＥＥＦＲＯＭに適用
した場合のを説明したが、他の形式のＥＥＰＲＯＭやＥ
ＰＲＯＭ等浮遊ゲート構造を持つ全ての集積回路に適用
可能である。

実施例２ 次に、本発明の第２の実施例について説明する。

この方法は、ＥＥＦＲＯＭの形成に際し、浮遊ゲートの
バターニングをエッチバック法によって行うようにし、
素子分離絶縁膜の最高部において浮遊ゲートを分離し、
浮遊ゲートにコーナーのないなめらかな形状を得るよう
にしたことを特徴とするものである。

第５図（ａ）乃至第５図（ｇ）はこのＥＥＦＲＯＭの製
造工程を示す図である。

なお、ここでは第１図（ｂ）のＢＢ断面およびＣＣ断面
に相当する断面を示す。

まず、第５図（ａ）に示すように、ｐ−シリコン基板１
を用意する。

次いで、第５図（ｂ）に示すように、ＬＯＣＯ５法によ
り素子分離絶縁膜２を形成した後、熱酸化法により、膜
厚５０〜２００人のトンネル絶縁膜１０を形成する。

この後、第５図（Ｃ）に示すように、ＣＶＤ法により基
板表面全体に膜厚５００〜４０００八程度の第１の多結
晶シリコン膜４を堆積する。ここまでは上述した従来例
の方法と同様である。

そして、第５図（ｄ）に示すように、エッチバック法に
より、第１の多結晶シリコン膜の上面が素子分離絶縁膜
２の最高部よりも低くなるようにこの第１の多結晶シリ
コン膜４を、パターニングしコーナーエツジのないなめ
らかな浮遊ゲートを形成する。

さらに、第５図（ｅ）に示すように、この上層に酸化シ
リコン膜−窒化シリコン膜−酸化シリコン膜からなる３
層構造の層間絶縁膜５を形成する。

この後、第５図（ｆ）に示すように、全面に第２の多結
晶シリコン膜６を堆積し、前記浮遊ゲートとは直交する
方向に反応性イオンエツチングによりバターニングし制
御ゲート６を形成する。このとき同時に該層間絶縁膜５
および浮遊ゲート４をもエツチングする。

そして、第５図（ｇ）に示すように、通常のＭＯＳプロ
セスに従って、ソース・ドレイン領域９となる拡散層、
パッシベーション膜、ビット線、ワード線等を形成し、
ＥＥＰＲＯＭのメモリセルが完成する。

ここで第５図（ｅ）に示した浮遊ゲートのパターン形成
工程は、エッチバック法によっておこなわれるため、浮
遊ゲートの上面はエツジもなくなめらかになっており層
間絶縁膜５に電界集中が生じ、絶縁破壊に至るおそれも
なく信頼性の高いメモリセルを得ることができる。

［発明の効果］ 以上のべたように本発明によれば、素子分離能力を低下
させることなく、ＥＥＦＲＯＭの高密度集積化をはかる
ことができる。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明の第１の実施
例のＥＥＰＲＯＭの要部を示す平面図およびそのＡ−Ａ
’断面図、第２図および第３図はこのＥＥＰＲＯＭのＮ
ＡＮＤセル全体を示す平面図およびそのＡ−Ａ’断面図
、第４図（ａ）乃至第４図（ｄ）はその製造工程を説明
するための断面図、第５図（ａ）乃至第５図（ｇ）は本
発明の第２の実施例のＥＥＰＲＯＭの製造工程を説明す
るための断面図、第６図（ａ）および第６図（ｂ）は従
来のＥＥＦＲＯＭを示す平面図とそのＡ−Ａ’断面図、
第７図（ａ）乃至第７図（ｇ）は従来例のＥＥＰＲＯＭ
の製造工程を説明するための断面図である。 ｌ・・・ｐ−型シリコン基板、２・・・素子分離絶縁膜
、４・・・浮遊ゲート、　　　　５・・・層間絶縁膜、
６・・・制御ゲート、　　　　７・・・ＣＶＤ酸化膜、
８・・・Ａｌ配線（ビット線）、 ９・・・ｎ　型層（ソース、ドレイン拡散層）、１０・
・・トンネル絶縁膜、１１・・・ゲート電極、１２・・
・ｐ型層（反転防止用不純物層）、１４・・・コンタク
ト部、 １５・・・ｐ＋型層（反転防止用高濃度不純物層）、１
７・・・酸化シリコン膜、１８・・・窒化シリコン膜、
１９・・・窒化膜除去部、 ２０・・・浮遊ゲート間絶縁膜。 第 図 （ｂ） 第４図 （Ｃ） （ｄ） ６′

Claims (4)

【特許請求の範囲】
1. （１）少なくとも二つのメモリトランジスタが素子分離
   領域を挟んで形成され、両メモリトランジスタの制御ゲ
   ート電極配線が素子分離領域上の浮遊ゲート上を通って
   連続的に形成されたセル構造を有する不揮発性半導体記
   憶装置において、隣接する浮遊ゲート間に絶縁膜を配設
   し、 実効的に素子分離絶縁膜を厚くしたことを特徴とする不
   揮発性半導体記憶装置。
2. （２）前記メモリトランジスタが前記制御ゲート配線と
   直交する方向に直列に複数接続されてなるＮＡＮＤ型で
   あることを特徴とする請求項（１）記載の不揮発性半導
   体記憶装置。
3. （３）一導電形の半導体基板表面に素子分離絶縁膜を形
   成する素子分離工程と、 トンネル絶縁膜を形成するトンネル絶縁膜形成工程と、 素子分離領域を越えてメモリトランジスタの浮遊ゲート
   となる第１の多結晶シリコン膜を形成する浮游ゲート形
   成工程と、 前記素子分離領域上に位置する前記浮遊ゲート電極を選
   択的に酸化する酸化工程と、 この上層に層間絶縁膜を形成する層間絶縁膜形成工程と
   、 素子分離領域を越えてメモリトランジスタの制御ゲート
   電極配線を形成する制御ゲート形成工程と、 ソース・ドレイン領域を形成するソース・ドレイン形成
   工程とを含むようにしたことを特徴とする不揮発性半導
   体記憶装置の製造方法。
4. （４）一導電形の半導体基板表面に素子分離絶縁膜を形
   成する素子分離工程と、 トンネル絶縁膜を形成するトンネル絶縁膜形成工程と、 素子分離領域を越えてメモリトランジスタの浮遊ゲート
   となる第１の多結晶シリコン層を形成する第１の多結晶
   シリコン層形成工程と、前記第１の多結晶シリコン層を
   前記素子分離領域の最高部よりも低くなるまで異方性エ
   ッチングによりエッチバックし前記浮遊ゲート電極を形
   成する浮遊ゲート形成工程と、 この上層に層間絶縁膜を形成する層間絶縁膜形成工程と
   、 素子分離領域を越えてメモリトランジスタの制御ゲート
   電極配線を形成する制御ゲート形成工程と、 ソース・ドレイン領域を形成するソース・ドレイン形成
   工程とを含むようにしたことを特徴とする不揮発性半導
   体記憶装置の製造方法。