JP2000091450A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JP2000091450A JP2000091450A JP10255619A JP25561998A JP2000091450A JP 2000091450 A JP2000091450 A JP 2000091450A JP 10255619 A JP10255619 A JP 10255619A JP 25561998 A JP25561998 A JP 25561998A JP 2000091450 A JP2000091450 A JP 2000091450A
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Abstract
(57)【要約】
【課題】 高い信頼性を実現した不揮発性半導体記憶装
置とその製造方法を提供する。 【解決手段】 シリコン基板１に、浮遊ゲート４と制御
ゲート６、及びソース，ドレイン拡散層７ａ，７ｂを有
するメモリセルが形成される。メモリセルのゲート側壁
に減圧ＣＶＤによるシリコン窒化膜１０が側壁絶縁膜と
して残置される。メモリセルアレイを覆ってプラズマＣ
ＶＤによるシリコン窒化膜１１が形成され、この上に層
間絶縁膜となるシリコン酸化膜１２ａ，１２ｂが形成さ
れる。シリコン酸化膜１２ａにはソース拡散層７ａに接
続される共通ソース線１３が埋め込み形成され、シリコ
ン酸化膜１２ｂの上にはドレイン拡散層７ｂに接続され
るビット線１４が形成される。
置とその製造方法を提供する。 【解決手段】 シリコン基板１に、浮遊ゲート４と制御
ゲート６、及びソース，ドレイン拡散層７ａ，７ｂを有
するメモリセルが形成される。メモリセルのゲート側壁
に減圧ＣＶＤによるシリコン窒化膜１０が側壁絶縁膜と
して残置される。メモリセルアレイを覆ってプラズマＣ
ＶＤによるシリコン窒化膜１１が形成され、この上に層
間絶縁膜となるシリコン酸化膜１２ａ，１２ｂが形成さ
れる。シリコン酸化膜１２ａにはソース拡散層７ａに接
続される共通ソース線１３が埋め込み形成され、シリコ
ン酸化膜１２ｂの上にはドレイン拡散層７ｂに接続され
るビット線１４が形成される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＥＥＰＲＯＭ等
の不揮発性半導体記憶装置及びその製造方法に関する。
の不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、ゲート及び
ソース、ドレイン拡散層を有し、データに応じて不揮発
に電荷蓄積を行うメモリトランジスタ（メモリセル）を
用いて構成される。電気的書き換えを可能としたＥＥＰ
ＲＯＭのメモリセルとしては代表的には、半導体基板に
第１ゲート絶縁膜としてトンネル絶縁膜を介して浮遊ゲ
ートを形成し、この上に第２ゲート絶縁膜を介して制御
ゲートを積層形成したＭＯＳトランジスタ構造が用いら
れる。浮遊ゲートは各メモリセル毎に独立に形成され
て、これが電荷蓄積層となる。制御ゲートは複数のメモ
リセルに共通に配設されてワード線として用いられる。
ソース、ドレイン拡散層を有し、データに応じて不揮発
に電荷蓄積を行うメモリトランジスタ（メモリセル）を
用いて構成される。電気的書き換えを可能としたＥＥＰ
ＲＯＭのメモリセルとしては代表的には、半導体基板に
第１ゲート絶縁膜としてトンネル絶縁膜を介して浮遊ゲ
ートを形成し、この上に第２ゲート絶縁膜を介して制御
ゲートを積層形成したＭＯＳトランジスタ構造が用いら
れる。浮遊ゲートは各メモリセル毎に独立に形成され
て、これが電荷蓄積層となる。制御ゲートは複数のメモ
リセルに共通に配設されてワード線として用いられる。
【０００３】ＥＥＰＲＯＭのメモリセルの接続法には、
代表的には、個々のメモリトランジスタのドレインをビ
ット線に接続するＮＯＲ型セル方式と、複数個のメモリ
トランジスタのソース、ドレイン拡散層を隣接するもの
同士で共有する形で直列接続して、その一端のドレイン
拡散層をビット線に接続するＮＡＮＤ型セル方式とがあ
る。
代表的には、個々のメモリトランジスタのドレインをビ
ット線に接続するＮＯＲ型セル方式と、複数個のメモリ
トランジスタのソース、ドレイン拡散層を隣接するもの
同士で共有する形で直列接続して、その一端のドレイン
拡散層をビット線に接続するＮＡＮＤ型セル方式とがあ
る。
【０００４】ＥＥＰＲＯＭのメモリセルを微細ピッチで
集積する場合、ゲートの側壁に保護のために選択的に側
壁絶縁膜を形成することが行われる。この側壁絶縁膜に
は通常、ＣＶＤ法によるシリコン酸化膜（ＳｉＯ2）が
用いられる。メモリセルが形成された基板には、層間絶
縁膜を介してビット線等の配線層が形成される。層間絶
縁膜には一般にＣＶＤ法によるシリコン酸化膜が用いら
れる。層間絶縁膜は厚く形成されるから、これにコンタ
クト孔等を形成する際、下地を不要にエッチングする事
態を防止しながら、加工マージンを上げることが必要で
ある。
集積する場合、ゲートの側壁に保護のために選択的に側
壁絶縁膜を形成することが行われる。この側壁絶縁膜に
は通常、ＣＶＤ法によるシリコン酸化膜（ＳｉＯ2）が
用いられる。メモリセルが形成された基板には、層間絶
縁膜を介してビット線等の配線層が形成される。層間絶
縁膜には一般にＣＶＤ法によるシリコン酸化膜が用いら
れる。層間絶縁膜は厚く形成されるから、これにコンタ
クト孔等を形成する際、下地を不要にエッチングする事
態を防止しながら、加工マージンを上げることが必要で
ある。
【０００５】このため、層間絶縁膜としてＣＶＤシリコ
ン酸化膜を用いた場合に、その下地にシリコン窒化膜
（ＳｉＮ）をエッチングストッパとして形成することが
好ましい。このときシリコン窒化膜は、メモリセルの側
壁に形成したシリコン酸化膜からなる側壁絶縁膜のエッ
チングをも防止することになる。これにより、微細ピッ
チで形成されたメモリセルアレイの領域の微細なコンタ
クトを確実に形成することが可能になる。
ン酸化膜を用いた場合に、その下地にシリコン窒化膜
（ＳｉＮ）をエッチングストッパとして形成することが
好ましい。このときシリコン窒化膜は、メモリセルの側
壁に形成したシリコン酸化膜からなる側壁絶縁膜のエッ
チングをも防止することになる。これにより、微細ピッ
チで形成されたメモリセルアレイの領域の微細なコンタ
クトを確実に形成することが可能になる。
【０００６】
【発明が解決しようとする課題】しかし、上述のよう
に、メモリセルのゲートの側壁絶縁膜及び層間絶縁膜と
してシリコン酸化膜を用い、層間絶縁膜の下地にシリコ
ン窒化膜を形成すると、メモリセルの信頼性が劣化する
ことが報告されている。具体的にメモリセルの信頼性劣
化は、データ書き込み及び消去の繰り返しにより、デー
タ“０”，“１”のしきい値が所定値からずれて、デー
タ読み出しに悪影響を与える（リード・ディスターブ）
という形で現れる。これは、シリコン窒化膜の堆積時に
発生する水素がメモリセルのゲート絶縁膜（特にトンネ
ル酸化膜）に入り込むことが原因と考えられている。
に、メモリセルのゲートの側壁絶縁膜及び層間絶縁膜と
してシリコン酸化膜を用い、層間絶縁膜の下地にシリコ
ン窒化膜を形成すると、メモリセルの信頼性が劣化する
ことが報告されている。具体的にメモリセルの信頼性劣
化は、データ書き込み及び消去の繰り返しにより、デー
タ“０”，“１”のしきい値が所定値からずれて、デー
タ読み出しに悪影響を与える（リード・ディスターブ）
という形で現れる。これは、シリコン窒化膜の堆積時に
発生する水素がメモリセルのゲート絶縁膜（特にトンネ
ル酸化膜）に入り込むことが原因と考えられている。
【０００７】メモリセルのゲートやソース、ドレイン拡
散層の表面に、低抵抗化のために金属シリサイド膜を選
択的に形成した場合、その後の高温熱工程が制限される
ために、シリコン窒化膜の堆積には低温堆積が可能なプ
ラズマＣＶＤ法が好ましい。しかし、プラズマＣＶＤに
よるシリコン窒化膜は減圧ＣＶＤ法によるシリコン窒化
膜に比べて水素の発生が多い。このため、上述したメモ
リセルの信頼性劣化は、特にシリコン窒化膜をプラズマ
ＣＶＤ法により堆積した場合に問題になる。
散層の表面に、低抵抗化のために金属シリサイド膜を選
択的に形成した場合、その後の高温熱工程が制限される
ために、シリコン窒化膜の堆積には低温堆積が可能なプ
ラズマＣＶＤ法が好ましい。しかし、プラズマＣＶＤに
よるシリコン窒化膜は減圧ＣＶＤ法によるシリコン窒化
膜に比べて水素の発生が多い。このため、上述したメモ
リセルの信頼性劣化は、特にシリコン窒化膜をプラズマ
ＣＶＤ法により堆積した場合に問題になる。
【０００８】一方、シリコン窒化膜堆積に減圧ＣＶＤ法
を用いた場合には、プラズマＣＶＤ法による場合に比べ
ると、メモリセルの劣化が抑えられるが、この場合にも
信頼性劣化の抑制は充分ではない。これは、シリコン窒
化膜が緻密な膜であるため、メモリセルの側壁絶縁膜に
シリコン酸化膜を用いていると、そのシリコン酸化膜に
含まれる不純物がシリコン窒化膜によってメモリセル領
域に封入された形になるためと思われる。即ち側壁のシ
リコン酸化膜に含まれる不純物が逃げ場を失って、メモ
リセルの信頼性劣化をもたらす。
を用いた場合には、プラズマＣＶＤ法による場合に比べ
ると、メモリセルの劣化が抑えられるが、この場合にも
信頼性劣化の抑制は充分ではない。これは、シリコン窒
化膜が緻密な膜であるため、メモリセルの側壁絶縁膜に
シリコン酸化膜を用いていると、そのシリコン酸化膜に
含まれる不純物がシリコン窒化膜によってメモリセル領
域に封入された形になるためと思われる。即ち側壁のシ
リコン酸化膜に含まれる不純物が逃げ場を失って、メモ
リセルの信頼性劣化をもたらす。
【０００９】この発明は、上記事情を考慮してなされた
もので、高い信頼性を実現した不揮発性半導体記憶装置
とその製造方法を提供することを目的としている。
もので、高い信頼性を実現した不揮発性半導体記憶装置
とその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、半導体基板と、この半導体基板に形
成された、データに応じて不揮発に電荷蓄積を行うメモ
リトランジスタと、このメモリトランジスタのゲート側
壁に形成された減圧ＣＶＤによる第１のシリコン窒化膜
と、前記メモリトランジスタのゲート表面、ソース、ド
レイン拡散層の表面及びゲート側壁の第１のシリコン窒
化膜の表面を覆って形成された第２のシリコン窒化膜
と、この第２のシリコン窒化膜上にシリコン酸化物を主
体とする層間絶縁膜を介して形成された配線層とを有す
ることを特徴とする。
半導体記憶装置は、半導体基板と、この半導体基板に形
成された、データに応じて不揮発に電荷蓄積を行うメモ
リトランジスタと、このメモリトランジスタのゲート側
壁に形成された減圧ＣＶＤによる第１のシリコン窒化膜
と、前記メモリトランジスタのゲート表面、ソース、ド
レイン拡散層の表面及びゲート側壁の第１のシリコン窒
化膜の表面を覆って形成された第２のシリコン窒化膜
と、この第２のシリコン窒化膜上にシリコン酸化物を主
体とする層間絶縁膜を介して形成された配線層とを有す
ることを特徴とする。
【００１１】この発明に係る不揮発性半導体記憶装置の
製造方法は、半導体基板に、データに応じて不揮発に電
荷蓄積を行うメモリトランジスタを形成する工程と、前
記メモリトランジスタを覆って減圧ＣＶＤ法により第１
のシリコン窒化膜を堆積しこれを前記メモリトランジス
タのゲート側壁に選択的に残置させる工程と、前記メモ
リトランジスタのゲート表面、ソース、ドレイン拡散層
の表面及びゲート側壁の第１のシリコン窒化膜の表面を
覆って第２のシリコン窒化膜を堆積する工程と、前記第
２のシリコン窒化膜上にシリコン酸化物を主体とする層
間絶縁膜を介して配線層を形成する工程とを有すること
を特徴とする。
製造方法は、半導体基板に、データに応じて不揮発に電
荷蓄積を行うメモリトランジスタを形成する工程と、前
記メモリトランジスタを覆って減圧ＣＶＤ法により第１
のシリコン窒化膜を堆積しこれを前記メモリトランジス
タのゲート側壁に選択的に残置させる工程と、前記メモ
リトランジスタのゲート表面、ソース、ドレイン拡散層
の表面及びゲート側壁の第１のシリコン窒化膜の表面を
覆って第２のシリコン窒化膜を堆積する工程と、前記第
２のシリコン窒化膜上にシリコン酸化物を主体とする層
間絶縁膜を介して配線層を形成する工程とを有すること
を特徴とする。
【００１２】この発明において、メモリトランジスタは
例えば、半導体基板に第１ゲート絶縁膜を介して形成さ
れた浮遊ゲートと、この浮遊ゲート上に第２ゲート絶縁
膜を介して形成された制御ゲートとを有する電気的書き
換え可能なメモリトランジスタである。
例えば、半導体基板に第１ゲート絶縁膜を介して形成さ
れた浮遊ゲートと、この浮遊ゲート上に第２ゲート絶縁
膜を介して形成された制御ゲートとを有する電気的書き
換え可能なメモリトランジスタである。
【００１３】この発明において第２のシリコン窒化膜に
は、特に高温工程が制限される場合にはプラズマＣＶＤ
により堆積されたものを用いる。例えば、ゲート側壁に
選択的に第１のシリコン窒化膜を残置させた後、第２の
シリコン窒化膜を堆積する前に、ゲート及びソース、ド
レイン拡散層の表面に選択的に金属シリサイド膜を形成
する工程を有する場合には、好ましくは、第２のシリコ
ン窒化膜としてプラズマＣＶＤによる窒化膜を用いる。
但しこの発明において、第２のシリコン窒化膜を減圧Ｃ
ＶＤにより堆積することもできる。
は、特に高温工程が制限される場合にはプラズマＣＶＤ
により堆積されたものを用いる。例えば、ゲート側壁に
選択的に第１のシリコン窒化膜を残置させた後、第２の
シリコン窒化膜を堆積する前に、ゲート及びソース、ド
レイン拡散層の表面に選択的に金属シリサイド膜を形成
する工程を有する場合には、好ましくは、第２のシリコ
ン窒化膜としてプラズマＣＶＤによる窒化膜を用いる。
但しこの発明において、第２のシリコン窒化膜を減圧Ｃ
ＶＤにより堆積することもできる。
【００１４】この発明においては、メモリトランジスタ
の側壁保護膜として、シリコン酸化膜ではなく、減圧Ｃ
ＶＤによる緻密な第１のシリコン窒化膜を用いている。
このため、第２のシリコン窒化膜をプラズマＣＶＤによ
り形成した場合にも、水素等のメモリセルへの拡散が防
止され、メモリトランジスタの信頼性劣化が確実に防止
される。また減圧ＣＶＤによるシリコン窒化膜は、不純
物を含んでいたとしても、減圧ＣＶＤによるシリコン酸
化膜と比べて不純物の移動は小さい。このため、第２の
シリコン窒化膜によりメモリトランジスタ領域を覆った
としても、ゲート絶縁膜の側壁からの不純物拡散による
信頼性劣化が少ない。従って、第２のシリコン窒化膜を
減圧ＣＶＤにより堆積した場合にも、従来のように側壁
絶縁膜にシリコン酸化膜を用いた場合に比べて、信頼性
の劣化は抑制される。
の側壁保護膜として、シリコン酸化膜ではなく、減圧Ｃ
ＶＤによる緻密な第１のシリコン窒化膜を用いている。
このため、第２のシリコン窒化膜をプラズマＣＶＤによ
り形成した場合にも、水素等のメモリセルへの拡散が防
止され、メモリトランジスタの信頼性劣化が確実に防止
される。また減圧ＣＶＤによるシリコン窒化膜は、不純
物を含んでいたとしても、減圧ＣＶＤによるシリコン酸
化膜と比べて不純物の移動は小さい。このため、第２の
シリコン窒化膜によりメモリトランジスタ領域を覆った
としても、ゲート絶縁膜の側壁からの不純物拡散による
信頼性劣化が少ない。従って、第２のシリコン窒化膜を
減圧ＣＶＤにより堆積した場合にも、従来のように側壁
絶縁膜にシリコン酸化膜を用いた場合に比べて、信頼性
の劣化は抑制される。
【００１５】更にこの発明によると、メモリトランジス
タの領域を第２のシリコン窒化膜で覆ってシリコン酸化
物を主体とする層間絶縁膜が形成されるから、層間絶縁
膜にコンタクト孔等を形成するエッチング工程で下地の
シリコン窒化膜がエッチングストッパとなる。従って層
間絶縁膜をオーバーエッチングして加工マージンを確保
したい場合、或いはコンタクト孔形成のマスク合わせズ
レがあった場合にも、下地のシリコン基板や素子分離絶
縁膜の無用なエッチングを防止することが可能となる。
タの領域を第２のシリコン窒化膜で覆ってシリコン酸化
物を主体とする層間絶縁膜が形成されるから、層間絶縁
膜にコンタクト孔等を形成するエッチング工程で下地の
シリコン窒化膜がエッチングストッパとなる。従って層
間絶縁膜をオーバーエッチングして加工マージンを確保
したい場合、或いはコンタクト孔形成のマスク合わせズ
レがあった場合にも、下地のシリコン基板や素子分離絶
縁膜の無用なエッチングを防止することが可能となる。
【００１６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ領域の要部
レイアウトであり、図２（ａ）及び（ｂ）はそれぞれ図
１のＡ−Ａ′及びＢ−Ｂ′断面であり、図３（ａ）及び
（ｂ）はそれぞれ図１のＣ−Ｃ′及びＤ−Ｄ′断面であ
る。
の実施例を説明する。図１は、この発明の一実施例によ
るＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ領域の要部
レイアウトであり、図２（ａ）及び（ｂ）はそれぞれ図
１のＡ−Ａ′及びＢ−Ｂ′断面であり、図３（ａ）及び
（ｂ）はそれぞれ図１のＣ−Ｃ′及びＤ−Ｄ′断面であ
る。
【００１７】メモリトランジスタ（メモリセル）は、ｐ
型シリコン基板（又はｐ型ウェル）１の素子分離絶縁膜
２により囲まれた領域に、第１ゲート絶縁膜（トンネル
酸化膜）３を介して形成された浮遊ゲート４、更にこの
上に第２ゲート絶縁膜５を介して形成された制御ゲート
６を有し、制御ゲート６に自己整合されて形成されたｎ
+型ソース、ドレイン拡散層７ａ，７ｂを有する。
型シリコン基板（又はｐ型ウェル）１の素子分離絶縁膜
２により囲まれた領域に、第１ゲート絶縁膜（トンネル
酸化膜）３を介して形成された浮遊ゲート４、更にこの
上に第２ゲート絶縁膜５を介して形成された制御ゲート
６を有し、制御ゲート６に自己整合されて形成されたｎ
+型ソース、ドレイン拡散層７ａ，７ｂを有する。
【００１８】浮遊ゲート４は第１層多結晶シリコン膜に
より、各メモリセル毎に設けられ、制御ゲート６は第２
層多結晶シリコン膜により、図１の横方向に複数のメモ
リセルに連続的にパターン形成されてワード線となる。
具体的に浮遊ゲート４のワード線方向の分離溝は、制御
ゲート６となる第２層多結晶シリコン膜形成前に加工さ
れる。そして浮遊ゲート４のビット線方向の分離は、第
２層多結晶シリコン膜を堆積して制御ゲート６をパター
ン形成する際に同時に第１層多結晶シリコン膜をパター
ニングすることにより、行われる。
より、各メモリセル毎に設けられ、制御ゲート６は第２
層多結晶シリコン膜により、図１の横方向に複数のメモ
リセルに連続的にパターン形成されてワード線となる。
具体的に浮遊ゲート４のワード線方向の分離溝は、制御
ゲート６となる第２層多結晶シリコン膜形成前に加工さ
れる。そして浮遊ゲート４のビット線方向の分離は、第
２層多結晶シリコン膜を堆積して制御ゲート６をパター
ン形成する際に同時に第１層多結晶シリコン膜をパター
ニングすることにより、行われる。
【００１９】ｎ+型ソース、ドレイン拡散層７ａ、７ｂ
はこの実施例の場合、ｎ+型ソース、ドレイン拡散層７
ａ、７ｂと同時に形成されたｐ-型層８内に形成されて
いる。ソース、ドレイン拡散層７ａ、７ｂ及び制御ゲー
ト６の表面には、低抵抗化のためにチタンシリサイド膜
９が形成されている。
はこの実施例の場合、ｎ+型ソース、ドレイン拡散層７
ａ、７ｂと同時に形成されたｐ-型層８内に形成されて
いる。ソース、ドレイン拡散層７ａ、７ｂ及び制御ゲー
ト６の表面には、低抵抗化のためにチタンシリサイド膜
９が形成されている。
【００２０】各メモリセルのゲート側壁には、側壁保護
膜として、減圧ＣＶＤによる第１のシリコン窒化膜１０
が形成されている。そして、メモリセルの制御ゲート
６、側壁のシリコン窒化膜１０及びソース、ドレイン拡
散層７ａ、７ｂの表面を覆うように第２のシリコン窒化
膜１１が形成され、この上に層間絶縁膜としてＣＶＤに
よるシリコン酸化膜１２（１２ａ，１２ｂ）が形成され
ている。ここでシリコン酸化膜１２は、シリコン酸化物
ＳｉＯ2を主体とする膜であればよく、ＢＳＧ膜，ＢＰ
ＳＧ膜を含む。第２のシリコン窒化膜１１はこの実施例
の場合、プラズマＣＶＤによる窒化膜である。
膜として、減圧ＣＶＤによる第１のシリコン窒化膜１０
が形成されている。そして、メモリセルの制御ゲート
６、側壁のシリコン窒化膜１０及びソース、ドレイン拡
散層７ａ、７ｂの表面を覆うように第２のシリコン窒化
膜１１が形成され、この上に層間絶縁膜としてＣＶＤに
よるシリコン酸化膜１２（１２ａ，１２ｂ）が形成され
ている。ここでシリコン酸化膜１２は、シリコン酸化物
ＳｉＯ2を主体とする膜であればよく、ＢＳＧ膜，ＢＰ
ＳＧ膜を含む。第２のシリコン窒化膜１１はこの実施例
の場合、プラズマＣＶＤによる窒化膜である。
【００２１】第１層のシリコン酸化膜１２ａは表面が平
坦化され、これに配線溝２０が形成されて、メモリセル
のソース拡散層７ａに接続される共通ソース線１３が埋
め込まている。共通ソース線１３は、図１に破線で示す
ように、制御ゲート６（ワード線）と平行に複数のメモ
リセルに対して連続的に配設される。第１層及び第２層
のシリコン酸化膜１２ａ及び１２ｂを貫通するようにコ
ンタクト孔２１が形成されて、メモリセルのドレイン拡
散層７ｂに接続されるビット線１４がワード線と交差す
る方向に配設されている。
坦化され、これに配線溝２０が形成されて、メモリセル
のソース拡散層７ａに接続される共通ソース線１３が埋
め込まている。共通ソース線１３は、図１に破線で示す
ように、制御ゲート６（ワード線）と平行に複数のメモ
リセルに対して連続的に配設される。第１層及び第２層
のシリコン酸化膜１２ａ及び１２ｂを貫通するようにコ
ンタクト孔２１が形成されて、メモリセルのドレイン拡
散層７ｂに接続されるビット線１４がワード線と交差す
る方向に配設されている。
【００２２】図４（ａ），（ｂ）〜図１０（ａ），
（ｂ）は、図２（ａ），（ｂ）の断面での製造工程図で
ある。これらの製造工程図を参照して具体的な製造工程
を説明する。図４に示すように、シリコン基板１にはま
ず、素子分離絶縁膜２を形成する。素子分離絶縁膜２は
例えば、基板１に浅い溝を加工してＣＶＤによりシリコ
ン酸化膜を堆積し平坦化して溝に埋め込むＳＴＩ（Shal
low Trench Isolation）法により形成する。或いはＬＯ
ＣＯＳ法によって素子分離酸化膜２を形成してもよい。
（ｂ）は、図２（ａ），（ｂ）の断面での製造工程図で
ある。これらの製造工程図を参照して具体的な製造工程
を説明する。図４に示すように、シリコン基板１にはま
ず、素子分離絶縁膜２を形成する。素子分離絶縁膜２は
例えば、基板１に浅い溝を加工してＣＶＤによりシリコ
ン酸化膜を堆積し平坦化して溝に埋め込むＳＴＩ（Shal
low Trench Isolation）法により形成する。或いはＬＯ
ＣＯＳ法によって素子分離酸化膜２を形成してもよい。
【００２３】この後素子形成領域に第１ゲート絶縁膜３
を介して第１層多結晶シリコン膜により浮遊ゲート４を
形成し、更に第２ゲート絶縁膜５を介して第２層多結晶
シリコン膜により制御ゲート６を形成する。第１層多結
晶シリコン膜は、ＲＩＥにより素子分離領域に分離溝を
加工しておき、その後第２層多結晶シリコン膜をＲＩＥ
によりエッチングする際に同時に第１層多結晶シリコン
膜をエッチングする。これにより、制御ゲート６と浮遊
ゲート４をそのビット線方向の端部を整合させてパター
ニングすることができる。
を介して第１層多結晶シリコン膜により浮遊ゲート４を
形成し、更に第２ゲート絶縁膜５を介して第２層多結晶
シリコン膜により制御ゲート６を形成する。第１層多結
晶シリコン膜は、ＲＩＥにより素子分離領域に分離溝を
加工しておき、その後第２層多結晶シリコン膜をＲＩＥ
によりエッチングする際に同時に第１層多結晶シリコン
膜をエッチングする。これにより、制御ゲート６と浮遊
ゲート４をそのビット線方向の端部を整合させてパター
ニングすることができる。
【００２４】この後、図５（ａ），（ｂ）に示すよう
に、後酸化を行って、制御ゲート６及び露出しているシ
リコン基板１の表面を１０ｎｍ程度の薄い酸化膜３１で
覆う。この酸化膜３１は、イオン注入のバッファとな
る。この後、ｐ型不純物とｎ型不純物のイオン注入によ
り、ｐ-型層８に囲まれた形でｎ+型ソース、ドレイン拡
散層７ａ、７ｂを形成する。
に、後酸化を行って、制御ゲート６及び露出しているシ
リコン基板１の表面を１０ｎｍ程度の薄い酸化膜３１で
覆う。この酸化膜３１は、イオン注入のバッファとな
る。この後、ｐ型不純物とｎ型不純物のイオン注入によ
り、ｐ-型層８に囲まれた形でｎ+型ソース、ドレイン拡
散層７ａ、７ｂを形成する。
【００２５】次いで、図６（ａ），（ｂ）に示すよう
に、ＴＥＯＳ（Tetraethyloxysilane）を原料とするＣ
ＶＤ法により２０ｎｍ程度の薄いシリコン酸化膜３２を
堆積し、続いて、減圧ＣＶＤ法により１５０ｎｍ程度の
シリコン窒化膜１０を堆積する。シリコン酸化膜３２
は、シリコン窒化膜１０のエッチング時のストッパマス
クである。その後、ＲＩＥによりシリコン窒化膜１０を
エッングして、図７（ａ），（ｂ）に示すように、メモ
リセルのゲート側壁にのみシリコン窒化膜１０を残置さ
せる。
に、ＴＥＯＳ（Tetraethyloxysilane）を原料とするＣ
ＶＤ法により２０ｎｍ程度の薄いシリコン酸化膜３２を
堆積し、続いて、減圧ＣＶＤ法により１５０ｎｍ程度の
シリコン窒化膜１０を堆積する。シリコン酸化膜３２
は、シリコン窒化膜１０のエッチング時のストッパマス
クである。その後、ＲＩＥによりシリコン窒化膜１０を
エッングして、図７（ａ），（ｂ）に示すように、メモ
リセルのゲート側壁にのみシリコン窒化膜１０を残置さ
せる。
【００２６】この後、シリコン窒化膜１０をマスクとし
てシリコン酸化膜３２及び３１をエッチングし、制御ゲ
ート６及びソース、ドレイン拡散層７ａ、７ｂの表面を
露出させる。そしてチタン（Ｔｉ）膜を堆積して熱処理
することにより、図８（ａ），（ｂ）に示すように、制
御ゲート６及びソース、ドレイン拡散層７ａ、７ｂの表
面に選択的にチタンシリサイド膜９を形成する。未反応
のチタン膜はその後除去する。
てシリコン酸化膜３２及び３１をエッチングし、制御ゲ
ート６及びソース、ドレイン拡散層７ａ、７ｂの表面を
露出させる。そしてチタン（Ｔｉ）膜を堆積して熱処理
することにより、図８（ａ），（ｂ）に示すように、制
御ゲート６及びソース、ドレイン拡散層７ａ、７ｂの表
面に選択的にチタンシリサイド膜９を形成する。未反応
のチタン膜はその後除去する。
【００２７】次いで、図９（ａ），（ｂ）に示すよう
に、プラズマＣＶＤ法により５０ｎｍ程度のシリコン窒
化膜１１を堆積した後、層間絶縁膜となる第１層シリコ
ン酸化膜１２ａを減圧ＣＶＤ法により堆積する。シリコ
ン窒化膜１１は層間絶縁膜の下地膜であって、制御ゲー
ト６、ソース、ドレイン拡散層７ａ、７ｂの表面、側壁
のシリコン窒化膜１０の表面に接触してメモリセルを覆
い、また素子分離領域をも覆う。シリコン酸化膜１２ａ
の表面は、ＣＭＰ処理により平坦化する。そして、図１
０（ａ），（ｂ）に示すように、シリコン酸化膜１２ａ
のソース拡散層７ａの領域上に連続するようにＲＩＥに
より配線溝２０を加工し、この配線溝２０に共通ソース
線１３を埋め込み形成する。
に、プラズマＣＶＤ法により５０ｎｍ程度のシリコン窒
化膜１１を堆積した後、層間絶縁膜となる第１層シリコ
ン酸化膜１２ａを減圧ＣＶＤ法により堆積する。シリコ
ン窒化膜１１は層間絶縁膜の下地膜であって、制御ゲー
ト６、ソース、ドレイン拡散層７ａ、７ｂの表面、側壁
のシリコン窒化膜１０の表面に接触してメモリセルを覆
い、また素子分離領域をも覆う。シリコン酸化膜１２ａ
の表面は、ＣＭＰ処理により平坦化する。そして、図１
０（ａ），（ｂ）に示すように、シリコン酸化膜１２ａ
のソース拡散層７ａの領域上に連続するようにＲＩＥに
より配線溝２０を加工し、この配線溝２０に共通ソース
線１３を埋め込み形成する。
【００２８】シリコン酸化膜１２ａをＲＩＥによりエッ
チングする際、シリコン窒化膜１１とのエッチング選択
比が充分大きくなるガス条件を用いることにより、シリ
コン窒化膜１１がエッチングストッパとなる。従って、
オーバーエッチングを行って確実にシリコン酸化膜１２
ａをエッチングすることができる。配線溝２０は、図１
０（ｂ）に示すように素子分離領域にも形成されるが、
素子分離領域でもシリコン窒化膜１１がストッパとなっ
て、素子分離絶縁膜２のエッチングが防止される。ま
た、配線溝２０のマスク合わせズレがあったとしても、
シリコン窒化膜１１がマスクとなって、素子分離絶縁膜
２が無用なエッチングを受けることもない。配線溝２０
に露出したシリコン窒化膜１１はその後、ガスを切り替
えたＲＩＥにより除去して、ソース拡散層７ａ上のシリ
サイド膜９を露出させる。
チングする際、シリコン窒化膜１１とのエッチング選択
比が充分大きくなるガス条件を用いることにより、シリ
コン窒化膜１１がエッチングストッパとなる。従って、
オーバーエッチングを行って確実にシリコン酸化膜１２
ａをエッチングすることができる。配線溝２０は、図１
０（ｂ）に示すように素子分離領域にも形成されるが、
素子分離領域でもシリコン窒化膜１１がストッパとなっ
て、素子分離絶縁膜２のエッチングが防止される。ま
た、配線溝２０のマスク合わせズレがあったとしても、
シリコン窒化膜１１がマスクとなって、素子分離絶縁膜
２が無用なエッチングを受けることもない。配線溝２０
に露出したシリコン窒化膜１１はその後、ガスを切り替
えたＲＩＥにより除去して、ソース拡散層７ａ上のシリ
サイド膜９を露出させる。
【００２９】次に、図１１（ａ），（ｂ）に示すよう
に、第２層シリコン酸化膜１２ｂを堆積し、コンタクト
孔２１をＲＩＥにより形成して、ドレイン拡散層７ｂに
接続されるビット線１４を形成する。このビット線用の
コンタクト孔２１のＲＩＥ工程においても、共通ソース
線用の配線溝２０のＲＩＥ工程と同様の条件とすること
により、シリコン窒化膜１１がマスクとなって、確実な
エッチングができる。
に、第２層シリコン酸化膜１２ｂを堆積し、コンタクト
孔２１をＲＩＥにより形成して、ドレイン拡散層７ｂに
接続されるビット線１４を形成する。このビット線用の
コンタクト孔２１のＲＩＥ工程においても、共通ソース
線用の配線溝２０のＲＩＥ工程と同様の条件とすること
により、シリコン窒化膜１１がマスクとなって、確実な
エッチングができる。
【００３０】なお、周辺回路領域には、昇圧された書き
込み電圧等が印加される高電圧ＭＯＳトランジスタと、
電源ＶCC以下の電圧で動作する通常の低電圧ＭＯＳトラ
ンジスタが形成される。図１２は、この周辺回路の高電
圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタの構
造を示している。これらの周辺回路ＭＯＳトランジスタ
は、メモリセルとは別工程で作られる。
込み電圧等が印加される高電圧ＭＯＳトランジスタと、
電源ＶCC以下の電圧で動作する通常の低電圧ＭＯＳトラ
ンジスタが形成される。図１２は、この周辺回路の高電
圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタの構
造を示している。これらの周辺回路ＭＯＳトランジスタ
は、メモリセルとは別工程で作られる。
【００３１】周辺回路ＭＯＳトランジスタの製造工程を
簡単に説明すれば、メモリセルアレイ領域にメモリセル
のゲート、ソース及びドレインまで形成された図５の状
態で、メモリセルアレイ領域をマスクして、周辺回路領
域にゲート絶縁膜４１を介してゲート電極４２を形成
し、イオン注入を行ってｎ+型ソース、ドレイン拡散層
４３ａ、４３ｂを形成する。ソース、ドレイン拡散層４
３ａ、４３ｂはより具体的には、チャネル側端部に低濃
度のｎ-型層４４を持つＬＤＤ構造として形成する。そ
の後、側壁絶縁膜であるシリコン窒化膜１０の堆積とエ
ッチング、プラズマＣＶＤ法によるシリコン窒化膜１１
の堆積、層間絶縁膜１２の堆積、コンタクト孔開け、及
び配線層の形成の工程は、メモリセルアレイ領域と共通
となる。
簡単に説明すれば、メモリセルアレイ領域にメモリセル
のゲート、ソース及びドレインまで形成された図５の状
態で、メモリセルアレイ領域をマスクして、周辺回路領
域にゲート絶縁膜４１を介してゲート電極４２を形成
し、イオン注入を行ってｎ+型ソース、ドレイン拡散層
４３ａ、４３ｂを形成する。ソース、ドレイン拡散層４
３ａ、４３ｂはより具体的には、チャネル側端部に低濃
度のｎ-型層４４を持つＬＤＤ構造として形成する。そ
の後、側壁絶縁膜であるシリコン窒化膜１０の堆積とエ
ッチング、プラズマＣＶＤ法によるシリコン窒化膜１１
の堆積、層間絶縁膜１２の堆積、コンタクト孔開け、及
び配線層の形成の工程は、メモリセルアレイ領域と共通
となる。
【００３２】この実施例によると、層間絶縁膜であるシ
リコン酸化膜１２の下地にシリコン窒化膜１１が形成さ
れているため、配線溝２０及びコンタクト孔２１のエッ
チング工程で無用なエッチングが防止される。一般にエ
ッチング工程では、エッチングしたい材料の残渣を発生
させないように、エッチング時間を長めにとるオーバー
エッチングが行われるが、この実施例の場合、シリコン
窒化膜１１がストッパとして作用するために、オーバー
エッチングを行うことが可能であり、これにより加工マ
ージンを大きいものとすることができる。
リコン酸化膜１２の下地にシリコン窒化膜１１が形成さ
れているため、配線溝２０及びコンタクト孔２１のエッ
チング工程で無用なエッチングが防止される。一般にエ
ッチング工程では、エッチングしたい材料の残渣を発生
させないように、エッチング時間を長めにとるオーバー
エッチングが行われるが、この実施例の場合、シリコン
窒化膜１１がストッパとして作用するために、オーバー
エッチングを行うことが可能であり、これにより加工マ
ージンを大きいものとすることができる。
【００３３】また、配線溝２０及びコンタクト孔２１を
形成するためのレジストマスクがズレ、或いはマスク開
口寸法が大きくなったとしても、シリコン窒化膜１１に
より素子分離絶縁膜２等のエッチングが防止される。そ
の様子を、図１のＤ−Ｄ′断面（即ち、図３（ｂ）の断
面）でのビット線のコンタクト孔２１の場合について、
図１３に示す。ちなみに、シリコン窒化膜１１がない場
合には、図１４に示すように、コンタクト孔２１が素子
分離絶縁膜２にかかったとき、オーバーエッチングを行
うと素子分離絶縁膜２がエッチングされてしまう。これ
はビット線の短絡事故の原因となる。
形成するためのレジストマスクがズレ、或いはマスク開
口寸法が大きくなったとしても、シリコン窒化膜１１に
より素子分離絶縁膜２等のエッチングが防止される。そ
の様子を、図１のＤ−Ｄ′断面（即ち、図３（ｂ）の断
面）でのビット線のコンタクト孔２１の場合について、
図１３に示す。ちなみに、シリコン窒化膜１１がない場
合には、図１４に示すように、コンタクト孔２１が素子
分離絶縁膜２にかかったとき、オーバーエッチングを行
うと素子分離絶縁膜２がエッチングされてしまう。これ
はビット線の短絡事故の原因となる。
【００３４】またこの実施例によると、メモリセルの側
壁絶縁膜をシリコン酸化膜でなく、減圧ＣＶＤによるシ
リコン窒化膜１０により形成することにより、メモリセ
ル近傍にプラズマＣＶＤによるシリコン窒化膜を設けた
場合にも、メモリセルの信頼性劣化が生じない。この点
を具体的にデータを用いて説明する。
壁絶縁膜をシリコン酸化膜でなく、減圧ＣＶＤによるシ
リコン窒化膜１０により形成することにより、メモリセ
ル近傍にプラズマＣＶＤによるシリコン窒化膜を設けた
場合にも、メモリセルの信頼性劣化が生じない。この点
を具体的にデータを用いて説明する。
【００３５】図１５は、実施例と比較例１〜３のＥＥＰ
ＲＯＭについて、データ書き込み及び消去を１００００
回繰り返した後、データ読み出しを行ったときのメモリ
セルのしきい値Ｖthがシフトするビット数の統計を取っ
たデータである。図の横軸はしきい値Ｖthであって、初
期値から右側に行くほどシフトしていることを意味す
る。縦軸は、しきい値がシフトしたビットの標準偏差を
示している。比較例１（○印）は、側壁絶縁膜としてシ
リコン酸化膜を用い、実施例でのプラズマＣＶＤによる
シリコン窒化膜１１がない場合であり、比較例２（△
印）は側壁絶縁膜として減圧ＣＶＤによるシリコン窒化
膜を用い、実施例でのプラズマＣＶＤによるシリコン窒
化膜１１がない場合である。
ＲＯＭについて、データ書き込み及び消去を１００００
回繰り返した後、データ読み出しを行ったときのメモリ
セルのしきい値Ｖthがシフトするビット数の統計を取っ
たデータである。図の横軸はしきい値Ｖthであって、初
期値から右側に行くほどシフトしていることを意味す
る。縦軸は、しきい値がシフトしたビットの標準偏差を
示している。比較例１（○印）は、側壁絶縁膜としてシ
リコン酸化膜を用い、実施例でのプラズマＣＶＤによる
シリコン窒化膜１１がない場合であり、比較例２（△
印）は側壁絶縁膜として減圧ＣＶＤによるシリコン窒化
膜を用い、実施例でのプラズマＣＶＤによるシリコン窒
化膜１１がない場合である。
【００３６】これらの比較例１，２に対し、比較例３
（●印）は、側壁絶縁膜としてシリコン酸化膜を用い、
実施例と同様にプラズマＣＶＤによるシリコン窒化膜１
１を設けた場合である。この比較例３は、明らかにプラ
ズマＣＶＤによるシリコン窒化膜１１を設けた結果とし
て、比較例１，２に比べて大きなしきい値シフト量を示
している。一方、側壁絶縁膜として減圧ＣＶＤによるシ
リコン窒化膜１０を用い、更にプラズマＣＶＤによるシ
リコン窒化膜１１を形成した実施例（×印）では、プラ
ズマＣＶＤによるシリコン窒化膜１１を用いたことによ
るしきい値シフトは認められず、比較例１，２と同程度
の高信頼性を示すことが確認できる。
（●印）は、側壁絶縁膜としてシリコン酸化膜を用い、
実施例と同様にプラズマＣＶＤによるシリコン窒化膜１
１を設けた場合である。この比較例３は、明らかにプラ
ズマＣＶＤによるシリコン窒化膜１１を設けた結果とし
て、比較例１，２に比べて大きなしきい値シフト量を示
している。一方、側壁絶縁膜として減圧ＣＶＤによるシ
リコン窒化膜１０を用い、更にプラズマＣＶＤによるシ
リコン窒化膜１１を形成した実施例（×印）では、プラ
ズマＣＶＤによるシリコン窒化膜１１を用いたことによ
るしきい値シフトは認められず、比較例１，２と同程度
の高信頼性を示すことが確認できる。
【００３７】なおこの実施例において、２層目のシリコ
ン窒化膜１１をプラズマＣＶＤにより堆積している主な
理由は、メモリセル領域にチタンシリサイド膜９を形成
しており、その後の高温工程が制限されるためである。
プラズマＣＶＤ法では減圧ＣＶＤ法に比べて低温での膜
堆積が可能であるため、チタンシリサイド膜９の劣化を
防止することができる。
ン窒化膜１１をプラズマＣＶＤにより堆積している主な
理由は、メモリセル領域にチタンシリサイド膜９を形成
しており、その後の高温工程が制限されるためである。
プラズマＣＶＤ法では減圧ＣＶＤ法に比べて低温での膜
堆積が可能であるため、チタンシリサイド膜９の劣化を
防止することができる。
【００３８】但しこの発明は、２層目のシリコン窒化膜
１１を、側壁絶縁膜として用いられる１層目のシリコン
窒化膜１０と同様に減圧ＣＶＤ法により堆積する場合に
も有効である。シリコン窒化膜１１を減圧ＣＶＤにより
堆積すると、膜が緻密であるため側壁絶縁膜に含まれる
不純物を閉じこめることになる。しかしこの発明の場
合、側壁絶縁膜も減圧ＣＶＤによるシリコン窒化膜であ
るため、シリコン酸化膜を用いた場合と異なり不純物の
膜内での移動は小さく、従ってメモリセルへの不純物拡
散による悪影響は少ない。
１１を、側壁絶縁膜として用いられる１層目のシリコン
窒化膜１０と同様に減圧ＣＶＤ法により堆積する場合に
も有効である。シリコン窒化膜１１を減圧ＣＶＤにより
堆積すると、膜が緻密であるため側壁絶縁膜に含まれる
不純物を閉じこめることになる。しかしこの発明の場
合、側壁絶縁膜も減圧ＣＶＤによるシリコン窒化膜であ
るため、シリコン酸化膜を用いた場合と異なり不純物の
膜内での移動は小さく、従ってメモリセルへの不純物拡
散による悪影響は少ない。
【００３９】また実施例では、ＮＯＲ型ＥＥＰＲＯＭを
説明したが、この発明はＮＡＮＤ型ＥＥＰＲＯＭは勿
論、ＥＰＲＯＭやマスクＲＯＭ等の他の不揮発性半導体
記憶装置に同様に適用することが可能である。
説明したが、この発明はＮＡＮＤ型ＥＥＰＲＯＭは勿
論、ＥＰＲＯＭやマスクＲＯＭ等の他の不揮発性半導体
記憶装置に同様に適用することが可能である。
【００４０】
【発明の効果】以上述べたようにこの発明によれば、メ
モリトランジスタの側壁保護膜として減圧ＣＶＤによる
第１のシリコン窒化膜を用いているため、その後第２の
シリコン窒化膜をプラズマＣＶＤにより形成した場合に
も、メモリトランジスタの信頼性劣化が確実に防止され
る。また減圧ＣＶＤによるシリコン窒化膜は不純物の移
動が小さいため、第２のシリコン窒化膜によりメモリト
ランジスタ領域を覆ったとしても、ゲート絶縁膜への側
壁からの不純物拡散による信頼性劣化が少ない。従っ
て、第２のシリコン窒化膜を減圧ＣＶＤにより堆積した
場合にも、従来のように側壁絶縁膜にシリコン酸化膜を
用いた場合に比べて、信頼性の劣化は抑制される。更に
この発明によると、層間絶縁膜の下地にシリコン窒化膜
が形成されるから、コンタクト孔等を形成する層間絶縁
膜のエッチング工程で下地のシリコン窒化膜がエッチン
グストッパとなる。従って基板や素子分離絶縁膜の無用
なエッチングを防止して大きな加工マージンを取ること
が可能となる。
モリトランジスタの側壁保護膜として減圧ＣＶＤによる
第１のシリコン窒化膜を用いているため、その後第２の
シリコン窒化膜をプラズマＣＶＤにより形成した場合に
も、メモリトランジスタの信頼性劣化が確実に防止され
る。また減圧ＣＶＤによるシリコン窒化膜は不純物の移
動が小さいため、第２のシリコン窒化膜によりメモリト
ランジスタ領域を覆ったとしても、ゲート絶縁膜への側
壁からの不純物拡散による信頼性劣化が少ない。従っ
て、第２のシリコン窒化膜を減圧ＣＶＤにより堆積した
場合にも、従来のように側壁絶縁膜にシリコン酸化膜を
用いた場合に比べて、信頼性の劣化は抑制される。更に
この発明によると、層間絶縁膜の下地にシリコン窒化膜
が形成されるから、コンタクト孔等を形成する層間絶縁
膜のエッチング工程で下地のシリコン窒化膜がエッチン
グストッパとなる。従って基板や素子分離絶縁膜の無用
なエッチングを防止して大きな加工マージンを取ること
が可能となる。
【図１】この発明の一実施例によるＥＥＰＲＯＭのメモ
リセルアレイのレイアウトを示す。
リセルアレイのレイアウトを示す。
【図２】図１のＡ−Ａ′及びＢ−Ｂ′断面を示す。
【図３】図１のＣ−Ｃ′及びＤ−Ｄ′断面を示す。
【図４】図２の断面における同実施例のメモリセルアレ
イのゲートパターニング工程を示す。
イのゲートパターニング工程を示す。
【図５】同じくソース、ドレイン拡散層形成工程を示
す。
す。
【図６】同じく第１のシリコン窒化膜堆積工程を示す。
【図７】同じく第１のシリコン窒化膜を側壁絶縁膜とし
て残置させる工程を示す。
て残置させる工程を示す。
【図８】同じくメモリセルにチタンシリサイド膜を形成
する工程を示す。
する工程を示す。
【図９】同じく層間絶縁膜の第１層シリコン酸化膜堆積
工程を示す。
工程を示す。
【図１０】同じくシリコン酸化膜に共通ソース線を埋め
込み形成する工程を示す。
込み形成する工程を示す。
【図１１】同じく層間絶縁膜の第２層シリコン酸化膜を
堆積しビット線を形成する工程を示す。
堆積しビット線を形成する工程を示す。
【図１２】周辺回路のＭＯＳトランジスタの構造を示
す。
す。
【図１３】実施例のビット線コンタクト孔がずれた場合
の図１のＤ−Ｄ′断面の様子を示す。
の図１のＤ−Ｄ′断面の様子を示す。
【図１４】シリコン窒化膜がない場合の図１３に対応す
る断面を示す。
る断面を示す。
【図１５】実施例のメモリセルの信頼性テストのデータ
を比較例と共に示す。
を比較例と共に示す。
１…シリコン基板、２…素子分離絶縁膜、３…第１ゲー
ト絶縁膜、４…浮遊ゲート、５…第２ゲート絶縁膜、６
…制御ゲート、７ａ，７ｂ…ソース，ドレイン拡散層、
９…チタンシリサイド膜、１０…シリコン窒化膜（側壁
絶縁膜）、１１…シリコン窒化膜、１２ａ，１２ｂ…シ
リコン酸化膜（層間絶縁膜）、１３…共通ソース線、１
４…ビット線、２０…配線溝、２１…コンタクト孔。
ト絶縁膜、４…浮遊ゲート、５…第２ゲート絶縁膜、６
…制御ゲート、７ａ，７ｂ…ソース，ドレイン拡散層、
９…チタンシリサイド膜、１０…シリコン窒化膜（側壁
絶縁膜）、１１…シリコン窒化膜、１２ａ，１２ｂ…シ
リコン酸化膜（層間絶縁膜）、１３…共通ソース線、１
４…ビット線、２０…配線溝、２１…コンタクト孔。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA60 AB08 AD12 AD53 AD60 AD62 AD93 AD94 AG21 5F083 EP02 EP23 EP60 EP76 EP77 GA21 JA02 JA32 JA35 JA39 JA53 JA56 MA03 MA06 MA19 MA20 PR03 PR21 PR33 PR40
Claims (8)
- 【請求項１】 半導体基板と、 この半導体基板に形成された、データに応じて不揮発に
電荷蓄積を行うメモリトランジスタと、 このメモリトランジスタのゲート側壁に形成された減圧
ＣＶＤによる第１のシリコン窒化膜と、 前記メモリトランジスタのゲート表面、ソース、ドレイ
ン拡散層の表面及びゲート側壁の第１のシリコン窒化膜
の表面を覆って形成された第２のシリコン窒化膜と、 この第２のシリコン窒化膜上にシリコン酸化物を主体と
する層間絶縁膜を介して形成された配線層とを有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記メモリトランジスタは、前記半導体
基板に第１ゲート絶縁膜を介して形成された浮遊ゲート
と、この浮遊ゲート上に第２ゲート絶縁膜を介して形成
された制御ゲートとを有する電気的書き換え可能なメモ
リトランジスタであることを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記第２のシリコン窒化膜は、プラズマ
ＣＶＤにより堆積されたものであることを特徴とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第２のシリコン窒化膜は、減圧ＣＶ
Ｄにより堆積されたものであることを特徴とする請求項
１記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板に、データに応じて不揮発に
電荷蓄積を行うメモリトランジスタを形成する工程と、 前記メモリトランジスタを覆って減圧ＣＶＤ法により第
１のシリコン窒化膜を堆積しこれを前記メモリトランジ
スタのゲート側壁に選択的に残置させる工程と、 前記メモリトランジスタのゲート表面、ソース、ドレイ
ン拡散層の表面及びゲート側壁の第１のシリコン窒化膜
の表面を覆って第２のシリコン窒化膜を堆積する工程
と、 前記第２のシリコン窒化膜上にシリコン酸化物を主体と
する層間絶縁膜を介して配線層を形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項６】 前記第２のシリコン窒化膜は、プラズマ
ＣＶＤ法により堆積することを特徴とする請求項５記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記第２のシリコン窒化膜は、減圧ＣＶ
Ｄ法により堆積することを特徴とする請求項５記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項８】 前記ゲート側壁に選択的に第１のシリコ
ン窒化膜を残置させた後、前記第２のシリコン窒化膜を
堆積する前に、前記ゲート及びソース、ドレイン拡散層
の表面に選択的に金属シリサイド膜を形成する工程を有
することを特徴とする請求項５記載の不揮発性半導体記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25561998A JP3389112B2 (ja) | 1998-09-09 | 1998-09-09 | 不揮発性半導体記憶装置及びその製造方法 |
| US09/392,865 US6828622B2 (en) | 1998-09-09 | 1999-09-09 | Nonvolatile semiconductor memory device and its manufacturing method |
| US10/973,717 US20050059212A1 (en) | 1998-09-09 | 2004-10-26 | Nonvolatile semiconductor memory device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25561998A JP3389112B2 (ja) | 1998-09-09 | 1998-09-09 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091450A true JP2000091450A (ja) | 2000-03-31 |
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ID=17281273
Family Applications (1)
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