JPH1074915A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH1074915A JPH1074915A JP8228902A JP22890296A JPH1074915A JP H1074915 A JPH1074915 A JP H1074915A JP 8228902 A JP8228902 A JP 8228902A JP 22890296 A JP22890296 A JP 22890296A JP H1074915 A JPH1074915 A JP H1074915A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- diffusion layer
- source
- common source
- floating gate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 共通ソース線の抵抗値の上昇を抑え、ゲート
長を縮小することで、高速ランダムアクセスの利点を損
なうことなくメモリセルを微細化する。 【解決手段】 シリコン基板に形成したドレイン及びソ
ースの拡散層と、前記ドレインとソースの拡散上の少な
くとも一部に絶縁層を介して形成された浮遊ゲートと、
この浮遊ゲート上に絶縁層を介して形成された制御ゲー
トとを有する複数のメモリセルがマトリックス状に配列
され、ドレインに正の電圧を加え、制御ゲートに負の電
圧を加え、ＦＮトンネル電流により電子を浮遊ゲートか
らドレインに引き抜くことで書き込み動作を行うメモリ
セルアレイであって、各メモリセルのソースを接続する
共通ソース線がシリコン基板中に形成された拡散層とそ
の上に形成されたシリサイドからなり、かつソース及び
共通ソース線の拡散層の濃度がドレインの拡散層の濃度
に比べ低く設定されている。
長を縮小することで、高速ランダムアクセスの利点を損
なうことなくメモリセルを微細化する。 【解決手段】 シリコン基板に形成したドレイン及びソ
ースの拡散層と、前記ドレインとソースの拡散上の少な
くとも一部に絶縁層を介して形成された浮遊ゲートと、
この浮遊ゲート上に絶縁層を介して形成された制御ゲー
トとを有する複数のメモリセルがマトリックス状に配列
され、ドレインに正の電圧を加え、制御ゲートに負の電
圧を加え、ＦＮトンネル電流により電子を浮遊ゲートか
らドレインに引き抜くことで書き込み動作を行うメモリ
セルアレイであって、各メモリセルのソースを接続する
共通ソース線がシリコン基板中に形成された拡散層とそ
の上に形成されたシリサイドからなり、かつソース及び
共通ソース線の拡散層の濃度がドレインの拡散層の濃度
に比べ低く設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に、ソース領域の拡散層の濃度を低く設
定してソース領域を微細化することにより装置全体の集
積度を向上させ、かつＦＮトンネル電流で書き込みをす
る不揮発性半導体記憶装置に関する。
装置に関し、特に、ソース領域の拡散層の濃度を低く設
定してソース領域を微細化することにより装置全体の集
積度を向上させ、かつＦＮトンネル電流で書き込みをす
る不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置として、
浮遊ゲートを持つフラッシュメモリがあり、このフラッ
シュメモリのレイアウト、構造、動作について図１４〜
図１８を用いて説明する。
浮遊ゲートを持つフラッシュメモリがあり、このフラッ
シュメモリのレイアウト、構造、動作について図１４〜
図１８を用いて説明する。
【０００３】図１４は従来のフラッシュメモリのレイア
ウトを示す平面図である。図１４に示すように、複数の
メモリセルがマトリックス状に配列されたフラッシュメ
モリのレイアウトにおいて、特に、メモリセルのドレイ
ンを共通に接続してビット線ＢＬとなるメタル配線２０
１と、メモリセルの制御ゲートを共通接続してワード線
ＷＬとなる制御ゲート領域２０２ａと、浮遊ゲート領域
２０３ａと、メタル配線２０１から各ドレインに動作電
圧を供給するためのコンタクト２０４についての各領域
を示している。
ウトを示す平面図である。図１４に示すように、複数の
メモリセルがマトリックス状に配列されたフラッシュメ
モリのレイアウトにおいて、特に、メモリセルのドレイ
ンを共通に接続してビット線ＢＬとなるメタル配線２０
１と、メモリセルの制御ゲートを共通接続してワード線
ＷＬとなる制御ゲート領域２０２ａと、浮遊ゲート領域
２０３ａと、メタル配線２０１から各ドレインに動作電
圧を供給するためのコンタクト２０４についての各領域
を示している。
【０００４】図１５は図１４に示す従来のフラッシュメ
モリのａ−ａ’断面を示す断面図である。図１６は図１
４に示す従来のフラッシュメモリのｂ−ｂ’断面を示す
断面図である。図１７は図１４に示す従来のフラッシュ
メモリのｃ−ｃ’断面を示す断面図である。
モリのａ−ａ’断面を示す断面図である。図１６は図１
４に示す従来のフラッシュメモリのｂ−ｂ’断面を示す
断面図である。図１７は図１４に示す従来のフラッシュ
メモリのｃ−ｃ’断面を示す断面図である。
【０００５】図１５〜図１７に基づいて従来のフラッシ
ュメモリの構造の一例を説明する。従来のフラッシュメ
モリの構造の一例として、例えば、メモリセルがＰ型シ
リコン基板２０５上に形成されており、Ｐ型シリコン基
板２０５表面はＬＯＣＯＳ（Local Oxidation of Silic
on）法を用いて活性化領域２０６と素子分離領域（ＬＯ
ＣＯＳ酸化膜）２０７に分けられ（図１６）、活性化領
域２０６には、チャネル領域２０８と、チャネル領域２
０８の両側に形成されたソース（Ｎ＋拡散層）２０９と
ドレイン（Ｎ＋拡散層）２１０が形成されている（図１
５）。ドレイン（Ｎ＋拡散層）２１０上には、コンタク
トホール２０４ａが形成され、コンタクトホール２０４
ａはタングステンプラグで埋め込まれ、その上にはビッ
ト線ＢＬとなるメタル配線２０１が形成されている（図
１５）。
ュメモリの構造の一例を説明する。従来のフラッシュメ
モリの構造の一例として、例えば、メモリセルがＰ型シ
リコン基板２０５上に形成されており、Ｐ型シリコン基
板２０５表面はＬＯＣＯＳ（Local Oxidation of Silic
on）法を用いて活性化領域２０６と素子分離領域（ＬＯ
ＣＯＳ酸化膜）２０７に分けられ（図１６）、活性化領
域２０６には、チャネル領域２０８と、チャネル領域２
０８の両側に形成されたソース（Ｎ＋拡散層）２０９と
ドレイン（Ｎ＋拡散層）２１０が形成されている（図１
５）。ドレイン（Ｎ＋拡散層）２１０上には、コンタク
トホール２０４ａが形成され、コンタクトホール２０４
ａはタングステンプラグで埋め込まれ、その上にはビッ
ト線ＢＬとなるメタル配線２０１が形成されている（図
１５）。
【０００６】また、活性化領域２０６上には、トンネル
酸化膜２１１が形成されており、さらにトンネル酸化膜
２１１を覆い、一部が素子分離領域２０７にかかるよう
にＮ＋ポリシリコン（Ｐｏｌｙ Ｓｉ）層からなる浮遊
ゲート２０３が形成されている（図１６）。浮遊ゲート
２０３は酸化膜・窒化膜・酸化膜からなる三層膜で覆わ
れ、その上に、タングステンシリサイド・ポリシリコン
（ＷＳｉ・ＰｏｌｙＳｉ）からなる制御ゲート２０２
が、垂直方向に浮遊ゲート２０３と自己整合的に形成さ
れている（図１６）。なお、制御ゲート２０２はメタル
配線２０１と直行してワード線ＷＬを形成している。
酸化膜２１１が形成されており、さらにトンネル酸化膜
２１１を覆い、一部が素子分離領域２０７にかかるよう
にＮ＋ポリシリコン（Ｐｏｌｙ Ｓｉ）層からなる浮遊
ゲート２０３が形成されている（図１６）。浮遊ゲート
２０３は酸化膜・窒化膜・酸化膜からなる三層膜で覆わ
れ、その上に、タングステンシリサイド・ポリシリコン
（ＷＳｉ・ＰｏｌｙＳｉ）からなる制御ゲート２０２
が、垂直方向に浮遊ゲート２０３と自己整合的に形成さ
れている（図１６）。なお、制御ゲート２０２はメタル
配線２０１と直行してワード線ＷＬを形成している。
【０００７】また、制御ゲート間のスペースにおいて、
ソース（Ｎ＋拡散層）２０９が形成されている側ではＬ
ＯＣＯＳ酸化膜が取り除かれ、ワード線ＷＬと平行に配
列した共通ソース線２１２のＮ＋拡散層が形成されてい
る。さらに、共通ソース線２１２上に層間絶縁膜２１３
が形成されている（図１７）。
ソース（Ｎ＋拡散層）２０９が形成されている側ではＬ
ＯＣＯＳ酸化膜が取り除かれ、ワード線ＷＬと平行に配
列した共通ソース線２１２のＮ＋拡散層が形成されてい
る。さらに、共通ソース線２１２上に層間絶縁膜２１３
が形成されている（図１７）。
【０００８】図１８は従来のフラッシュメモリの配線と
動作時の動作電圧を示す説明図である。図１８におい
て、複数のメモリセルＱが、マトリックス状に配列さ
れ、各メモリセルＱのドレインｄと接続した複数のビッ
ト線ＢＬは縦方向に配線され、各メモリセルの制御ゲー
トｇと接続した複数のワード線ＷＬは横方向に配線さ
れ、各メモリセルのソースｓと接続した複数の共通ソー
ス線ＳＬがワード線ＷＬと平行に配線されている。
動作時の動作電圧を示す説明図である。図１８におい
て、複数のメモリセルＱが、マトリックス状に配列さ
れ、各メモリセルＱのドレインｄと接続した複数のビッ
ト線ＢＬは縦方向に配線され、各メモリセルの制御ゲー
トｇと接続した複数のワード線ＷＬは横方向に配線さ
れ、各メモリセルのソースｓと接続した複数の共通ソー
ス線ＳＬがワード線ＷＬと平行に配線されている。
【０００９】従来のフラッシュメモリの書込み・消去・
読み出し動作時の動作電圧は、選択されたビット線ＢＬ
に５Ｖ、選択されたワード線ＷＬに１２Ｖ、ソース線Ｓ
Ｌ及び基板ＳＢに０Ｖを与え、ホットエレクトロンを浮
遊ゲート２０３に注入することで行う。一方、消去動作
はソース線ＳＬに５Ｖ、ワード線ＷＬに−１０Ｖ、基板
ＳＢに０Ｖを与え、ビット線ＢＬを開放にして、ＦＮト
ンネル電流により電子を浮遊ゲートからソース線ＳＬへ
引き抜くことによって行う。読み出し動作は、選択され
たビット線ＢＬに１Ｖ、選択されたワード線ＷＬに５
Ｖ、基板ＳＢに０Ｖを与え、選択されたメモリセルのソ
ースに電流が流れるか否かを判定することで行われる。
読み出し動作時の動作電圧は、選択されたビット線ＢＬ
に５Ｖ、選択されたワード線ＷＬに１２Ｖ、ソース線Ｓ
Ｌ及び基板ＳＢに０Ｖを与え、ホットエレクトロンを浮
遊ゲート２０３に注入することで行う。一方、消去動作
はソース線ＳＬに５Ｖ、ワード線ＷＬに−１０Ｖ、基板
ＳＢに０Ｖを与え、ビット線ＢＬを開放にして、ＦＮト
ンネル電流により電子を浮遊ゲートからソース線ＳＬへ
引き抜くことによって行う。読み出し動作は、選択され
たビット線ＢＬに１Ｖ、選択されたワード線ＷＬに５
Ｖ、基板ＳＢに０Ｖを与え、選択されたメモリセルのソ
ースに電流が流れるか否かを判定することで行われる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
フラッシュメモリの書込み・消去・読み出し動作におい
て、書き込み動作時にはホットエレクトロンの発生効率
を維持すること、消去動作時にはＦＮトンネル電流の低
下を防止すること、読み出し動作時には高速ランダムア
クセスの動作を維持することが避けられなかった。この
ため、従来のフラッシュメモリでは、構造上、例えば、
共通ソース線の拡散層の抵抗値を小さくする必要があ
り、共通ソース線の拡散層の不純物の注入量を多くして
共通ソース線の線幅を太くすることが避けられなかっ
た。
フラッシュメモリの書込み・消去・読み出し動作におい
て、書き込み動作時にはホットエレクトロンの発生効率
を維持すること、消去動作時にはＦＮトンネル電流の低
下を防止すること、読み出し動作時には高速ランダムア
クセスの動作を維持することが避けられなかった。この
ため、従来のフラッシュメモリでは、構造上、例えば、
共通ソース線の拡散層の抵抗値を小さくする必要があ
り、共通ソース線の拡散層の不純物の注入量を多くして
共通ソース線の線幅を太くすることが避けられなかっ
た。
【００１１】例えば、共通ソース線の拡散層のソース抵
抗値を低減する公知例として、特開昭６１−３００６３
号公報に記載されているように、共通ソース線領域にＮ
＋不純物注入後、自己整合的に拡散層表面に高融点金属
シリサイドを形成する不揮発性半導体記憶装置が提案さ
れている。
抗値を低減する公知例として、特開昭６１−３００６３
号公報に記載されているように、共通ソース線領域にＮ
＋不純物注入後、自己整合的に拡散層表面に高融点金属
シリサイドを形成する不揮発性半導体記憶装置が提案さ
れている。
【００１２】この特開昭６１−３００６３号公報の不揮
発性半導体記憶装置によれば、ホットエレクトロンによ
る書き込み動作が充分に行われるために、この先行技術
では、シリサイドで低抵抗化を図っているが、以下の問
題点が発生する。１．消去でソースに向かって電子を引
き抜くため、ソースの拡散層の濃度を下げることができ
ず、拡散長は短くできない（チャネル長は短くできな
い）。２．ソースに砒素が高濃度に存在するので微細化
した場合にシリサイドの抵抗が上昇する。
発性半導体記憶装置によれば、ホットエレクトロンによ
る書き込み動作が充分に行われるために、この先行技術
では、シリサイドで低抵抗化を図っているが、以下の問
題点が発生する。１．消去でソースに向かって電子を引
き抜くため、ソースの拡散層の濃度を下げることができ
ず、拡散長は短くできない（チャネル長は短くできな
い）。２．ソースに砒素が高濃度に存在するので微細化
した場合にシリサイドの抵抗が上昇する。
【００１３】本発明は以上の事情を考慮してなされたも
ので、例えば、メモリセルの書き込み・消去動作時にお
いて、公知のＦＮトンネル電流を用いることで共通ソー
ス線には動作電圧は供給されないが各動作が充分に行わ
れるよう維持し、一方、構造において、共通ソース線の
拡散層の砒素濃度をドレインの拡散層の濃度より低く設
定したソース拡散層表面にシリサイドを形成すること
で、従来と同じ不純物、シリサイドを形成しながら共通
ソース線の線幅を縮小してもソース抵抗値の上昇を抑え
ることができ、高速ランダムアクセスの利点を損なうこ
となくメモリセルを微細化することができる不揮発性半
導体記憶装置を提供するものである。
ので、例えば、メモリセルの書き込み・消去動作時にお
いて、公知のＦＮトンネル電流を用いることで共通ソー
ス線には動作電圧は供給されないが各動作が充分に行わ
れるよう維持し、一方、構造において、共通ソース線の
拡散層の砒素濃度をドレインの拡散層の濃度より低く設
定したソース拡散層表面にシリサイドを形成すること
で、従来と同じ不純物、シリサイドを形成しながら共通
ソース線の線幅を縮小してもソース抵抗値の上昇を抑え
ることができ、高速ランダムアクセスの利点を損なうこ
となくメモリセルを微細化することができる不揮発性半
導体記憶装置を提供するものである。
【００１４】
【課題を解決するための手段】本発明は、シリコン基板
に形成したドレイン及びソースの拡散層と、前記ドレイ
ンとソースの拡散上の少なくとも一部に絶縁層を介して
形成された浮遊ゲートと、この浮遊ゲート上に絶縁層を
介して形成された制御ゲートとを有する複数のメモリセ
ルがマトリックス状に配列され、ドレインに正の電圧を
加え、制御ゲートに負の電圧を加え、ＦＮトンネル電流
により電子を浮遊ゲートからドレインに引き抜くことで
書き込み動作を行うメモリセルアレイであって、各メモ
リセルのソースを接続する共通ソース線がシリコン基板
中に形成された拡散層とその上に形成されたシリサイド
からなり、かつソース及び共通ソース線の拡散層の濃度
がドレインの拡散層の濃度に比べ低く設定されているこ
とを特徴とする不揮発性半導体記憶装置である。
に形成したドレイン及びソースの拡散層と、前記ドレイ
ンとソースの拡散上の少なくとも一部に絶縁層を介して
形成された浮遊ゲートと、この浮遊ゲート上に絶縁層を
介して形成された制御ゲートとを有する複数のメモリセ
ルがマトリックス状に配列され、ドレインに正の電圧を
加え、制御ゲートに負の電圧を加え、ＦＮトンネル電流
により電子を浮遊ゲートからドレインに引き抜くことで
書き込み動作を行うメモリセルアレイであって、各メモ
リセルのソースを接続する共通ソース線がシリコン基板
中に形成された拡散層とその上に形成されたシリサイド
からなり、かつソース及び共通ソース線の拡散層の濃度
がドレインの拡散層の濃度に比べ低く設定されているこ
とを特徴とする不揮発性半導体記憶装置である。
【００１５】動作において、従来技術の書き込み動作と
は電子の流れが逆になるＦＮトンネル書き込み方法を用
いる。すなわち、浮遊ゲートに電子を蓄積する動作が消
去で、ＦＮトンネル電流により浮遊ゲートから電子を引
き抜く動作が書き込みとなる。例えば、書き込み動作
は、選択されたビット線（ドレイン）に５Ｖ、選択され
たワード線（制御ゲート）に−１０Ｖ、基板と共通ソー
ス線に０Ｖを供給する。一方、消去動作はビット線、及
び基板に−８Ｖ、ワード線に８Ｖ、共通ソース線に−８
Ｖを供給することで行われる。よって、書き込み・消去
動作時にはソース側には高い動作電圧が供給されない。
しかし、読み出し動作は従来例と同じであるので、高速
ランダムアクセス動作に適しているという利点は無くな
らない。
は電子の流れが逆になるＦＮトンネル書き込み方法を用
いる。すなわち、浮遊ゲートに電子を蓄積する動作が消
去で、ＦＮトンネル電流により浮遊ゲートから電子を引
き抜く動作が書き込みとなる。例えば、書き込み動作
は、選択されたビット線（ドレイン）に５Ｖ、選択され
たワード線（制御ゲート）に−１０Ｖ、基板と共通ソー
ス線に０Ｖを供給する。一方、消去動作はビット線、及
び基板に−８Ｖ、ワード線に８Ｖ、共通ソース線に−８
Ｖを供給することで行われる。よって、書き込み・消去
動作時にはソース側には高い動作電圧が供給されない。
しかし、読み出し動作は従来例と同じであるので、高速
ランダムアクセス動作に適しているという利点は無くな
らない。
【００１６】構造において、ソースの拡散層の砒素濃度
をドレインの砒素拡散層の濃度より大幅に低くして、ソ
ース側の拡散層を浅くし、なおかつ共通ソース線の拡散
層表面にチタンシリサイド層を形成して低抵抗の共通ソ
ース線とする。例えば、ドレインの拡散層は砒素（Ａ
ｓ）で形成され、濃度は約１×１０20／ｃｍ3、拡散長
は約0.15μｍである。一方、ソースの拡散層も砒素で形
成されているが、濃度は約１×１０18〜１×１０19／ｃ
ｍ3と低く、拡散長は約0.02〜0.10μｍと浅く形成され
ることが好ましい。
をドレインの砒素拡散層の濃度より大幅に低くして、ソ
ース側の拡散層を浅くし、なおかつ共通ソース線の拡散
層表面にチタンシリサイド層を形成して低抵抗の共通ソ
ース線とする。例えば、ドレインの拡散層は砒素（Ａ
ｓ）で形成され、濃度は約１×１０20／ｃｍ3、拡散長
は約0.15μｍである。一方、ソースの拡散層も砒素で形
成されているが、濃度は約１×１０18〜１×１０19／ｃ
ｍ3と低く、拡散長は約0.02〜0.10μｍと浅く形成され
ることが好ましい。
【００１７】本発明の構成にれば、ソース拡散層の濃度
を大幅に下げることで拡散長を短くし、よってチャネル
長を小さくできるのでメモリセルの集積度を向上させる
ことができる。
を大幅に下げることで拡散長を短くし、よってチャネル
長を小さくできるのでメモリセルの集積度を向上させる
ことができる。
【００１８】
【発明の実施の形態】以下、図に示す実施例に基づいて
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。本発明の不揮発性半導体記憶装置
は、例えば、コンピュータ、ワードプロセッサ、電子手
帳等の電子情報処理機器において、特に、各種データの
高速読み出しに適用される。
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。本発明の不揮発性半導体記憶装置
は、例えば、コンピュータ、ワードプロセッサ、電子手
帳等の電子情報処理機器において、特に、各種データの
高速読み出しに適用される。
【００１９】図１は本実施例のフラッシュメモリのレイ
アウトを示す平面図である。図１に示すように、複数の
メモリセルがマトリックス状に配列されたフラッシュメ
モリのレイアウトにおいて、特に、メモリセルアレイの
ドレイン層を共通に接続してビット線ＢＬを構成するメ
タル配線１０１と、メモリセルアレイの制御ゲートを共
通接続してワード線ＷＬを構成している制御ゲート領域
１０２ａ（斜線で示す領域）と、浮遊ゲート領域１０３
ａ（点線で示す領域）と、メタル配線１０１から各ドレ
インに動作電圧を供給するためのコンタクト１０４につ
いての各領域を示している。
アウトを示す平面図である。図１に示すように、複数の
メモリセルがマトリックス状に配列されたフラッシュメ
モリのレイアウトにおいて、特に、メモリセルアレイの
ドレイン層を共通に接続してビット線ＢＬを構成するメ
タル配線１０１と、メモリセルアレイの制御ゲートを共
通接続してワード線ＷＬを構成している制御ゲート領域
１０２ａ（斜線で示す領域）と、浮遊ゲート領域１０３
ａ（点線で示す領域）と、メタル配線１０１から各ドレ
インに動作電圧を供給するためのコンタクト１０４につ
いての各領域を示している。
【００２０】図２は図１に示す本実施例のフラッシュメ
モリのａ−ａ’断面を示す断面図である。図３は図１に
示す本実施例のフラッシュメモリのｂ−ｂ’断面を示す
断面図である。図４は図１に示す本実施例のフラッシュ
メモリのｃ−ｃ’断面を示す断面図である。
モリのａ−ａ’断面を示す断面図である。図３は図１に
示す本実施例のフラッシュメモリのｂ−ｂ’断面を示す
断面図である。図４は図１に示す本実施例のフラッシュ
メモリのｃ−ｃ’断面を示す断面図である。
【００２１】図２〜図４に基づいて本実施例のフラッシ
ュメモリの構造の一例を説明する。本実施例のフラッシ
ュメモリの構造の一例として、例えば、メモリセルはＰ
型シリコン基板１０５上に形成されており、Ｐ型シリコ
ン基板１０５表面はＬＯＣＯＳ（Local Oxidation of S
ilicon）法を用いて活性化領域１０６と素子分離領域１
０７（例えば、膜厚：３００ｎｍ）に分けられ（図
３）、活性化領域１０６にはチャネル領域１０８と、チ
ャネル領域１０８の両側に形成されたソース拡散層１０
９とドレイン拡散層１１０が形成されている（図２）。
ュメモリの構造の一例を説明する。本実施例のフラッシ
ュメモリの構造の一例として、例えば、メモリセルはＰ
型シリコン基板１０５上に形成されており、Ｐ型シリコ
ン基板１０５表面はＬＯＣＯＳ（Local Oxidation of S
ilicon）法を用いて活性化領域１０６と素子分離領域１
０７（例えば、膜厚：３００ｎｍ）に分けられ（図
３）、活性化領域１０６にはチャネル領域１０８と、チ
ャネル領域１０８の両側に形成されたソース拡散層１０
９とドレイン拡散層１１０が形成されている（図２）。
【００２２】ドレイン拡散層１０９は砒素（Ａｓ）で形
成されており、濃度は約１×１０20／ｃｍ3、拡散長は
約０．１５μｍである。一方、ソース拡散層１１０もＡ
ｓで形成されているが、濃度は約１×１０18／ｃｍ3と
低く、拡散長は約０．０５μｍと浅く形成している（図
２）。
成されており、濃度は約１×１０20／ｃｍ3、拡散長は
約０．１５μｍである。一方、ソース拡散層１１０もＡ
ｓで形成されているが、濃度は約１×１０18／ｃｍ3と
低く、拡散長は約０．０５μｍと浅く形成している（図
２）。
【００２３】また、活性化領域１０６上にはトンネル酸
化膜１１１（例えば、厚膜：１０ｎｍ）が形成されてお
り、さらにトンネル酸化膜１１１を覆い、一部が素子分
離領域１０７（ＬＯＣＯＳ酸化膜）にかかるように、リ
ン（Ｐ）がドープされたポリシリコン層（Ｐｏｌｙ Ｓ
ｉ）から成る浮遊ゲート１０３が形成されている（図
３）。
化膜１１１（例えば、厚膜：１０ｎｍ）が形成されてお
り、さらにトンネル酸化膜１１１を覆い、一部が素子分
離領域１０７（ＬＯＣＯＳ酸化膜）にかかるように、リ
ン（Ｐ）がドープされたポリシリコン層（Ｐｏｌｙ Ｓ
ｉ）から成る浮遊ゲート１０３が形成されている（図
３）。
【００２４】浮遊ゲート１０３は酸化膜・窒化膜・酸化
膜から成る三層膜（例えば、膜厚：５ｎｍ／８ｎｍ／６
ｎｍ）で覆われ、その上に、チタンシリサイド１０２ａ
とポリシリコン１０２ｂからなる制御ゲート１０２が、
垂直方向に浮遊ゲート１０３と自己整合的に形成されて
いる（図２）。なお、制御ゲート１０２はメタル配線１
０１と直行してワード線ＷＬを形成している。
膜から成る三層膜（例えば、膜厚：５ｎｍ／８ｎｍ／６
ｎｍ）で覆われ、その上に、チタンシリサイド１０２ａ
とポリシリコン１０２ｂからなる制御ゲート１０２が、
垂直方向に浮遊ゲート１０３と自己整合的に形成されて
いる（図２）。なお、制御ゲート１０２はメタル配線１
０１と直行してワード線ＷＬを形成している。
【００２５】さらに、ソース拡散層１０９が形成されて
いる側ではＬＯＣＯＳ酸化膜が取り除かれ、ワード線Ｗ
Ｌと平行に配列して共通ソース線１１２の拡散層が形成
されている。またソース拡散層１０９とドレイン拡散層
１１０の表面には、浮遊ゲート１０３と酸化膜側壁１１
５を隔ててチタンシリサイド１０９ａ、１１０ａがそれ
ぞれ形成されており（図２）、共通ソース線１１２は低
抵抗の配線となっている（図４）。共通ソース線１１２
上に層間絶縁膜１１３が形成され、その上にはビット線
となるメタル配線１０１が形成されている（図４）。
いる側ではＬＯＣＯＳ酸化膜が取り除かれ、ワード線Ｗ
Ｌと平行に配列して共通ソース線１１２の拡散層が形成
されている。またソース拡散層１０９とドレイン拡散層
１１０の表面には、浮遊ゲート１０３と酸化膜側壁１１
５を隔ててチタンシリサイド１０９ａ、１１０ａがそれ
ぞれ形成されており（図２）、共通ソース線１１２は低
抵抗の配線となっている（図４）。共通ソース線１１２
上に層間絶縁膜１１３が形成され、その上にはビット線
となるメタル配線１０１が形成されている（図４）。
【００２６】また、ワード線ＷＬ及び共通ソース線１１
２を形成するチタンシリサイド１１２ａの層抵抗は約２
Ω／□である。ドレイン拡散層１１０上のシリサイド１
１０ａは高濃度Ａｓ拡散領域上に形成されていることか
ら、層抵抗は約１０Ω／□と高くなっている。ドレイン
拡散層１１０のシリサイド１１０ａ上には、コンタクト
ホール１０４ａが形成され、コンタクトホール１０４ａ
はタングステンプラグ（Ｗプラグ）で埋め込まれ、その
上にはビット線ＢＬとなるメタル配線１０１が形成され
ている（図２）。
２を形成するチタンシリサイド１１２ａの層抵抗は約２
Ω／□である。ドレイン拡散層１１０上のシリサイド１
１０ａは高濃度Ａｓ拡散領域上に形成されていることか
ら、層抵抗は約１０Ω／□と高くなっている。ドレイン
拡散層１１０のシリサイド１１０ａ上には、コンタクト
ホール１０４ａが形成され、コンタクトホール１０４ａ
はタングステンプラグ（Ｗプラグ）で埋め込まれ、その
上にはビット線ＢＬとなるメタル配線１０１が形成され
ている（図２）。
【００２７】図５〜図１２は図１に示す本実施例のフラ
ッシュメモリの製造工程（１）〜（８）における各断面
を示す工程断面図である。次に、本実施例の製造工程
（１）〜（８）について、図５〜図１２を用いて説明す
る。
ッシュメモリの製造工程（１）〜（８）における各断面
を示す工程断面図である。次に、本実施例の製造工程
（１）〜（８）について、図５〜図１２を用いて説明す
る。
【００２８】図５に示す製造工程（１）において、Ｐ型
シリコン基板１０５上に１５ｎｍの酸化膜を形成し、さ
らに、その上に１５０ｎｍのシリコン窒化（ＳｉＮ）膜
を堆積する。続いて、フォトリソグラフィにより、活性
化領域１０６となる部分のみにフォトレジストを残し、
このシリコン窒化膜をマスク１１６として、素子分離領
域（ＬＯＣＯＳ酸化膜）１０７となる部分のシリコン窒
化膜を選択的に取り除き、さらにＰ型シリコン基板１０
５を約１００ｎｍエッチングする。次に素子分離領域１
０７を３００ｎｍ形成する。
シリコン基板１０５上に１５ｎｍの酸化膜を形成し、さ
らに、その上に１５０ｎｍのシリコン窒化（ＳｉＮ）膜
を堆積する。続いて、フォトリソグラフィにより、活性
化領域１０６となる部分のみにフォトレジストを残し、
このシリコン窒化膜をマスク１１６として、素子分離領
域（ＬＯＣＯＳ酸化膜）１０７となる部分のシリコン窒
化膜を選択的に取り除き、さらにＰ型シリコン基板１０
５を約１００ｎｍエッチングする。次に素子分離領域１
０７を３００ｎｍ形成する。
【００２９】次に、図６に示す製造工程（２）におい
て、シリコン窒化膜を取り除き、その下の酸化膜も取り
除き、さらに、素子分離領域１０７直下及びシリコン基
板１０５表面のＰ型濃度を上げるため、ホウ素（Ｂ）を
３０ｋｅＶと１００ｋｅＶのエネルギーそれぞれ５×１
０12／ｃｍ2注入し、その後、新たに１０ｎｍのトンネ
ル酸化膜１１１を形成する。その上に浮遊ゲート１０３
となるポリシリコンを１５０ｎｍ堆積し、ポリシリコン
をＮ＋型とするため、リン（Ｐ）を１×１０15／ｃｍ2
注入し、活性化領域１０６を覆うようにポリシリコンを
パターニングする。
て、シリコン窒化膜を取り除き、その下の酸化膜も取り
除き、さらに、素子分離領域１０７直下及びシリコン基
板１０５表面のＰ型濃度を上げるため、ホウ素（Ｂ）を
３０ｋｅＶと１００ｋｅＶのエネルギーそれぞれ５×１
０12／ｃｍ2注入し、その後、新たに１０ｎｍのトンネ
ル酸化膜１１１を形成する。その上に浮遊ゲート１０３
となるポリシリコンを１５０ｎｍ堆積し、ポリシリコン
をＮ＋型とするため、リン（Ｐ）を１×１０15／ｃｍ2
注入し、活性化領域１０６を覆うようにポリシリコンを
パターニングする。
【００３０】次に、図７に示す製造工程（３）におい
て、このポリシリコン上に５ｎｍの酸化膜を形成し、続
いて、ＳｉＮ膜、ＣＶＤ（Chemical Vapor Depositio
n）酸化膜をそれぞれ８ｎｍ，６ｎｍ堆積する（ＯＮＯ
膜）。次に、ポリシリコンを１５０ｎｍ堆積し、ポリシ
リコンをＮ＋型とするため、リンを５×１０15／ｃｍ2
注入する。次に、ワード線ＷＬとなるパターンをフォト
リソグラフィにより形成し、これをマスクとして２層目
ポリシリコン、ＯＮＯ膜１１４（シリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜の３層膜）、１層目ポリシ
リコンを順次エッチングする。
て、このポリシリコン上に５ｎｍの酸化膜を形成し、続
いて、ＳｉＮ膜、ＣＶＤ（Chemical Vapor Depositio
n）酸化膜をそれぞれ８ｎｍ，６ｎｍ堆積する（ＯＮＯ
膜）。次に、ポリシリコンを１５０ｎｍ堆積し、ポリシ
リコンをＮ＋型とするため、リンを５×１０15／ｃｍ2
注入する。次に、ワード線ＷＬとなるパターンをフォト
リソグラフィにより形成し、これをマスクとして２層目
ポリシリコン、ＯＮＯ膜１１４（シリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜の３層膜）、１層目ポリシ
リコンを順次エッチングする。
【００３１】次に、図８に示す製造工程（４）におい
て、ドレイン側のワード線とワード線間のスペースを覆
うようにフォトレジストパターン１１７を形成し、フォ
トレジストパターンと２層目ポリシリコンをマスクとし
てソース側のＬＯＣＯＳ酸化膜１０７を取り除く。ま
た、図９に示す製造工程（５）において、別の方法とし
てＬＯＣＯＳ酸化膜を形成する際、共通ソース線上に
は、ＬＯＣＯＳ酸化膜を形成しないように選択的に酸化
してもよい。この場合には、共通ソース線とワード線の
位置合わせをとる必要がある。
て、ドレイン側のワード線とワード線間のスペースを覆
うようにフォトレジストパターン１１７を形成し、フォ
トレジストパターンと２層目ポリシリコンをマスクとし
てソース側のＬＯＣＯＳ酸化膜１０７を取り除く。ま
た、図９に示す製造工程（５）において、別の方法とし
てＬＯＣＯＳ酸化膜を形成する際、共通ソース線上に
は、ＬＯＣＯＳ酸化膜を形成しないように選択的に酸化
してもよい。この場合には、共通ソース線とワード線の
位置合わせをとる必要がある。
【００３２】次に、図１０に示す製造工程（６）におい
て、砒素を２０ｋｅＶで５×１０13／ｃｍ2注入し、続
いて、ソース側のワード線とワード線スペースを覆うよ
うにフォトレジストパターン１１７を形成し、フォトレ
ジストパターンをマスクとしてドレイン側のみに砒素を
２０ｋｅＶで３×１０15／ｃｍ2注入する。次に、熱酸
化により１層目ポリシリコンの側壁及び、２層目ポリシ
リコンの側壁と上面、及び活性化領域上に酸化膜を５０
ｎｍ形成し、さらにＣＶＤ酸化膜を２０ｎｍ堆積する。
続いて、側壁部酸化膜１１５を残し、２層目ポリシリコ
ン上及び活性化領域上の酸化膜を取り除くため、異方性
エッチングを行う。
て、砒素を２０ｋｅＶで５×１０13／ｃｍ2注入し、続
いて、ソース側のワード線とワード線スペースを覆うよ
うにフォトレジストパターン１１７を形成し、フォトレ
ジストパターンをマスクとしてドレイン側のみに砒素を
２０ｋｅＶで３×１０15／ｃｍ2注入する。次に、熱酸
化により１層目ポリシリコンの側壁及び、２層目ポリシ
リコンの側壁と上面、及び活性化領域上に酸化膜を５０
ｎｍ形成し、さらにＣＶＤ酸化膜を２０ｎｍ堆積する。
続いて、側壁部酸化膜１１５を残し、２層目ポリシリコ
ン上及び活性化領域上の酸化膜を取り除くため、異方性
エッチングを行う。
【００３３】次に、図１１に示す製造工程（７）におい
て、全面にチタン（Ｔｉ）を５０ｎｍ堆積し、６５０℃
で１分アニールし、シリコンとチタンが接している領域
でチタンとシリコンを反応させチタンシリサイドを形成
する。続いて、硫酸と過酸化水素水の混合液で未反応の
チタンを取り除く。
て、全面にチタン（Ｔｉ）を５０ｎｍ堆積し、６５０℃
で１分アニールし、シリコンとチタンが接している領域
でチタンとシリコンを反応させチタンシリサイドを形成
する。続いて、硫酸と過酸化水素水の混合液で未反応の
チタンを取り除く。
【００３４】次に、図１２に示す製造工程（８）におい
て、ソース拡散層１０９が形成されている側ではＬＯＣ
ＯＳ酸化膜が取り除かれ、共通ソース線１１２の拡散層
が形成され、さらにその上にチタンシリサイドが形成さ
れる。層間絶縁膜１１３としてＣＶＤ酸化膜を１２００
ｎｍ堆積し、ＣＭＰ（ケミカル／メカニカル研磨）によ
り平坦化し、コンタクトホール１０４ａを形成し、配線
を形成する（図２〜図４）。
て、ソース拡散層１０９が形成されている側ではＬＯＣ
ＯＳ酸化膜が取り除かれ、共通ソース線１１２の拡散層
が形成され、さらにその上にチタンシリサイドが形成さ
れる。層間絶縁膜１１３としてＣＶＤ酸化膜を１２００
ｎｍ堆積し、ＣＭＰ（ケミカル／メカニカル研磨）によ
り平坦化し、コンタクトホール１０４ａを形成し、配線
を形成する（図２〜図４）。
【００３５】図１３は本実施例のフラッシュメモリセル
の配線と動作時の動作電圧を示す説明図である。図１３
において、複数のメモリセルＱが、マトリックスに配列
され、各メモリセルＱのドレインｄと接続した複数のビ
ット線ＢＬは縦方向に配線され、各メモリセルＱの制御
ゲートｇと接続した複数のワード線ＷＬは横方向に配線
され、各メモリセルのソースｓと接続した複数の共通ソ
ース線ＳＬがワード線ＷＬと平行に配線されている。
の配線と動作時の動作電圧を示す説明図である。図１３
において、複数のメモリセルＱが、マトリックスに配列
され、各メモリセルＱのドレインｄと接続した複数のビ
ット線ＢＬは縦方向に配線され、各メモリセルＱの制御
ゲートｇと接続した複数のワード線ＷＬは横方向に配線
され、各メモリセルのソースｓと接続した複数の共通ソ
ース線ＳＬがワード線ＷＬと平行に配線されている。
【００３６】次に、本実施例のフラッシュメモリの書き
込み・消去・読み出し動作を説明する。この書き込み動
作は、一般に、ＦＮトンネル書き込み法と呼ばれてお
り、選択されたビット線ＢＬに５Ｖ、選択されたワード
線ＷＬに−１０Ｖ、基板ＳＢと共通ソース線ＳＬに０Ｖ
を供給し、ＦＮトンネル電流により浮遊ゲートからドレ
インへ電子を引き抜くことで行われる。
込み・消去・読み出し動作を説明する。この書き込み動
作は、一般に、ＦＮトンネル書き込み法と呼ばれてお
り、選択されたビット線ＢＬに５Ｖ、選択されたワード
線ＷＬに−１０Ｖ、基板ＳＢと共通ソース線ＳＬに０Ｖ
を供給し、ＦＮトンネル電流により浮遊ゲートからドレ
インへ電子を引き抜くことで行われる。
【００３７】一方、消去動作はソース線ＳＬ及び基板Ｓ
Ｂに−８Ｖ、ビット線ＢＬは開放または−８Ｖ、消去を
行うワード線ＷＬ、全消去の際には、全ワード線に８Ｖ
を供給し、浮遊ゲートに電子を蓄積することで行われ
る。従って、書き込み・消去動作時にはソース側には高
い動作電圧は供給されない構成となっている。
Ｂに−８Ｖ、ビット線ＢＬは開放または−８Ｖ、消去を
行うワード線ＷＬ、全消去の際には、全ワード線に８Ｖ
を供給し、浮遊ゲートに電子を蓄積することで行われ
る。従って、書き込み・消去動作時にはソース側には高
い動作電圧は供給されない構成となっている。
【００３８】また、読み出し動作は従来例と同じで、選
択されたビット線ＢＬに１Ｖ、選択されたワード線ＷＬ
に５Ｖ、基板ＳＢに０Ｖを供給し、選択されたメモリセ
ルのソースに電流が流れるか否かを判定することで行わ
れる。読み出し動作は従来例と同じであるので、高速ラ
ンダムアクセス動作に適しているという利点は無くなら
ない。
択されたビット線ＢＬに１Ｖ、選択されたワード線ＷＬ
に５Ｖ、基板ＳＢに０Ｖを供給し、選択されたメモリセ
ルのソースに電流が流れるか否かを判定することで行わ
れる。読み出し動作は従来例と同じであるので、高速ラ
ンダムアクセス動作に適しているという利点は無くなら
ない。
【００３９】
【発明の効果】本発明によれば、書き込み・消去動作と
してＦＮトンネル電流を用いることで、書き込み・消去
動作時にはソースを使用しないので、ソースの拡散層の
濃度をドレインの拡散層の濃度より低くしてソースの拡
散層の接合が浅くすることができる。これにより、ソー
ス拡散層の濃度を大幅に下げることで拡散長を短くし、
よってチャネル長を小さくできるので、メモリセルの微
細化を可能にするフラッシュメモリを提供することがで
きる。
してＦＮトンネル電流を用いることで、書き込み・消去
動作時にはソースを使用しないので、ソースの拡散層の
濃度をドレインの拡散層の濃度より低くしてソースの拡
散層の接合が浅くすることができる。これにより、ソー
ス拡散層の濃度を大幅に下げることで拡散長を短くし、
よってチャネル長を小さくできるので、メモリセルの微
細化を可能にするフラッシュメモリを提供することがで
きる。
【図１】本実施例のメモリセルアレイのレイアウトを示
す平面図である。
す平面図である。
【図２】図１に示す本実施例のフラッシュメモリのａ−
ａ’断面を示す断面図である。
ａ’断面を示す断面図である。
【図３】図１に示す本実施例のフラッシュメモリのｂ−
ｂ’断面を示す断面図である。
ｂ’断面を示す断面図である。
【図４】図１に示す本実施例のフラッシュメモリのｃ−
ｃ’断面を示す断面図である。
ｃ’断面を示す断面図である。
【図５】図１に示す本実施例のフラッシュメモリの製造
工程（１）におけるｂ−ｂ’断面を示す工程断面図であ
る。
工程（１）におけるｂ−ｂ’断面を示す工程断面図であ
る。
【図６】図１に示す本実施例のフラッシュメモリの製造
工程（２）におけるｂ−ｂ’断面を示す工程断面図であ
る。
工程（２）におけるｂ−ｂ’断面を示す工程断面図であ
る。
【図７】図１に示す本実施例のフラッシュメモリの製造
工程（３）におけるａ−ａ’断面を示す工程断面図であ
る。
工程（３）におけるａ−ａ’断面を示す工程断面図であ
る。
【図８】図１に示す本実施例のフラッシュメモリの製造
工程（４）におけるｄ−ｄ’断面を示す工程断面図であ
る。
工程（４）におけるｄ−ｄ’断面を示す工程断面図であ
る。
【図９】図１に示す本実施例のフラッシュメモリの製造
工程（５）におけるｃ−ｃ’断面を示す工程断面図であ
る。
工程（５）におけるｃ−ｃ’断面を示す工程断面図であ
る。
【図１０】図１に示す本実施例のフラッシュメモリの製
造工程（６）におけるａ−ａ’断面を示す工程断面図で
ある。
造工程（６）におけるａ−ａ’断面を示す工程断面図で
ある。
【図１１】図１に示す本実施例のフラッシュメモリの製
造工程（７）におけるａ−ａ’断面を示す工程断面図で
ある。
造工程（７）におけるａ−ａ’断面を示す工程断面図で
ある。
【図１２】図１に示す本実施例のフラッシュメモリの製
造工程（８）におけるｃ−ｃ’断面を示す工程断面図で
ある。
造工程（８）におけるｃ−ｃ’断面を示す工程断面図で
ある。
【図１３】本実施例のフラッシュメモリセルの配線と動
作時の動作電圧を示す説明図である。
作時の動作電圧を示す説明図である。
【図１４】従来のフラッシュメモリのレイアウトを示す
平面図である。
平面図である。
【図１５】図１４に示す従来のフラッシュメモリのａ−
ａ’断面を示す断面図である。
ａ’断面を示す断面図である。
【図１６】図１４に示す従来のフラッシュメモリのｂ−
ｂ’断面を示す断面図である。
ｂ’断面を示す断面図である。
【図１７】図１４に示す従来のフラッシュメモリのｃ−
ｃ’断面を示す断面図である。
ｃ’断面を示す断面図である。
【図１８】従来のフラッシュメモリセルの配線と動作時
の動作電圧を示す説明図である。
の動作電圧を示す説明図である。
１０１ メタル配線 １０２ 制御ゲート（制御ゲート領域） １０２ａ チタンシリサイド １０３ 浮遊ゲート（浮遊ゲート領域） １０４ コンタクト １０４ａ コンタクトホール １０５ Ｐ型シリコン基板 １０６ 活性化領域 １０７ 素子分離領域（ＬＯＣＯＳ酸化膜） １０８ チャネル領域 １０９ ソース拡散層 １０９ａ チタンシリサイド １１０ ドレイン拡散層 １１０ａ チタンシリサイド １１１ トンネル酸化膜 １１２ 共通ソース線 １１２ａ チタンシリサイド １１３ 層間絶縁膜 １１４ ＯＮＯ膜 １１５ 酸化膜側壁 １１６ マスク １１７ フォトレジスト
Claims (4)
- 【請求項１】 シリコン基板に形成したドレイン及びソ
ースの拡散層と、前記ドレインとソースの拡散上の少な
くとも一部に絶縁層を介して形成された浮遊ゲートと、
この浮遊ゲート上に絶縁層を介して形成された制御ゲー
トとを有する複数のメモリセルがマトリックス状に配列
され、ドレインに正の電圧を加え、制御ゲートに負の電
圧を加え、ＦＮトンネル電流により電子を浮遊ゲートか
らドレインに引き抜くことで書き込み動作を行うメモリ
セルアレイであって、各メモリセルのソースを接続する
共通ソース線がシリコン基板中に形成された拡散層とそ
の上に形成されたシリサイドからなり、かつソース及び
共通ソース線の拡散層の濃度がドレインの拡散層の濃度
に比べ低く設定されていることを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 前記共通ソース線の拡散層とシリサイド
が自己整合的に形成されていることを特徴とする請求項
１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記ソース、共通ソース線及びドレイン
の拡散層は、少なくとも砒素で形成されていることを特
徴とする請求項１又は２記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記シリサイドは、チタンシリサイドで
あることを特徴とする請求項１又は２記載の不揮発性半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228902A JPH1074915A (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置 |
| US08/841,583 US5962890A (en) | 1996-08-29 | 1997-04-30 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228902A JPH1074915A (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074915A true JPH1074915A (ja) | 1998-03-17 |
Family
ID=16883657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228902A Pending JPH1074915A (ja) | 1996-08-29 | 1996-08-29 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5962890A (ja) |
| JP (1) | JPH1074915A (ja) |
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| KR100981530B1 (ko) * | 2008-05-26 | 2010-09-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| US8508994B2 (en) * | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130063A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
-
1996
- 1996-08-29 JP JP8228902A patent/JPH1074915A/ja active Pending
-
1997
- 1997-04-30 US US08/841,583 patent/US5962890A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066111A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 접촉 구조 형성 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5962890A (en) | 1999-10-05 |
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