KR20010066111A - 반도체 소자의 접촉 구조 형성 방법 - Google Patents

반도체 소자의 접촉 구조 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 접촉 구조 형성 방법에 관한 것으로서, 반도체 기판 위에 STI와 게이트 산화막, 고접 게이트 전극과 절연막, 제어 게이트 전극이 차례로 형성되어 있고, 그 측벽에 게이트 측벽 스페이서가 형성되어 있으며, 게이트 측벽 스페이서와 STI 사이의 반도체 기판에는 LDD 영역과 소스 및 드레인 영역이 형성되어 있다. 이와 같이 형성되어 있는 제어 게이트 전극의 상부에 감광막 패턴을 형성하고 질소 이온을 주입한다. 이어, Ti를 스퍼터링하고 열처리하여 실리사이드막을 형성한다. 다음, 남아있는 Ti를 제거하고 더 높은 온도에서 열처리한다. 다음, TEOS막 및 BPSG막을 증착하고 평탄화한다. 다음, 감광막을 도포하고 패터닝한 후, BPSG막과 TEOS막을 건식 식각하여 제어 게이트 전극 상부의 실리사이드막, 그리고 소스 및 드레인 영역 상부의 실리사이드막을 드러내는 접촉구를 형성한다. 본 발명에서는 소스 및 드레인 영역에 질소 이온을 주입하여 제어 게이트 전극 상부의 실리사이드막이 소스 및 드레인 영역 상부의 실리사이드막보다 두껍게 형성되도록 함으로써, 접촉구 형성 후 제어 게이트 전극 상부에 일정 두께의 실리사이드막이 남게 된다. 따라서, 접촉 저항이 증가하는 것을 방지할 수 있다.

Description

반도체 소자의 접촉 구조 형성 방법{a manufacturing method of a contact structure of a semiconductor device}
본 발명은 반도체 소자의 접촉 구조 형성 방법에 관한 것이다.
최근 반도체 회로에서는 그 크기가 더욱 감소됨에 따라, 집적 회로에서의 배선을 다층화하고 이 배선들을 접촉구를 통해 연결하는 다층 배선 방법이 주로 사용되고 있다.
매입형 플래시 메모리(embedded flash memory) 반도체 소자에는 플래시 메모리 부분과 논리 회로(logic circuit) 부분이 존재하며, 플래시 메모리 부분은 이중 게이트 전극으로 이루어지고 논리 회로 부분은 단일 게이트 전극으로 이루어지는데, 플래시 메모리 부분에서는 이중 게이트 전극에 의한 단차로 인해 접촉구 형성과정에서 게이트 전극 상부의 실리사이드막이 유실될 수 있다.
첨부한 도면을 참조하여 종래 기술에 따른 접촉구 형성 방법에 대해 설명한다.
도 1a에 도시한 바와 같이, 규소 기판(1) 위에 산화막으로 채워진 소자 분리 영역 STI(shallow trench isolation)(2)를 형성한 다음, 게이트 산화막(31)과 고접(floating) 게이트 전극(3)을 형성한다. 이어, 고접 게이트 전극(3) 상부에 절연막(41)을 형성하고 그 위에 제어(control) 게이트 전극(4)을 형성한다. 다음, LDD(lightly doped drain) 영역을 형성하고, 게이트 측벽 스페이서(5)를 형성한 후 이온을 주입하여 소스 및 드레인 영역(6)을 형성한다.
다음, 도 1b에 도시한 바와 같이 Ti를 스퍼터링하고 급속 열처리 과정(RTP : rapid thermal processing)을 이용하여 실리사이드막(71, 72)을 형성한 후, 남아 있는 Ti를 제거한다. 다음, 더 높은 온도에서 열처리하여 실리사이드막(71, 72)의 저항이 낮아지게 한다.
다음, 도 1c에 도시한 바와 같이 층간 절연막으로 TEOS(tetraethyl orthosilicate)막(8)과 BPSG(borophosphosilicate)막(9)을 증착한 후 CMP(chemical mechanical polishing)를 실시하여 BPSG막(9)을 평탄화한다. 이어, 감광막(200)을 도포하고 패터닝한 후, 감광막(200)을 마스크로 BPSG막(9) 및 TEOS막(8)을 건식 식각하여 제어 게이트 전극(4) 상부의 실리사이드막(71)과 소스/드레인 영역(6) 상부의 실리사이막(72)을 드러내는 접촉구(91, 92)를 형성한다.
그런데, 여기서 이중 게이트 전극(3, 4)과 소스/드레인 영역(6)의 단차로 인해 평탄화 후 제어 게이트 전극(4) 위의 층간 절연막(8, 9)은 두께가 얇고 소스/드레인 영역(6) 상부의 층간 절연막(8, 9)은 두께가 두껍게 된다. 따라서, 접촉구(91, 92)를 형성하기 위해 층간 절연막(8, 9)을 식각할 때, 제어 게이트 전극(6) 상부의 층간 절연막(8, 9)이 먼저 식각되어 그 하부의 실리사이드막(71)이 드러나고 이 막(71)은 소스/드레인 영역(6)의 층간 절연막(8, 9)을 다 식각할 때까지 식각 기체에 노출되므로 유실되는 문제가 발생한다. 따라서, 접촉 저항이 증가한다.
실리사이드막(71)의 유실을 방지하기 위해 BPSG막(9)을 두껍게 형성할 수도 있으나, 이때에는 소스/드레인 영역(6)에 접촉구(91, 92)를 형성하기 위해 식각해야 할 층간 절연막(8, 9)의 두께가 두꺼워지므로 대량의 폴리머가 형성되고 이에 따라 더 이상 식각되지 않을 수도 있다.
또한, 실리사이드막(71, 72)을 형성할 때 Ti가 활성 영역 내로 깊이 확산되어 누설 전류가 발생할 수 있다.
본 발명의 과제는 접촉구에서의 접촉 저항을 최소화하는 데 있다.
본 발명의 다른 과제는 누설 전류의 발생을 방지하는 데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 접촉구 형성 과정을 나타낸 단면도이고,
도 2 내지 도 4는 본 발명에 따른 접촉 구조 형성 방법을 공정 순서에 따라 나타낸 단면도이다.
이러한 과제를 해결하기 위해 본 발명에서는 소스 및 드레인 영역에 질소 이온을 주입하고 실리사이드막을 형성한다.
본 발명에서는 소스 및 드레인 영역이 형성되어 있고 소스 및 드레인 영역사이에 위치하는 게이트 산화막과 제1 게이트 전극이 상부에 형성되어 있는 반도체 기판의 소스 및 드레인 영역에 질소 이온을 주입한다. 다음, 금속막을 증착하고 열처리하여 제1 게이트 전극과 소스 및 드레인 영역 상부에 실리사이드막을 형성한 후, 금속막을 제거한다.
이때, 질소 이온이 주입되는 깊이는 150Å 이하인 것이 좋다.
본 발명의 실리사이드막에서 제1 게이트 전극 위 부분의 두께는 소스 및 드레인 영역 위 부분의 두께보다 더 두꺼운 것이 좋으며, 소스 및 드레인 영역 위 부분의 두께는 200 내지 500Å으로 할 수 있다.
한편, 게이트 산화막과 제1 게이트 전극 사이에 제2 게이트 전극과 절연층을 차례로 형성하는 단계를 더 포함할 수 있다.
또한 본 발명에서는 절연막을 증착하고 평탄화하는 단계, 절연막 상부에 감광막을 도포하고 패터닝한 후 절연막을 식각하여 실리사이드막을 각각 드러내는 제1 및 제2 접촉구를 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명에서는 소스 및 드레인 영역에 질소 이온을 주입하여 금속이 질소 이온과 반응하므로 제1 게이트 전극 상부의 실리사이드막이 소스 및 드레인 영역 상부의 실리사이드막보다 두껍게 형성된다. 이에 따라 접촉구 형성시 단차에 의해 제1 게이트 전극 상부의 실리사이드막이 제거되더라도 일부는 남게 되므로 접촉 저항이 증가되는 것을 막을 수 있다. 또한 질소 이온에 의해 소스 및 드레인 영역 내로 금속이 깊이 확산되지 못하므로 누설 전류의 발생을 방지할 수 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 접촉 구조 형성 방법에 대하여 상세하게 설명한다.
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 접촉 구조 형성 방법을 공정 순서에 따라 나타낸 단면도이다.
먼저, 도 2에 도시한 바와 같이, 규소 기판(11)에 산화막으로 채워진 소자 분리 영역 STI(12)가 형성되어 있고, STI(12) 사이에 게이트 산화막(131)과 다결정 규소로 이루어진 고접 게이트 전극(13), 그 상부에 축전기 역할을 하며 산화막/질화막/산화막(ONO : oxide-nitride-oxide)의 삼중층으로 이루어진 절연층(141), 그리고 제어 게이트 전극(14)이 형성되어 있다. 그 옆에는 게이트 측벽 스페이서(15)가 형성되어 있고 기판(11)에는 저농도로 이온이 주입되어 있는 LDD 영역과 고농도로 이온이 주입되어 있는 소스 및 드레인 영역(16)이 형성되어 있다.
이어, 도 2에 도시한 바와 같이 제어 게이트 전극(14) 상부에 감광막(210)을 형성한 다음, 이온 주입 방법으로 활성 지역에 질소 이온(N+)을 주입하는데, 소스 및 드레인 영역(16)의 저항이 증가하지 않도록 저농도로 주입하며 주입되는 깊이는 150Å 이내가 되도록 한다. 이때, 감광막(210)은 바크(BARC : bottom antireflective coating) 감광막으로 형성할 수도 있으며, 제어 게이트 전극(14) 전체에 형성하지 않고 이후 접촉구(191)가 형성될 부분에만 형성할 수도 있다.
다음, 감광막(210)을 제거한다.
다음, 도 3에 도시한 바와 같이 오믹 접촉(ohmic contact)을 형성하기 위해Ti를 스퍼터링하고, 급속 열처리 과정을 이용하여 실리사이드막(171, 172)을 형성한 다음, 실리사이드화되지 않은 Ti를 제거한다. 이어, 실리사이드막(171, 172)을 더 높은 온도에서 열처리하여 저항이 낮은 C54상을 형성한다. 이때, 소스 및 드레인 영역(16)에는 질소 이온이 주입되어 있어 열처리 과정에서 Ti가 도핑된 질소 이온과 반응하므로 소스/드레인 영역(16) 내로 깊이 확산되지 못하고 200~500Å 정도의 두께를 가지는 얇은 실리사이드막(172)이 형성된다. 따라서, 누설 전류 발생을 방지할 수 있다. 반면에, 제어 게이트 전극(14) 위의 Ti는 상대적으로 확산 속도가 빠르므로 더 깊이 확산되어 1,000Å 두께 이상의 두꺼운 실리사이드막(171)을 형성한다.
다음, 도 4에 도시한 바와 같이, TEOS막(18)을 1,000Å 정도의 두께로 증착하고, 낮은 유전 상수(dielectric coefficient) k를 가지는 물질이나 BPSG막(19)을 증착한 후 CMP를 실시하여 소스/드레인 영역(16) 상부의 BPSG막(19) 두께가 6,000 내지 9,000Å이 되도록 평탄화한다. 이어, 감광막(220)을 도포하고 패터닝한 후, 감광막(220)을 마스크로 BPSG막(19) 및 TEOS막(18)을 건식 식각하여, 제어 게이트 전극(14) 상부의 실리사이드막(171)과 소스 및 드레인 영역(16) 상부의 실리사이드막(172)을 각각 드러내는 접촉구(191, 192)를 형성한다.
이때, 제어 게이트 전극(14) 상부의 실리사이드막(171)이 소스/드레인 영역(16) 상부의 실리사이드막(172)보다 두꺼우므로 단차에 의해 제어 게이트 전극(14) 상부의 실리사이드막(171)이 제거되더라도 일부는 남게 되어 실리사이드막(171)의 유실에 따른 접촉 저항의 증가를 방지할 수 있다.
또한, BPSG막(9)의 두께를 두껍게 할 필요가 없으므로 폴리머가 과다하게 생성되어 식각이 방해되는 문제가 발생하지 않는다.
이와 같이 본 발명에 따른 반도체 소자의 접촉 구조 형성 방법에서는 소스 및 드레인 영역에 질소 이온을 주입하여 소스 및 드레인 영역 상부의 실리사이드막 두께를 게이트 전극 상부의 실리사이드막 두께보다 얇게 함으로써, 접촉구 형성 후 남은 실리사이드막의 두께가 일정하게 되도록 한다. 또한, Ti가 소스 및 드레인 영역 내로 확산되는 것이 제어되므로 누설 전류의 발생을 방지할 수 있다.

Claims (6)

  1. 소스 및 드레인 영역이 형성되어 있고 상기 소스 및 드레인 영역 사이에 위치하는 게이트 산화막과 제1 게이트 전극이 상부에 형성되어 있는 반도체 기판의 상기 소스 및 드레인 영역에 질소 이온을 주입하는 단계,
    금속막을 증착하는 단계,
    상기 금속막을 열처리하여 상기 제1 게이트 전극과 상기 소스 및 드레인 영역 위에 실리사이드막을 형성하는 단계,
    상기 금속막을 제거하는 단계
    를 포함하는 반도체 소자의 접촉 구조 형성 방법.
  2. 제1항에서,
    상기 질소 이온이 주입되는 깊이는 150Å 이하인 반도체 소자의 접촉 구조 형성 방법.
  3. 제1항에서,
    상기 실리사이드막에서 상기 제1 게이트 전극 위 부분의 두께는 상기 소스 및 드레인 영역 위 부분의 두께보다 더 두꺼운 반도체 소자의 접촉 구조 형성 방법.
  4. 제3항에서,
    상기 실리사이드막에서 상기 소스 및 드레인 영역 위 부분의 두께는 200 내지 500Å인 반도체 소자의 접촉 구조 형성 방법.
  5. 제1항에서,
    상기 게이트 산화막과 상기 제1 게이트 전극 사이에 제2 게이트 전극과 절연층을 차례로 형성하는 단계를 더 포함하는 반도체 소자의 접촉 구조 형성 방법.
  6. 제1항에서,
    절연막을 증착하고 평탄화하는 단계,
    상기 절연막 상부에 감광막을 도포하고 패터닝한 후 상기 절연막을 식각하여 상기 실리사이드막을 각각 드러내는 제1 및 제2 접촉구를 형성하는 단계
    를 더 포함하는 반도체 소자의 접촉 구조 형성 방법.
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