KR100475727B1 - 저콘택저항을가지는반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 저 콘택저항을 가지는 반도체 장치의 제조 방법에 관한 것으로서, 특히 사진 및 식각 공정을 이용하여 반도체 기판의 층간 절연막에 콘택홀을 형성한 후에 상기 결과물에 콘택저항을 낮추기 위한 도전형 불순물을 이온 주입하는 것을 특징으로 한다. 따라서, 본 발명은 배리어 금속 형성 전 내지 후에 저농도의 도전형 불순물을 이온 주입하여 실리사이드층 밖으로 확산되는 도펀트들을 보충하므로서 안정된 콘택저항과 도펀트 분포를 확보할 수 있다.

Description

저 콘택저항을 가지는 반도체 장치의 제조방법
본 발명은 반도체 장치의 콘택 제조 방법에 관한 것으로서, 특히 반도체 장치의 콘택저항을 감소시켜 디바이스 수행능력을 향상시키는 저 콘택저항을 가지는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 배선 공정의 중요성도 동시에 높아지고 있다. 일반적으로 다층 배선을 위해서는 IMD(inter metal dieletric), ILD(inter layer dieletric) 및 PMD(poly metal dieletric)의 평탄화가 요구된다. 이에 따라 현재 반도체 소자의 평탄화 공정은 CMP(chmecal mechanical polishing) 방법을 주로 사용하고 있는데 이러한 평탄화 공정을 수행하기 위해서는 필수적으로 층간 절연막의 두께를 증가시켜야만 한다. 그러나, 층간 절연막의 두께가 증가될수록 콘택 크기도 감소되어 콘택의 종횡비(aspect ratio)를 증가시킨다. 이 때문에 정상적인 알루미늄 스퍼트 내지 알루미늄 플로우 공정으로는 안정된 콘택을 제조하기 어려우므로 미세 콘택에 안정된 텅스텐 플러그 공정으로 대체되고 있다.
도 1a 내지 도 1d 는 종래의 반도체 장치의 콘택 제조 공정을 순서적으로 나타낸 단면도들로서, 이를 참조하면 다음과 같다.
도 1a와 같이 반도체 기판(10)에 소자간 분리를 위한 필드 산화막(12)을 형성하고, 이어서 상기 필드 산화막(12) 사이의 반도체 기판(10) 상부에 게이트 전극(14)과 상기 필드 산화막(12) 상부에 레지스트 전극(16)을 형성하고, 상기 게이트 전극(14)을 마스크로 하여 도전형 불순물이 이온 주입된 소스/드레인 영역(18)을 형성한다. 이어서, 상기 결과물 상부면에 층간 절연막(20)을 형성한 후에 콘택 마스크 및 식각 공정을 이용하여 상기 층간 절연막(20)을 식각한다. 이로 인해 상기 층간 절연막(20)의 상부면부터 상기 레지스트 전극(16) 및 소스/드레인 영역(18) 상부면까지 이어지는 콘택홀(22)이 형성된다.
이어서, 도 1b와 같이 상기 결과물에 스퍼터 방법으로 티타늄(Ti)층 또는 질화 티타늄(TiN)층 등과 같은 금속층을 증착한 후에 열처리 공정을 실시하여 티타늄 실리사이드층과 같은 금속 실리사이드층으로서 배리어 금속층(24)을 상기 레지스트 전극(16) 및 소스/드레인 영역(18) 상부면에 오믹 콘택되도록 한다.
그 다음 도 1c와 같이 상기 콘택홀(22)내에 화학 기상증착법으로 텅스텐층(26)을 증착한 후에 CMP 방법을 이용하여 불필요한 텅스텐(26)과 배리어 금속층(24)을 식각해서 상기 결과물의 상부면을 평탄화한다.
이후, 도 1d와 같이 상기 결과물 상부에 Ti/Al:Cu:Si 등을 순차적으로 증착한 후에 금속 전극 마스크 및 식각 공정을 이용하여 상기 콘택홀(22)의 상부 영역에 금속 전극(28)을 형성한다.
상기와 같은 제조 공정에 따른 반도체 장치는 텅스텐 플러그 공정을 실시할 경우 텅스텐이 알루미늄보다 비저항값이 5～10배 정도 높기 때문에 반도체 장치의 콘택저항이 높아지게 된다.
또한, 상기 실리콘 기판(10)이 n형 불순물로 도핑되어 있을 경우, 상기 층간 절연막(20)이 싱기 n형 불순물을 확산시키지 못하기 때문에 상기 n형 불순물들이 상기 반도체 기판(10)과 층간 절연막(20) 표면에 채워져 있어 후속의 배리어 금속층(24) 형성 시 상기 레지스트 전극(16) 및 소스/드레인 영역(18) 상부면에 오믹 콘택되어 자연적으로 형성되는 금속 실리사이드층인 상기 배리어 금속층(24) 내로 확산되는 도전형 불순물을 충분하게 공급하므로 상기 도펀트의 농도 감소는 크게 변함이 없다. 그러나, 상기 반도체 기판(10)이 p형 불순물로 도핑되어 있을 경우, p형 불순물들이 상기 층간 절연막(20)으로 일부 확산되여 손실되어 상기 반도체 기판(10)과 층간 절연막(20) 사이에서 비워져 있기 때문에 후속 배리어 금속층(24) 형성 시, 상기 금속 실리사이드층인 상기 배리어 금속층(24)으로 더 많은 양의 상기 p형 불순물들이 확산되므로 상기 콘택홀(22) 내의 상기 p형 불순물의 농도가 적어져서 결국, 콘택저항이 높아지게 된다.
이를 해결하기 위해 배리어 금속층(24)의 종류를 최대한 활용하거나 열처리 조건 및 콘택의 프로파일을 개선하고 있지만 상기와 같은 해결 방안에도 불구하고 콘택의 크기가 감소됨에 따라 전류 경로가 좁아져 텅스텐 플러그의 비저항을 증가시키기 때문에 디바이스의 수행능력을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 불순물층에서 배리어 금속층으로 확산되어 손실되는 도전형 불순물을 보충하고 콘택저항을 감소시켜 디바이스의 수행 능력을 증가 또는 극대화 할 수 있는 저 콘택저항을 가지는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 형성된 불순물층과 전기적으로 연결되는 도전층이 폴리실리콘 콘택에 비해 낮은 콘택저항을 가지도록 하기 위한 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 불순물층 상부에 층간 절연막을 형성하는 단계; 사진 및 식각 공정으로 상기 층간 절연막을 제거하여 상기 불순물층이 선택적으로 노출되도록 하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 불순물층에 전기적으로 연결되는 상기 도전층을 금속 실리사이드 층으로 형성할 경우, 상기 불순물층에서 상기 금속 실리사이드층으로 확산되는 도전성 불순물의 손실을 보충하기 위해 상기 불순물층에 저농도의 도전형 불순물을 이온 주입하는 단계를 상기 금속 실리사이드층의 형성 공정 이전에 가짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2a 내지 도 2e 는 본 발명에 따른 저 콘택저항을 가지는 반도체 장치를 형성하기 위한 일 실시예의 제조 공정을 설명하기 위한 단면도들이다.
우선, 도 2a와 같이 n형 실리콘 기판(100)에 소자간 분리를 위한 필드 산화막(102)을 형성하고, 이어서 상기 필드 산화막(102) 사이의 반도체 기판(100) 상부에 게이트 전극(104)과 상기 필드 산화막(102) 상부에 레지스트(106)를 형성한다. 이어서 상기 게이트 전극(104)을 마스크로 하여 p+ 형 불순물을 이온 주입하여 소스/드레인 영역(예컨대, 불순물층, 108)을 형성한다. 이어서 상기 게이트 전극(104)과 금속을 분리시키기 위해 ILD 공정을 진행하여 상기 결과물의 상부면에 층간 절연막(110)을 형성다. 이때, 상기 층간 절연막(110)은 USG, BPSG 내지 HTO 등으로 형성된다. 이후, 상기 층간 절연막(110)에 의해 소스/드레인 영역(108)이 선택적으로 노출되도록 하기 위해 상기 결과물에 콘택 마스크를 이용하고 건식 식각 공정을 실시해서 상기 층간 절연막(110)의 상부면부터 상기 레지스트(106) 및 소스/드레인 여역(108)의 상부면까지 이어지는 콘택홀(112)을 형성한다.
그 다음 도 2b와 같이 상기 결과물 전면에 p형 불순물인 BF2를 1E12～1E15 atoms/cm2 정도로 이온 주입한다. 이에 따라 상기 콘택홀(112) 면에 BF2가 주입되면 후속에서 상기 콘택홀(112)을 통해 상기 소스/드레인 영역(108)과 전기적으로 연결되는 티타늄 실리사이드층과 같은 금속 실리사이드층으로 배리어 금속층(예를 들어, 도전층이라 칭함, 114)을 형성할 경우, 상기 반도체 기판(100)의 소스/드레인 영역(108)에서 상기 금속 실리사이드층인 상기 배리어 금속층(118)으로 확산되는 부족한 도전성 불순물을 보충해 줄 수 있다.
도 2c와 같이 상기 결과물 상부면에 스퍼터 방법으로 티타늄(Ti)막과 같은 금속층을 증착한 후에 열처리 공정을 실시해서 금속 실리사이드층으로 배리어 금속층을(114)을 상기 레지스트(106) 및 소스/드레인 영역(108)의 상부면에 오믹콘택되도록 한다.
그 다음 도 2d와 같이 상기 결과물 상부면에 화학 기상증착법으로 텅스텐층(예컨대, 콘택 플러그, 116)을 증착한 후에 CMP 방법을 이용하여 불필요한 텅스텐층(116) 및 배리어 금속층(114)을 제거하여 상기 결과물의 상부면을 평탄화한다.
이후, 도 2e와 같이 상기 결과물 상부에 Ti/Al:Cu:Si 등을 순차적으로 증착한 후에 금속 전극 마스크 및 식각 공정을 이용하여 상기 콘택홀(112)의 상부 영역에 금속 전극(118)을 형성한다.
상기와 같은 제조 공정에 따른 본 발명은 배리어 금속층(114) 형성 전에 저농도의 도전형 불순물을 상기 콘택홀(112)에 의해 선택적으로 노출된 상기 소스/드레인 영역(108)에 이온 주입하여, 상기 레지스트(106) 및 소스/드레인 영역(108)의 상부면에 형성되는 금속 실리사이드층인 상기 배리어 금속층(114)으로 확산되어 손실되는 도전형 불순물들를 보충함으로서, 상기 배리어 금속층(114)과 소스/드레인 영역이 접촉되는 부위에서의 도전형 불순물의 농도가 증가되어 콘택저항을 감소시킨다. 이때, 저농도 n형 불순물이 주입된 접합층의 콘택저항의 변화를 우려할 수 있으나 이온 주입되는 p형 불순물을 위한 열처리 공정을 하지 않기 때문에 후속 처리시 온도가 낮아 도전형 불순물로서의 역할을 제대로 하지 못하므로 콘택저항의 변화에 큰 영향을 끼치지 않게 된다. 그러나, 많은 양의 이온 주입은 콘택저항에 변화를 가져오므로서 적정한 양을 주입해야만 한다.
도 3은 종래와 본 발명의 제조 방법에 따른 콘택저항의 비교 그래프로서, 종래에는 CDF(%)의 증가에 따라 콘택저항이 증가되었으나 본 발명에서는 콘택저항이 일정하게 되므로 결국, 본 발명에 따른 제조 방법에 의해 콘택저항의 특성이 양호해지는 것을 알 수 있다.
본 발명은 금속 실리사이드층의 배리어 금속 형성 전에 저농도의 도전형 불순물을 이온 주입하여 금속 실리사이드층으로 확산되어 손실되는 도전형 불순물들을 보충하므로서 안정된 콘택저항과 도전형 불순물의 분포를 확보할 수 있어 디바이스의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1d 는 종래 반도체 장치의 콘택 제조 공정에 따른 단면도들.
도 2a 내지 도 2e 는 본 발명에 따른 저 콘택저항을 가지는 반도체 장치의 제조 방법을 설명하기 위한 단면도들.
도 3은 종래와 본 발명의 제조 방법에 따른 콘택저항의 비교 그래프.
*도면의 주요 부분에 대한 부호의 설명*
100: 반도체 기판 102: 필드 산화막
104: 게이트 전극 106: 레지스트 전극
108: 소스/드레인 영역 110: 층간 절연막
112: 콘택홀 114: 배리어 금속층
116: 텅스텐층 118: 금속 전극

Claims (2)

  1. 반도체 기판에 형성된 불순물층과 전기적으로 연결되는 도전층이 폴리실리콘 콘택에 비해 낮은 콘택저항을 가지도록 하기 위한 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판의 불순물층 상부에 층간 절연막을 형성하는 단계;
    사진 및 식각 공정으로 상기 층간 절연막을 제거하여 상기 불순물층이 선택적으로 노출되도록 하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 불순물층에 전기적으로 연결되는 상기 도전층을 금속 실리사이드층으로 형성할 경우, 상기 불순물층에서 상기 금속 실리사이드층으로 확산되는 도전성 불순물의 손실을 보충하기 위해 상기 불순물층에 저농도의 도전형 불순물을 이온 주입하는 단계를 상기 금속 실리사이드층의 형성 공정 이전에 가짐을 특징으로 하는 저 콘택저항을 가지는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 도전형 불순물은 BF2가 사용될 경우, 상기 BF2는 IE12～5E15atoms/cm2정도로 이온주입 함을 특징으로 하는 저 콘택저항을 가지는 반도체 장치의 제조 방법.
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