KR20000047841A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

전계 효과 트랜지스터는 하부 게이트 전극, 상부 게이트 전극, 제 1, 제 2, 및 제 3 배리어막 및 소스와 드레인을 포함한다. 게이트 절연막을 통해 실리콘으로 실리콘 기판 상에 하부 게이트 전극을 형성한다. 하부 게이트 전극보다 위에 구리로 상부 게이트 전극을 형성한다. 제 1 배리어막은 하부 게이트 전극에 채널 부분을 구동하기에 충분한 전류를 공급할 수 있는 도전성을 가지고, 하부 게이트 전극의 상부 표면을 덮어 구리의 확산을 막는다. 제 2 배리어막은 제 1 배리어막과 접촉되어 있는 하부단을 가지며, 상부 게이트 전극의 측면을 덮어 구리의 확산을 막는다. 제 3 배리어막은 제 2 배리어막과 접촉되어 있는 단부을 가지며, 상부 게이트 전극의 상부 표면을 덮어 구리의 확산을 막는다.하부 게이트 전극 아래의 영역을 샌드위치하도록 소스 및 드레인을 실리콘 기판 내에 형성한다. 트랜지스터를 제조하는 방법도 또한 개시된다.

Description

전계 효과 트랜지스터 및 그 제조 방법{Field Effect Transistor and Method of Manufacturing the Same}
본 발명은 실리콘과 구리의 다층 구조를 게이트 전극으로 갖는 전계 효과 트랜지스터 및 상기 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
근년에, 그 성능 및 집적도를 높이기 위하여, LSI 의 최소 배선폭을 더욱 축소하려는 연구가 행해져 왔다. 최소 배선폭에 대한 그러한 축소의 경우, 고성능을 달성하려면 전계 효과 트랜지스터의 게이트 전극 저항을 감소시켜야 한다. 이러한 목적을 위하여, 게이트 전극으로 금속과 폴리실리콘의 2 층 구조 사용을 조사해 왔다.
낮은 전기 저항 및 금이나 은의 구조보다 더 나은 가동성 즉 화학적 안정성때문에, 폴리실리콘과 구리의 2 층 구조를 갖는 게이트 전극이 제안되어 왔다.
종래의 전계 효과 트랜지스터가 기술된다. 도 6 에 도시된 대로, 우선, 게이트 절연막 (1402) 을 통해 실리콘 기판 (1401) 상에 폴리실리콘의 하부 게이트 전극 (1403) 을 형성한다. 예를 들어, 질화 티타늄의 배리어막 (1404) 을 통해 하부 게이트 전극 (1403) 상에 구리의 상부 게이트 전극 (1405) 을 형성한다. 상부 게이트 전극 (1405) 상에, 예를 들어, 질화 티타늄의 배리어막 (1406) 을 형성한다. 하부 게이트 전극 (1403) 및 상부 게이트 전극 (1405) 이 트랜지스터의 게이트 전극을 형성한다.
게이트 전극의 측면이 덮이도록 실리콘 산화물의 측벽 (1407) 을 형성한다. 측벽 (1407) 하부의 실리콘 기판 (1401) 내에 저농도로 도프된 불순물 영역 (1408) 을 형성한다. 실리콘 기판 (1401) 은 저농도로 도프된 불순물 영역 (1408) 을 샌드위치하는 소스 (1409) 및 드레인 (1410) 을 가진다.
저농도로 도프된 불순물 영역 (1408) , 소스 (1409), 드레인 (1410) 및 게이트 절연막 (1402) 을 구비한 게이트 전극이 LDD 구조를 갖는 전계 효과 트랜지스터를 형성하며, 상기 게이트 전극은 하부 게이트 전극 (1403) 및 상부 게이트 전극 (1405) 으로 구성된다. 이 LDD 구조가 단일 채널 효과를 억제한다.
실리콘 산화물의 층간 절연막 (1411) 으로 트랜지스터를 덮는다. 층간 절연막 (1411) 상에 형성된, 예를 들어, 알루미늄으로 게이트 전극 상호 접속 (1412) 및 소스 전극 상호 접속 (1413) 을 형성한다. 게이트 전극 상호 접속 (1412) 은 층간 절연막 (1411) 내에 형성된 관통공 내의 플러그 (1414) 에 의해 배리어막 (1406) 을 통해 상부 게이트 전극 (1405) 에 연결된다. 텅스텐으로 플러그 (1414) 를 형성한다. 플러그 (1414) 의 측면 및 저면 상에, 예를 들어, 질화 티타늄의 배리어막 (1414a) 을 형성한다.
소스 전극 상호 접속 (1413) 은 층간 절연막 (1411) 내에 형성된 컨택홀 내의 플러그 (1415) 에 의해 소스 (1409) 에 연결된다. 플러그 (1415) 역시 텅스텐으로 형성된다. 플러그 (1415) 의 측면 및 저면 상에, 예를 들어, 질화 티타늄의 배리어막 (1415a) 을 형성한다.
게이트 전극 상호 접속 (1412) 및 소스 전극 상호 접속 (1413) 상에, 예를 들어, 질화 티타늄의 배리어막 (1412a 및 1413a) 을 각각 형성한다. 게이트 전극 상호 접속 (1412) 및 소스 전극 상호 접속 (1413) 과 같은 상호 접속들을 덮도록 층간 절연막 (1411) 상에 보호 절연막 (1416) 을 형성한다.
상술한 대로, 저항을 저감하기 위하여 게이트 전극이 폴리실리콘과 구리의 2 층 구조를 가질 경우, 구리의 상부 전극 (1405) 은 하부의 폴리실리콘층 또는 구리로 형성된 상부의 금속 상호 접속으로의 구리 확산을 억제하기 위하여 하부 및 상부 표면에 배리어막 (1404 및 1406) 을 갖는다.
그러나, 구리는 실리콘 산화물막 내로 확산하며, 따라서 도 6 에서 화살표로 지시된 것처럼, 실리콘 산화물으로 형성된 측벽 (1407) 및 층간 절연막 (1411) 을 통해 확산하게 된다. 구리가 실리콘 기판 (1401) 으로 확산할 경우, 접합 누설전류가 발생하여, 트랜지스터의 ON 전류가 감소하거나, 또는 임계값이 변한다. 구리가 상부의 상호 접속층으로 확산할 경우, 상호 접속 사이에 누설전류가 발생한다.
따라서 본 발명의 주요한 목적은 트랜지스터의 특성을 열화시키지 않으면서 전계 효과 트랜지스터의 게이트 전극으로 구리를 사용할 수 있게 하는 것이다.
상기의 목적을 이루기 위하여, 본 발명에 따르면, 게이트 절연막을 통해 실리콘 기판 상에 실리콘으로 형성된 하부 게이트 전극, 상기 하부 게이트 전극보다 위에 구리로 형성된 상부 게이트 전극, 채널 부분을 구동하기에 충분한 전류를 하부 게이트 전극에 제공할 수 있는 도전성을 가지며 상부 게이트 전극의 하부 표면을 덮어 구리의 확산을 막도록 형성된 제 1 배리어막, 제 1 배리어막과 접촉되어 있는 하부 단을 가지며 상부 게이트 전극의 측면을 덮어 구리의 확산을 막도록 형성된 제 2 배리어막, 제 2 배리어막과 접촉되어 있는 단부를 가지며 상부 게이트 전극의 상부 표면을 덮어 구리의 확산을 막도록 형성된 제 3 배리어막 및 하부 게이트 전극 아래의 영역을 샌드위치하도록 형성된 실리콘 기판 내의 소스와 드레인을 구비한 전계 효과 트랜지스터가 제공된다.
도 1 은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 도시하는 부분도;
도 2a 내지 2r 은 제 1 실시예에 따른 상기 전계 효과 트랜지스터의 제조 방법을 나타내는 부분도;
도 3a 내지 3q 는 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 부분도;
도 4a 내지 4i 는 본 발명의 상기 전계 효과 트랜지스터를 제조하는 다른 방법을 나타내는 부분도;
도 5a 내지 5k 는 본 발명의 상기 전계 효과 트랜지스터를 제조하는 또 다른 방법을 나타내는 부분도; 및
도 6 은 전계 효과 트랜지스터의 종래 구조를 나타내는 부분도이다.
우선 본 발명의 제 1 실시예가 기술된다.
도 1 은 제 1 실시예에 따른 전계 효과 트랜지스터의 구조를 나타낸다. 제 1 실시예의 전계 효과 트랜지스터에서, 우선, 게이트 절연막 (102) 을 통해 실리콘 기판 (101) 상에 폴리실리콘의 하부 게이트 전극 (103) 을 형성한다. 하부 게이트 전극 (103) 상에 구리의 상부 게이트 전극 (104) 을 형성한다. 상부 게이트 전극 (104) 의 상부 및 측면을 덮도록 질화 탄탈륨의 배리어막 (제 1 및 제 2 배리어막 ; 105) 을 형성한다. 상부 게이트 전극 (104) 의 상부 표면을 덮도록 배리어막 (제 3 배리어막 ; 106) 을 형성한다. 상부 게이트 전극 (104) 은 배리어막 (105 및 106) 으로 덮인 원통 구조를 갖는다. 하부 게이트 전극 (103) 및 상부 게이트 전극 (104) 이 트랜지스터의 게이트 전극을 형성한다.
상기 게이트 전극의 측면을 덮도록 실리콘 산화물의 측벽 (107) 을 형성한다. 측벽 (107) 하부의 실리콘 기판 내에 저농도로 도프된 불순물 영역 (108) 을 형성한다. 실리콘 기판 (101) 은 저농도로 도프된 불순물 영역 (108) 을 샌드위치하는 소스 (109) 및 드레인 (110) 을 갖는다.
저농도로 도프된 불순물 영역 (108), 소스 (109), 드레인 (110), 게이트 절연막 (102), 하부 게이트 전극 (103) 및 상부 게이트 전극 (104) 을 구비한 게이트 전극이 LDD 구조를 갖는 전계 효과 트랜지스터를 형성한다. 이 LDD 구조는 단일 채널 효과를 억제한다.
상술한 대로, 제 1 실시예의 전계 효과 트랜지스터에서, 게이트 전극은 폴리실리콘과 구리의 다층 구조를 가지므로, 게이트 전극의 저항이 저감될 수 있다.
제 1 실시예에서, 게이트 전극에서의 구리 부분의 상부 및 하부 표면뿐만 아니라 측면까지도 배리어막으로 덮이기 때문에, 실리콘 산화물막을 통한 구리의 확산을 억제할 수 있다. 그 결과, 구리의 확산으로 인한 문제, 예를 들어, 트랜지스터의 접합 누설 전류 및 ON 전류의 감소를 해결할 수 있다.
상술한 제 1 실시예의 전계 효과 트랜지스터를 제조하는 방법이 이하에 기술된다.
우선, 도 2a 에 도시된 대로, 실리콘 기판 (101) 상에 약 6 ㎚ 두께의 절연막 (202) 을 건조 산화로 형성한다. 절연막 (202) 은 장래의 게이트 절연막이다. 이어서, 절연막 (202) 상에 약 70 ㎚ 두께의 폴리실리콘막 (203) 을 저압 CVD 로 형성한다. 폴리실리콘막 (203) 상에 약 100 ㎚ 두께의 질화 실리콘막 (204) 을 저압 CVD 로 형성한다.
도 2b 에 도시된 대로, 레지스트 패턴 (205) 을 마스크로 사용하는 드라이 에칭으로 질화 실리콘막 (204) 및 폴리실리콘막 (203) 을 부분적으로 제거하여, 하부 게이트 전극 (103) 및 희생 패턴 (204a) 을 형성한다.
레지스트 패턴 (205) 을 제거한 후, 도 2c 에 도시된 대로, 저농도로 도프된 불순물 영역 (LDD ; 108) 이 형성되도록 희생 패턴 (204a) 및 하부 게이트 전극 (103) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 20 eV 의 가속에너지 및 약 3 ×1013㎝-2의 도즈량으로 As 이온을 주입한다.
도 2d 에 도시된 대로, 전면에 실리콘 산화물막 (206) 을 형성한다. 이를 위하여, TEOS 를 원료 가스로 사용하는 저압 CVD 로 실리콘 산화물을 증착한다.
도 2e 에 도시된 대로, 하부 게이트 전극 (103) 및 희생 패턴 (204a) 의 측면 상에 측벽 (107) 이 형성되도록 수직 이방성을 갖는 반응성 이온 에칭 (RIE) 으로 실리콘 산화물막 (206) 을 다시 에칭한다.
다음, 도 2f 에 도시된 대로, 소스 (109) 및 드레인 (110) 이 형성되도록 희생 패턴 (204a), 하부 게이트 전극 (103) 및 측벽 (107) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 30 eV 의 가속에너지 및 약 3 ×1015㎝-2의 도즈량으로 As 이온을 주입한다.
도 2g 에 도시된 대로, 약 500 ㎚ 두께의 하부 층간 절연막 (209) 이 형성되도록 오존 및 TEOS 를 원료 가스로 사용하는 CVD 로 BPSG (borophosphosilicate glass) 를 증착한다.
도 2h 에 도시된 대로, 희생 패턴 (204a) 의 상부 표면이 노출되도록 산화막 CMP (Chemical Mechanical polishing) 로 하부 층간 절연막 (209) 을 평탄화한다.
도 2i 에 도시된 대로, 하부 게이트 전극 (103) 상에 측벽 (107) 및 하부 층간 절연막 (209) 으로 둘러싸인 트렌치 (210) 가 형성되도록 뜨거운 인산을 사용하는 습식 에칭으로 희생 패턴 (204a) 만을 선택적으로 제거한다. 뜨거운 인산을 사용하는 습식 에칭은 실리콘 또는 실리콘 산화물을 거의 에칭하지 않으므로, 질화 실리콘의 희생 패턴 (204a) 만을 선택적으로 제거할 수 있다.
상술한 제 1 실시예에선, CMP 로 하부 층간 절연막 (209) 을 제거하여 희생 패턴 (204a) 의 상부 표면을 노출시킨다. 희생 패턴 (204a) 의 상부 표면은 다음의 기술로도 노출될 수 있다. 예를 들어, 리플로우로 평탄화할 수 있는 붕규산 유리와 같은 재료를 사용할 경우, 리플로우로 하부 층간 절연막을 평탄화한 다음, 예를 들어, 드라이 에칭으로 제거할 수도 있다. 하부 층간 절연막으로 붕규산 유리뿐만 아니라 BPSG 를 사용할 수도 있다.
그 외의 방법으로, 하부 층간 절연막으로 SOG (Spin On Glass) 재료를 사용할 수도 있다. SOG 재료를 적용하여 평탄화한 후, 희생 패턴 (204a) 의 상부 표면이 노출되도록, 예를 들어, 드라이 에칭으로 평탄화된 막을 다시 에칭한다. CMP 를 사용하거나 또는 SOG 재료를 적용한 다음 그 층을 다시 에칭하여 하부 층간 절연막을 평탄화하는 기술을 사용할 경우, 반드시 규산 유리로 하부 층간 절연막을 형성할 필요는 없으며, 실리콘 산화물이나 보통의 실리콘막 또는 CVD 로 형성된 질화 실리콘막을 사용할 수 있다.
도 2j 에 도시된 대로, 약 10 ㎚ 두께의 TaN 막 (211) 이 형성되도록 트렌치 (210) 의 저면 및 측면을 포함하는 하부 층간 절연막 (209) 상에 스퍼터링으로 질화 탄탈륨막을 증착한다. 뒤이어, 약 200 ㎚ 두께의 구리층 (212) 이 형성되도록 TaN 막 (211) 상에 구리를 증착한다.
도 2k 에 도시된 대로, 트렌치 (210) 내에, 구리로 형성되며 질화 탄탈륨의 배리어막 (105) 로 덮인 하부 및 측면을 갖는 상부 게이트 전극 (104) 이 형성되도록 구리층 (212) 및 TaN 막 (211) 을, 예를 들어, 금속막 CMP 로 제거한다. 상부 게이트 전극 (104) 의 표면을 제외한 하부 층간 절연막 (209) 의 표면을 노출시킨다.
도 2l 에 도시된 대로, 약 10 ㎚ 두께를 갖는 질화 실리콘의 배리어막 (106) 을 전면에 형성한다. 이를 위하여, 플라즈마 CVD 로 질화 실리콘을 증착한다.
상기 공정들로, 폴리실리콘의 하부 게이트 전극 (103) 및 배리어막 (105 및 106) 으로 둘러 싸인 구리의 상부 게이트 전극 (104) 으로 구성되는 게이트 전극을 갖는 전계 효과 트랜지스터가 형성된다.
하부 층간 절연막 (209) 상에 배리어막 (106) 을 형성할 필요는 없다. 도 1 에 도시된 대로, 배리어막 (106) 이 상부 게이트 전극 (104) 을 덮는 영역에 대해서만 배리어막 (106) 을 형성할 수도 있다. 이 경우, 하부 층간 절연막 (209) 상에 배리어막 (106) 이 존재하지 않기 때문에, 배리어막 (105) 과 동일한 도전성 형태를 갖는, 예를 들어, 질화 탄탈륨으로 배리어막 (106) 을 형성할 수도 있다.
이 후, 도 2m 에 도시된 대로, 붕소 및 인을 함유한 실리콘 산화물 (BPSG) 을 사용하여 배리어막 (106) 상에 약 500 ㎚ 두께의 층간 절연막 (111) 을 형성한다. 산소 가스 및 TEOS 를 원료 가스로 사용하는 CVD 로 이 막을 형성한다.
도 2n 에 도시된 대로, 컨택홀 (112) 및 관통공 (113) 을 형성한다. 공지된 포토리소그라피을 통해 형성된 레지스트 패턴을 마스크로 사용하는 이방성 드라이 에칭으로 이 홀들을 형성한다. 실리콘 기판 (101) 내의 소스 (109) 가 컨택홀 (112) 의 저면에 노출된다. 상부 게이트 전극 (104) 의 상부 표면은 관통공 (113) 의 저면에 노출된다.
다음, 도 2o 에 도시된 대로, 컨택홀 (112) 및 관통공 (113) 의 측면 및 저면을 포함하는 층간 절연막 (111) 상에 질화 티타늄과 티타늄의 2 층 구조를 갖는 배리어막 (114) 을 형성한다. CVD 로 배리어막 (114) 을 형성하며, 질화 티타늄막 및 티타늄막은 각각 약 50 및 10 ㎚ 두께이다.
이어서, 도 2p 에 도시된 대로, 배리어막 (114) 상에, 예를 들어, 저압 CVD 로 400 ㎚ 두께를 갖는 텅스텐의 W 막 (115) 을 형성한다.
컨택홀 (112) 및 관통공 (113) 이 여전히 W 막으로 채워져 있도록, 예를 들어, 드라이 에칭으로 W 막 (115) 을 제거한다. 이 공정에서, 플러그 (112a 및 113a) 가 형성된다 (도 2q). 그 후, 약 1 % 의 구리를 함유하는 알루미늄-구리 합금의 500 ㎚ 두께를 갖는 합금막 (115a) 을 스퍼터링으로 형성한다. 추가로, 30 ㎚ 두께를 갖는 질화 티타늄의 배리어막 (116) 을 스퍼터링으로 형성한다.
도 2r 에 도시된 대로, 합금막 (115a) 및 배리어막 (114 및 116) 이 패턴될 때, 소스 전극 상호 접속 (117) 및 게이트 전극 상호 접속 (118) 이 형성된다.
상기 제조 방법에 있어서, 소스 및 드레인을 형성한 후에 구리의 상부 게이트 전극을 형성한다. 즉, 소스 및 드레인의 형성을 활성화하기 위한 고온의 어닐링 후에 상부 게이트 전극을 형성한다. 따라서, 상대적으로 낮은 융해점을 갖는 구리를 사용하여 상부 게이트 전극을 형성할 수 있다.
제 1 실시예에서는, 배리어막 (제 1 및 제 2 배리어막 ; 105) 을 형성하기 위하여 질화 탄탈륨을 사용한다. 그러나, 본 발명은 여기에 한정되지 않는다. 질화 티타늄, 질화 텅스텐, 질화 탄탈륨, 질화 몰리브데늄, 티타늄 실리사이드의 질화물이나 텅스텐 실리사이드의 질화물과 같은 질화물 (고융점 금속, 실리콘 및 질소의 화합물) 또는 탄탈륨이나 티타늄-텅스텐과 같은 금속 재료를 사용할 수도 있다.
상술한 배리어막 (제 1 내지 제 3 배리어막) 으로, 산소를 함유하지 않으며 구리의 확산을 막는 기능을 가진 재료를 사용할 수도 있다. 상부 게이트 전극이 구리로 형성되기 때문에, 산소를 함유하지 않는 재료를 사용함으로써 구리의 산화를 억제할 수 있다.
상부 게이트 전극의 하부 표면 상의 배리어막 (제 1 배리어막) 으로, 질화 실리콘을 사용할 수도 있다. 이 배리어막은 단지 하부 게이트 전극에 채널 부분을 구동하기에 충분한 전류를 공급할 수 있는 도전성을 갖기만 하면 된다. 이런 이유때문에, 터널 전류를 흘리기에 충분한 두께를 갖기만 한다면 질화 실리콘막을 사용할 수도 있다. 이 경우, 하부 게이트 전극의 표면을, 예를 들어, 약 2 ㎚ 정도 질화함으로써 배리어막을 형성할 수 있다.
구리의 상부 전극 측면 상에 형성된 배리어막 (제 2 배리어막) 및 상부 전극과 하부 전극 사이에 형성된 배리어막 (제 1 배리어막) 은 2 이상의 층을 갖는 다층막일 수도 있다. 고체-상태 재료의 확산에서, 확산 원소 (species) 는 고체-상태 재료의 계면 또는 결정 경계 (막이 다결정일 경우) 에서 이미 침전한다. 다층막으로 배리어막을 형성할 경우, 막 사이의 계면으로 확산하는 소량의 구리를 포획할 수 있어, 확산 원소의 확산을 보다 효과적으로 막을 수 있다. 고융점 금속 또는 고융점 금속의 합성막으로 다층막을 형성하는 것이 바람직하다. 예를 들어, Ta 및 TaN 의 합성막을 사용할 수 있다. 구리와 같은 금속은 열적으로 안정한 금속 질화물 속으로 거의 확산하지 않는다. 배리어막으로 고융점 금속의 질화막을 사용할 경우, 포인트 결함의 수가 감소하여, 포인트 결함을 통한 구리의 확산을 억제할 수 있다.
다층 구조를 갖는 제 1 배리어막의 일부로써 실리콘의 하부 전극과 접촉되도록 고융점 금속의 실리사이드를 형성할 경우, 전계 효과 트랜지스터의 동작 성능을 효과적으로 향상시킬 수 있다. 이는 어떠한 쇼트키 배리어의 형성도 억제되며, 실리사이드와 실리콘 계면에서의 접촉 저항이 저감되기 때문이다. 다층 구조를 갖는 제 1 배리어막에 구리와 접촉되어 있는 고융점 금속으로 형성된 막이 포함될 경우, 구리와 제 1 배리어막 사이의 점착을 효과적으로 향상시킬 수 있다.
다층 구조를 갖는 제 1 배리어막의 일부로써 실리콘의 하부 전극과 접촉되어 있는 고융점 금속, 실리콘 및 질소의 화합물을 형성하는 것은 장치 제조의 수득율을 향상시키는데도 효과적이다. 이는 상기 화합물이 실리콘과 좋은 점착을 가지기 때문이다. 예를 들어, CVD 또는 반응성 콜리메이션 스퍼터링 등으로 트렌치 내에 질화 텅스텐막을 형성하고 약 500 ℃ 의 온도에서 상기 막을 어닐링함으로써 이러한 화합물은 형성된다. 상기 화합물은 실리콘과 고융점 금속 사이의 반응으로 형성되기 때문에, 실리콘과의 점착이 향상된다.
본 발명의 제 2 실시예가 다음에 기술된다.
제 2 실시예의 전계 효과 트랜지스터를 제조하는 방법이 먼저 기술된다.
도 3a 에 도시된 대로, 실리콘 기판 (601) 상에 약 6 ㎚ 두께의 게이트 절연막 (602) 을 건조 산화로 형성한다. 게이트 절연막 (602) 상에 약 50 ㎚ 의 두께를 가지며 n-형 불순물로 도프된 폴리실리콘막 (703) 을 저압 CVD 로 형성한다. 폴리실리콘막 (703) 상에 약 10 ㎚ 의 두께를 갖는 실리콘 산화물막 (704) 를 CVD 로 형성한다. 실리콘 산화물막 (704) 상에 약 100 내지 300 ㎚ 두께를 갖는 폴리실리콘막 (705) 을 CVD 로 형성한다.
도 3b 에 도시된 대로, 하부 게이트 전극 (603), 에칭 스톱퍼층 (704a) 및 희생 패턴 (705a) 이 형성되도록 레지스트 패턴 (706) 을 마스크로 사용하는 드라이 에칭으로 폴리실리콘막 (705), 실리콘 산화물막 (704) 및 폴리실리콘막 (703) 을 선택적으로 제거한다.
레지스트 패턴 (706) 을 제거한 후, 도 3c 에 도시된 대로, 저농도로 도프된 불순물 영역 (LDD ; 608) 이 형성되도록 희생 패턴 (705a) 및 하부 게이트 전극 (603) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 20 eV 의 가속에너지 및 약 1 ×1013㎝-2의 도즈량으로 As 이온을 주입한다.
도 3d 에 도시된 대로, 전면에 실리콘 산화물막 (707) 을 형성한다. 이를 위하여, TEOS 를 원료 가스로 사용하는 저압 CVD 로 실리콘 산화물을 증착한다.
도 3e 에 도시된 대로, 하부 게이트 전극 (603) 및 희생 패턴 (705a) 의 측면 상에 측벽 (607) 이 형성되도록 수직 이방성을 갖는 반응성 이온 에칭 (RIE) 으로 실리콘 산화막 (707) 을 다시 에칭한다. 질화 실리콘으로 상기 측벽 (607) 을 형성할 수도 있다. 질화 실리콘막은 실리콘 산화물막처럼 형성될 수 있다.
다음, 소스 (609) 및 드레인 (610) 이 형성되도록 희생 패턴 (705a), 하부 게이트 전극 (603) 및 측벽 (607) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 30 eV 의 가속에너지 및 약 2 ×1015㎝-2의 도즈량으로 As 이온을 주입한다. 결함을 저감하고 불순물을 활성화하기 위하여 이온 주입으로 형성된 불순물이 도프된 영역을, 예를 들어, 질소 분위기에서 800 ℃ 로 10 분간 그리고 1000 ℃ 로 10 초간 가열한다.
오존 및 TEOS 를 원료 가스로 사용하는 CVD 로 BPSG 를 증착한다. 도 3g 에 도시된 대로, 약 400 내지 600 ㎚ 두께를 갖는 하부 층간 절연막 (709) 이 형성되도록 BPSG 를 가열하고 리플로우한다.
도 3h 에 도시된 대로, 희생 패턴 (705a) 의 상부 표면이 노출되도록 산화막 CMP 로 소정의 두께만큼 하부 층간 절연막 (709) 을 제거한다.
도 3i 에 도시된 대로, 하부 게이트 전극 (603) 상에 측벽 (607) 및 하부 층간 절연막 (709) 으로 둘러싸인 트렌치 (710) 가 형성되도록 산화막에 대해 높은 선택도를 갖는 반응성 이온 에칭으로 희생 패턴 (705a) 만을 선택적으로 제거한다.
도 3j 에 도시된 대로, 하부 게이트 전극 (603) 의 상부 표면이 트렌치 (710) 의 저면에 노출되도록 실리콘 산화물에 대해 높은 선택도를 갖는 에칭으로 에칭 스톱퍼층 (704a) 을 제거한다.
다음, 도 3k 에 도시된 대로, 트렌치 (710) 의 저면 및 측면을 포함하는 하부 층간 절연막 (709) 상에 약 10 ㎚ 두께를 갖는 TaN 막 (711) 이 형성되도록 스퍼터링으로 탄탈륨 질화막을 증착한다.
도 3l 에 도시된 대로, TaN 막 (711) 상에 구리를 증착하고, 플랫한 면과 약 100 내지 500 ㎜ 두께를 갖는 구리층 (712) 이 형성되도록 증착한 구리를 가열하고 리플로우한다.
TaN 막 (711) 대신에, 질화 티타늄, 탄탈륨, 질화 텅스텐 또는 티타늄-텅스텐의 박막을 사용할 수도 있다. 전기 도금 또는 CVD 로 구리층 (712) 을 형성할 수도 있다.
다음, 도 3m 에 도시된 대로, 그 하부 및 측면이 질화 탄탈륨의 배리어막 (605) 으로 덮인, 구리의 상부 게이트 전극 (604) 이 형성되도록, 예를 들어, 금속막 CMP 로 구리층 (712) 및 TaN 막 (711) 을 제거한다. 상부 게이트 전극 (604) 부분을 제외한 하부 층간 절연막 (709) 의 표면을 노출시킨다. TaN 막 (711) 대신에, TaN/Ta 또는 Ta/TaN/Ta 와 같은 고융점 금속 및 고융점 금속 질화물의 다층 구조를 형성할 수도 있다.
다층막을 형성하기 위하여 콜리메이션 스퍼터링을 사용할 경우, 심지어 게이트 전극의 층저항 및 트렌치 너비가 감소하는 경우라 할지라도 층저항 증가를 억제할 수 있다. 콜리메이션 스퍼터링에 따르면, 막형성에 기여하며 타겟 재료로부터 플라즈마로 스퍼터되는 입자는 콜리메이터를 통해 거의 수직으로 기판 상에 입사된다. 이런 이유로, 트렌치의 측면 상에 형성되는 막은 저면 상에 형성되는 막보다 더 얇아지게 된다. 배리어막 재료의 저항률이 구리의 저항률보다 높고, 측면 상의 막이 두꺼울 경우, 저항은 막두께에 비례하여 증가한다. 트렌치 너비가 작아질 경우, 층저항은 증가한다. 따라서, 콜리메이션 스퍼터링을 사용해 트렌치의 측벽 상에 형성되는 막을 얇게 만드는 것이 바람직하다.
이온화 스퍼터링으로 상술한 것과 동일한 효과를 얻을 수 있다. 이러한 이온화 스퍼터링에서, 기판에 인가되는 바이어스 전압에 의해 이온화된, 이온화된 재료 입자는 거의 90°로 기판 상에 입사되어, 기판에 인가되는 바이어스 전압에 의해 막을 형성하도록 증착된다. 이러한 방법의 경우에서도 마찬가지로, 트렌치 내의 측벽 상에 형성되는 막을 얇게 만들 수 있다.
도 3n 에 도시된 대로, 10 내지 100 ㎚ 두께를 갖는 이산화 티타늄 또는 질화 실리콘의 배리어막 (606) 을 전면 상에 형성한다. 예를 들어, 반응성 스퍼터링으로 배리어막을 형성한다.
상기 공정들로, 폴리실리콘의 하부 게이트 전극 (603) 및 배리어막 (605 및 606) 으로 둘러싸인 구리의 상부 게이트 전극 (604) 으로 구성되는 게이트 전극을 갖는 전계 효과 트랜지스터가 형성된다.
하부 층간 절연막 (709) 상에 배리어막 (606) 을 형성할 필요는 없다. 배리어막 (606) 이 상부 게이트 전극 (604) 을 덮는 영역에 대해서만 배리어막 (606) 을 형성할 수도 있다. 이 경우, 하부 층간 절연막 (709) 상에 배리어막 (606) 이 존재하지 않기 때문에, 배리어막 (606) 을 배리어막 (605) 과 같은, 예를 들어, 질화 탄탈륨으로 형성할 수도 있다.
도 3o 에 도시된 대로, 그 후, 붕소 및 인을 함유한 실리콘 산화물 (BPSG) 을 사용하여 약 100 내지 500 ㎚ 두께를 갖는 층간 절연막 (713) 을 배리어막 (606) 상에 형성한다. 산소 가스 및 TEOS 를 원료 가스로 사용하는 CVD 로 상기 막을 형성한다.
도 3p 에 도시된 대로, 컨택홀 (612 및 613) 을 형성한다. 공지된 포토리소그라피을 통해 형성된 레지스트 패턴을 마스크로 사용하는 이방성 드라이 에칭으로 이들 홀을 형성한다. 실리콘 기판 (601) 내의 소스 (609) 를 컨택홀 (612) 의 저면에 노출한다. 실리콘 기판 (601) 내의 드레인 (610) 을 컨택홀 (613) 의 저면에 노출한다.
다음, 도 3q 에 도시된 대로, 예를 들어, 알루미늄의 소스 전극 상호 접속 (616) 및 드레인 전극 상호 접속 (617) 을 컨택홀 (612 및 613) 을 통해 형성한다.
제 2 실시예에서도 마찬가지로, 게이트 전극이 폴리실리콘과 구리의 다층 구조를 가지기 때문에, 게이트 전극의 저항을 저감할 수 있다.
제 2 실시예에서도 마찬가지로, 게이트 전극에서의 구리 부분의 상부 및 하부 표면뿐만 아니라 측면도 배리어막으로 덮이기 때문에, 실리콘 산화물막을 통한 구리의 확산을 억제할 수 있다. 그 결과, 구리의 확산으로 인한 문제, 예를 들어, 트랜지스터의 접합 누설전류 및 ON 전류의 감소를 해결할 수 있다.
제 2 실시예에서도 마찬가지로, 소스 및 드레인을 형성한 후에 구리의 상부 게이트 전극을 형성한다. 즉, 소스 및 드레인 형성을 활성화하기 위한 고온 어닐링 후에 상부 게이트 전극을 형성한다. 따라서, 상대적으로 낮은 융해점을 갖는 구리를 사용하여 상부 게이트 전극을 형성할 수 있다.
질화 실리콘으로 측벽을 형성할 수도 있다. 구리의 확산을 막을 수 있는 질화 실리콘과 같은 재료을 사용하여 측벽을 형성할 경우, 상술한 상부 게이트 전극의 측면 상에 배치될 배리어막으로써 상기 측벽을 사용할 수 있다.
이 경우, 상부 게이트 전극의 측면 상에 별도로 배리어막을 형성할 필요가 없다. 보다 구체적으로, 도 2j 에 도시된 대로, 트렌치 (210) 의 저면 및 측면을 포함하는 하부 층간 절연막 (209) 상에 스퍼터링으로 질화 탄탈륨막을 증착하는 대신에, 하부 전극 (103) 의 상부 부분을 약 2 ㎚ 정도 질화하여 제 1 배리어막을 형성한다. 상술한 대로, 약 2 ㎚ 의 얇은 질화 실리콘막을 통해 터널 전류가 흐르기 때문에, 상부 게이트 전극으로의 전기적 연결이 불리한 점을 갖지 않는다.
하부 전극 (103) 의 상부 부분을 질화하는 대신에, 다른 도전성 형태를 가지며 구리의 확산을 막을 수 있는 재료를 하부 전극 (103) 상에 형성할 수도 있다.
제 1 배리어막 상에 상부 게이트 전극 (104) 을 형성할 경우, 상부 게이트 전극 (104) 의 하부 및 측면은 구리의 확산을 막는 질화 실리콘으로 덮인다. 도 2l 의 공정들로, 본 발명에 따른 전계 효과 트랜지스터를 얻을 수 있다.
실리콘 산화물에 비해 소정의 에칭 조건으로 에칭하기 어려운 질화 실리콘과 같은 재료를 사용하여 측벽을 형성할 경우, 상부 전극에 상호 접속을 쉽게 연결할 수 있다. 그 이유는 다음과 같다. 상부 전극 상에 형성된 층간 절연막 내에 컨택홀을 형성하고, 상기 컨택홀을 통해 상호 접속을 상부 전극에 연결한다. 컨택홀을 형성할 때, 실리콘 산화물의 층간 절연막을 에칭하는 것을 통해 질화 실리콘은 거의 에칭되지 않는다. 이런 이유로, 컨택홀의 형성 위치가 약간 옮겨질 경우라 하더라도, 측벽은 에칭 제거되기 힘들다.
도 3b 에 도시된 대로, 상술한 방법에서는, 레지스트 패턴 (706) 을 마스크로 사용하여 그 하부의 층들을 처리한다. 그러나, 본 발명은 여기에 한정되지 않는다. 실리콘 산화물의 하드 마스크를 사용하여 하부의 층들을 처리할 수도 있다. 하드 마스크를 사용할 경우, 소스 및 드레인 영역 내에 고융점 금속 실리사이드를 선택적으로 형성할 수 있다.
우선, 도 4a 에 도시된 대로, 실리콘 기판 (601) 상에 약 6 ㎚ 두께의 게이트 절연막 (602) 을 형성한다. 게이트 절연막 (602) 상에 약 50 ㎚ 두께를 가지며 n-형 불순물로 도프된 폴리실리콘막 (703) 을 저압 CVD 로 형성한다. 폴리실리콘막 (703) 상에 약 10 ㎚ 두께를 갖는 실리콘 산화물막 (704) 을 CVD 로 형성한다. 실리콘 산화물막 (704) 상에 약 100 내지 300 ㎚ 두께를 갖는 폴리실리콘막 (705) 을 CVD 로 형성한다. 추가로, 폴리실리콘막 (705) 상에 실리콘 산화물막 (1001) 을 형성한다. 실리콘 산화물막 대신에, 질화 실리콘막을 형성할 수도 있다.
도 4b 에 도시된 대로, 하부 게이트 전극 (603), 에칭 스톱퍼층 (704a), 희생 패턴 (705a) 및 더불어 하드 마스크 (1001a) 가 형성되도록 레지스트 패턴 (706) 을 마스크로 사용하는 드라이 에칭으로 폴리실리콘막 (705), 실리콘 산화물막 (704), 폴리실리콘막 (703) 및 실리콘 산화물막 (1001) 을 선택적으로 제거한다.
레지스트 패턴 (706) 을 제거한 후, 도 4c 에 도시된 대로, 저농도로 도프된 불순물 영역 (LDD) 이 형성되도록 하드 마스크 (1001a), 희생 패턴 (705a) 및 하부 게이트 전극 (603) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 20 eV 의 가속에너지 및 약 1 ×1013㎝-2의 도즈량으로 As 이온을 주입하여 LDD (608) 를 형성한다.
도 4d 에 도시된 대로, 전면 상에 실리콘 산화물막 (707) 이 형성되도록 TEOS 를 원료 가스로 사용하는 저압 CVD 로 실리콘 산화물을 증착한다. 도 4e 에 도시된 대로, 하부 게이트 전극 (603) 및 희생 패턴 (705a) 의 측면 상에 측벽 (607) 이 형성되도록 수직 이방성을 갖는 반응성 이온 에칭 (RIE) 으로 실리콘 산화물막 (707) 을 다시 에칭한다. 동시에, 하부 게이트 전극 (603) 및 측벽 (607) 으로 덮이지 않은 게이트 절연막 (602) 영역을 제거한다. 질화 실리콘으로 측벽 (607) 을 형성할 수도 있다. 실리콘 산화물막처럼 질화 실리콘막을 형성할 수 있다.
다음, 소스 (609) 및 드레인 (610) 이 형성되도록 희생 패턴 (705a), 하부 게이트 전극 (603), 측벽 (607) 및 하드 마스크 (1001a) 를 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 30 eV 의 가속에너지 및 약 2 ×1015㎝-2의 도즈량으로 As 이온을 주입한다. 결함을 저감하고 불순물을 활성화하기 위하여 이온 주입으로 형성된 불순물-도프-영역을, 예를 들어, 질소 분위기에서 800 ℃ 로 10 분간 및 1000 ℃ 에서 10 초간 어닐링한다.
하드 마스크 (1001a) 가 사용되기 때문에, 실리콘의 희생 패턴 (705a) 상에 실리사이드가 형성되지 않으며, 자기-정렬 (self-aligned) 방식으로 소스 및 드레인 영역의 표면 상에 실리사이드를 형성할 수 있다. 도 4f 에 도시된 대로, 고융점 금속막 (1002) 이 형성되도록, 예를 들어, 스퍼터링으로 10 내지 20 ㎚ 두께의 코발트막을 전면 상에 형성한다. 도 4g 에 도시된 대로, 하부의 실리콘층 (실리콘 기판 ; 601) 을 고융점 금속막 (1002) 과 반응하게 하여, 그에 따라 소스 (609) 및 드레인 (610) 상에 선택적으로 실리사이드 (1003) 를 형성하기 위하여, 결과적인 구조를 RTA (Rapid Thermal Anneal) 로 어닐링한다. 650 내지 750 ℃ 의 온도에서 상기 실리사이드를 형성하는 것이 바람직하다. 어닐링의 분위기는 질소, 아르곤 등의 불활성 분위기가 바람직하다.
도 4h 에 도시된 대로, 실리사이드를 형성한 후, 염산, 과산화수소 및 물의 혼합 용액을 사용하는 습식 에칭으로 하부의 실리콘 및 미반응의 코발트를 선택적으로 제거한다. 어닐링이 질소 분위기에서 수행될 경우, 질화 코발트가 형성된다. 염산, 과산화수소 및 물의 혼합 용액을 사용하는 습식 에칭으로 질화 코발트 또한 선택적으로 제거한다. 그 후, 실리사이드의 저항을 저감하기 위하여 750 내지 850 ℃ 의 RTA 로 상기 구조를 다시 어닐링한다. 고융점 금속으로써, 코발트가 아닌 티타늄 (10 내지 30 ㎚) 을 사용할 수도 있다. 티타늄을 사용할 경우, 실리사이드 공정 후 여분의 티타늄 또는 질화 티타늄을 제거하기 위하여 암모니아, 과산화수소 및 물의 혼합 용액을 사용하는 습식 에칭을 수행한다.
도 3g 에 도시된 대로, 소스 및 드레인 영역에 선택적으로 실리사이드를 형성할 경우, 약 400 내지 600 ㎚ 의 두께를 갖는 하부 층간 절연막 (709) 이 형성된다. 그 후, 산화막 CMP 로 소정의 두께만큼 하부 층간 절연막 (709) 을 제거한다. 동시에, 희생 패턴 (705a) 의 상부 표면이 노출되도록 하드 마스크 (1001a) 역시 제거한다.
도 3h 내지 3q 에서와 동일한 공정으로, 도 3q 에 도시된 구조에 실리사이드 (1003) 가 추가된, 도 4i 에 도시된 대로의, 구조를 얻을 수 있다. 소스 (609) 및 드레인 (610) 상에 선택적으로 실리사이드 (1003) 를 형성하기 때문에, 소스 전극 상호 접속 (616) 및 드레인 전극 상호 접속 (617) 의 접촉 저항을 저감할 수 있다.
제 1 실시예의 전계 효과 트랜지스터에 실리사이드 형성을 적용할 수도 있다. 예를 들어, 도 3e 에 도시된 측벽 (107) 을 형성함과 동시에, 소스 및 드레인에 대응되는 실리콘 기판 (101) 이 노출되도록 소스 및 드레인에 대응되는 게이트 절연막 (102) 을 제거한다. 그 후, 도 2f 에 도시된 대로, 소스 (109) 및 드레인 (110) 을 형성한다. 도 4f 내지 도 4h 에 도시된 대로, 예를 들어, 코발트나 티타늄의 고융점 금속막을 전면 상에 형성할 경우, 소스 및 드레인 상에 선택적으로 실리사이드를 형성할 수 있다. 제 1 실시예에서는, 희생 패턴 (204a) 을 질화 실리콘으로, 측벽 (107) 을 실리콘 산화물으로 형성하기 때문에, 그들 위에 형성된 실리사이드는 없다. 측벽 표면 및 희생 패턴 표면이 고융점 금속과 거의 반응하지 않는 경우, 소스 및 드레인 상에 실리사이드를 쉽게 선택적으로 형성할 수 있다.
상술한 측벽을 제 2 배리어막으로써 사용하는 전계 효과 트랜지스터를 제조하는 방법을 이하에 기술한다.
도 5a 에 도시된 대로, 실리콘 기판 (101) 상에 약 6 ㎚ 두께를 갖는 절연막 (202) 을 건조 산화로 형성한다. 절연막 (202) 은 장래의 게이트 절연막이다.이 실시예에서, 절연막 (202) 상에 약 70 ㎚ 두께를 갖는 폴리실리콘막 (203) 을 저압 CVD 로 형성한 후, 폴리실리콘막 (203) 상에 질화 탄탈륨막을 스퍼터링으로 증착하고, 그 위에 약 10 ㎚ 두께를 갖는 TaN 막 (1201) 을 형성한다. TaN 막 (1201) 상에 약 100 ㎚ 두께를 갖는 질화 실리콘막 (204) 을 저압 CVD 로 형성한다.
다음, 도 5b 에 도시된 대로, 하부 게이트 전극 (103), 희생 패턴 (204a) 및 더불어 그들 사이에 끼인 배리어막 (제 1 배리어막 ; 1201a) 이 형성되도록 하부 게이트 전극 (103) 및 희생 패턴 (205) 를 마스크로 사용하는 드라이 에칭으로 질화 실리콘막 (204), TaN 막 (1201) 및 폴리실리콘막 (203) 을 선택적으로 제거한다.
레지스트 패턴 (205) 을 제거한 후, 도 5c 에 도시된 대로, 저농도로 도프된 불순물 영역 (LDD ; 108) 이 형성되도록 희생 패턴 (204a) 및 하부 게이트 전극 (103) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우에서도 마찬가지로, 20 eV 의 가속에너지 및 약 3 ×1013㎝-2의 도즈량으로 As 이온을 주입한다.
도 5d 에 도시된 대로, 전면 상에 질화 실리콘막 (206a) 을 형성한다.
도 5e 에 도시된 대로, 하부 게이트 전극 (103), 배리어막 (1201a) 및 희생 패턴 (204a) 의 측면 상에 측벽 (107a) 이 형성되도록 수직 이방성을 갖는 반응성 이온 에칭 (RIE) 으로 질화 실리콘막 (206a) 을 다시 에칭한다. 질화 실리콘으로 측벽 (107a) 을 형성하므로 따라서 구리의 확산을 억제하기 위한 제 2 배리어막으로 사용할 수 있다.
다음, 도 5f 에 도시된 대로, 소스 (109) 및 드레인 (110) 이 형성되도록 희생 패턴 (204a), 하부 게이트 전극 (103) 및 측벽 (107a) 을 마스크로 사용하여 선택적으로 이온을 주입한다. 이 경우, 30 eV 의 가속에너지 및 약 3 ×1015㎝-2의 도즈량으로 As 이온을 주입한다.
도 5g 에 도시된 대로, 약 500 ㎚ 두께를 갖는 하부 층간 절연막 (209) 이 형성되도록 오존 및 TEOS 를 원료 가스로 사용하는 CVD 로 BPSG를 증착한다.
도 5h 에 도시된 대로, 희생 패턴 (204a) 의 상부 표면이 노출되도록 산화막 CMP 로 하부 층간 절연막 (209) 을 평탄화한다.
도 5i 에 도시된 대로, 배리어막 (1201a) 으로 덮인 상부 표면을 갖는 하부 게이트 전극 (103) 상에 측벽 (107a) 및 하부 층간 절연막 (209) 으로 둘러싸인 트렌치 (210) 가 형성되도록 산화막을 선택적으로 에칭하는 조건하에서 희생 패턴 (204a) 을 선택적으로 제거한다.
도 5j 에 도시된 대로, 약 200 ㎚ 두께의 구리층 (212) 을 형성하기 위한 스퍼터링으로 트렌치 (210) 의 저면 부분을 포함하는 하부 층간 절연막 (209 ; 배리어막 1201a) 상에 구리를 증착한다.
그 후, 도 2k 내지 2q 에서와 동일한 공정을 수행한다. 예를 들어, 도 5r 에 도시된대로, 측벽 (107a) 을 제 2 배리어막으로써 사용하는 전계 효과 트랜지스터가 완성되도록, 예를 들어, 금속막 CMP 로 구리층 (212) 을 제거한다.
TaN 막 (1201) 을 형성한 후, 배리어막 (제 1 배리어막 ; 1201a) 과 희생 패턴 (705a) 사이에 실리콘 산화물의 에칭 스톱퍼층이 형성되도록 폴리실리콘막을 형성하기 전에 실리콘 산화물박막을 형성할 수도 있다. 이러한 에칭 스톱퍼층으로, 희생 패턴 (705a) 을 보다 쉽게 선택적으로 제거할 수 있다. 예를 들어, 플루오르 수소산을 사용하는 습식 에칭으로 배리어막 또는 측벽으로 에칭 스톱퍼층을 선택적으로 제거할 수 있다. 이 경우, 하부 층간 절연막 (209) 도 약간 에칭된다.
상술한 방법에 있어서, 상부 게이트 전극을 하부 게이트 전극과 동일한 너비로 형성할 수 있다. 이로 인해, 상부 게이트 전극의 너비가 제 1 실시예의 경우보다 더 커지게 되고, 상부 게이트 전극의 저항은 감소한다.
상술한 대로, 본 발명에 따르면, 전계 효과 트랜지스터는, 게이트 절연막을 통해 실리콘으로 실리콘 기판 상에 형성된 하부 게이트 전극, 하부 게이트 전극보다 위에 구리로 형성된 상부 게이트 전극, 하부 게이트 전극에 채널 부분을 구동하기에 충분한 전류를 공급할 수 있는 도전성을 가지며 상부 게이트 전극의 하부 표면을 덮어 구리의 확산을 막도록 형성된 제 1 배리어막, 제 1 배리어막과 접촉되어 있는 하부단을 가지며 상부 게이트 전극의 측면을 덮어 구리의 확산을 막도록 형성된 제 2 배리어막, 제 2 배리어막과 접촉되어 있는 단부를 가지며 상부 게이트 전극의 상부 표면을 덮어 구리의 확산을 막도록 형성된 제 3 배리어막, 게이트 전극 아래의 영역을 그 사이에 끼도록 실리콘 기판 내에 형성된 소스 및 드레인을 구비한다.
상부 게이트 전극은 제 1 내지 제 3 배리어막을 통해 전계 효과 트랜지스터의 나머지 부분과 접촉되어 있다. 즉, 상부 게이트 전극으로의 구리 확산은 어떠한 방향으로든 막을 수 있다. 본 발명의 뛰어난 효과로서, 트랜지스터의 특성을 열화시키지 않으면서 전계 효과 트랜지스터의 게이트 전극 재료로 구리를 사용할 수 있다.
본 발명에 따르면, 전계 효과 트랜지스터의 제조 방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극 상에 희생 패턴을 형성하는 단계, 소스 및 드레인이 형성되도록 하부 게이트 전극 및 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑하는 단계, 하부 게이트 전극 및 희생 패턴을 덮도록 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하는 단계, 희생 패턴의 상부 표면이 노출되도록 제 1 층간 절연막을 제거하는 단계, 하부 게이트 전극의 상부 표면을 노출시켜 하부 게이트 전극 상의 제 1 층간 절연막 내에 트렌치가 형성되도록 희생 패턴만을 선택적으로 제거하는 단계, 구리의 확산을 막기 위하여 하부 게이트 전극의 상부 표면 및 트렌치의 측면을 덮어 도전성을 갖는 제 1 및 제 2 배리어막을 형성하는 단계, 상부 게이트 전극의 저면 및 측면이 제 1 및 제 2 배리어막으로 덮이도록 제 1 및 제 2 배리어막을 통해 트렌치 내에 구리의 상부 게이트 전극을 형성하는 단계 및 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비한다.
본 발명에 따르면, 전계 효과 트랜지스터의 제조 방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계, 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계, 소스 및 드레인이 형성되도록 하부 게이트 전극 및 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑하는 단계, 하부 게이트 전극 및 희생 패턴을 덮도록 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하는 단계, 희생 패턴의 상부 표면을 노출시켜 하부 게이트 전극 상에 트렌치가 형성되도록 제 1 층간 절연막을 선택적으로 제거하는 단계, 에칭 스톱퍼층의 상부 표면이 노출되도록 희생 패턴을 선택적으로 제거하는 단계, 하부 게이트 전극의 상부 표면이 노출되도록 에칭 스톱퍼층을 제거하는 단계, 구리의 확산을 막기 위하여 하부 게이트 전극의 상부 표면 및 트렌치의 측면을 덮어 도전성을 갖는 제 1 및 제 2 배리어막을 형성하는 단계, 상부 게이트 전극의 저면 및 측면이 제 1 및 제 2 배리어막으로 덮이도록 제 1 및 제 2 배리어막을 통해 트렌치 내에 구리의 상부 게이트 전극을 형성하는 단계 및 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비한다.
상기 제조 방법에 있어서. 제 1 내지 제 3 배리어막을 통해 전계 효과 트랜지스터의 나머지 부분과 접촉되도록 상부 게이트 전극을 형성한다. 즉, 상부 게이트 전극으로의 구리 확산은 어떤 방향으로든 막을 수 있다. 본 발명의 뛰어난 효과로서, 트랜지스터의 특성을 열화시키지 않으면서 상기 전계 효과 트랜지스터의 게이트 전극 재료로 구리를 사용할 수 있다.
게다가, 소스 및 드레인을 형성한 후에 구리의 상부 게이트 전극을 형성한다. 즉, 소스 및 드레인 형성을 활성화하기 위한 고온 어닐링 후에 상부 게이트 전극을 형성한다. 그 결과, 상대적으로 낮은 융해점을 갖는 구리를 사용하여 상부 게이트 전극을 형성할 수 있다.
본 발명에 따르면, 전계 효과 트랜지스터의 제조 방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극 상에 희생 패턴을 형성하는 단계, 소스 및 드레인이 형성되도록 하부 게이트 전극 및 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑하는 단계, 하부 게이트 전극 및 희생 패턴의 측면 상에 구리의 확산을 막기 위한 절연 재료의 측벽을 형성하는 단계, 하부 게이트 전극 및 희생 패턴을 덮도록 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하는 단계, 희생 패턴의 상부 표면이 노출되도록 제 1 층간 절연막을 제거하는 단계, 하부 게이트 전극 상에 트렌치가 형성되도록 희생 패턴을 선택적으로 제거하는 단계, 하부 게이트 전극의 상부 표면을 덮고 제 1 배리어막의 양단이 상기 측벽과 접촉되도록 만들어 구리의 확산을 막도록 도전성을 갖는 제 1 배리어막을 형성하는 단계, 상부 게이트 전극의 저면이 제 1 배리어막으로 덮이도록 제 1 배리어막을 통해 트렌치 내에 구리의 상부 게이트 전극을 형성하고 상부 게이트 전극의 양측면이 측벽으로 형성된 제 2 배리어막으로 덮이도록 하는 단계 및 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비한다.
본 발명에 따르면, 전계 효과 트랜지스터의 제조 방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계, 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계, 소스 및 드레인이 형성되도록 하부 게이트 전극 및 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑하는 단계, 하부 게이트 전극의 양측면, 에칭 스톱퍼층 및 희생 패턴 상에 구리의 확산을 막기 위한 절연 재료의 측벽을 형성하는 단계, 하부 게이트 전극, 에칭 스톱퍼층 및 희생 패턴을 덮도록 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하는 단계, 희생 패턴의 상부 표면이 노출되도록 제 1 층간 절연막을 제거하는 단계, 에칭 스톱퍼층의 상부 표면이 노출되도록 희생 패턴을 선택적으로 제거하는 단계, 하부 게이트 전극 상에 트렌치가 형성되도록 에칭 스톱퍼층을 제거하는 단계, 하부 게이트 전극의 상부 표면과 접촉되도록 덮고 제 1 배리어막의 양단이 측벽과 접촉되도록 만들어 구리의 확산을 막도록 도전성을 갖는 제 1 배리어막을 형성하는 단계, 상부 게이트 전극의 저면이 제 1 배리어막으로 덮이도록 제 1 배리어막을 통해 트렌치 내에 구리의 상부 게이트 전극을 형성하고 상부 게이트 전극의 양측면이 측벽으로 형성된 제 2 배리어막으로 덮이도록 하는 단계 및 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비한다.
본 발명에 따르면, 전계 효과 트랜지스터의 제조 방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계, 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계, 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계, 소스 및 드레인이 형성되도록 하부 게이트 전극 및 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑하는 단계, 하부 게이트 전극의 양측면, 에칭 스톱퍼층 및 희생 패턴 상에 구리의 확산을 막기 위한 절연 재료의 측벽을 형성하는 단계, 하부 게이트 전극, 에칭 스톱퍼층 및 희생 패턴을 덮도록 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하는 단계, 희생 패턴의 상부 표면을 노출시켜 하부 게이트 전극 상에 트렌치가 형성되도록 제 1 층간 절연막을 선택적으로 제거하는 단계, 에칭 스톱퍼층의 상부 표면이 노출되도록 희생 패턴을 선택적으로 제거하는 단계, 에칭 스톱퍼층을 제거하는 단계, 하부 게이트 전극의 상부 표면과 접촉되도록 덮고 제 1 배리어막의 양단이 상기 측벽과 접촉되도록 만들어 구리의 확산을 막도록 도전성을 갖는 제 1 배리어막을 형성하는 단계, 상부 게이트 전극의 저면이 제 1 배리어막으로 덮이도록 제 1 배리어막을 통해 트렌치 내에 구리의 상부 게이트 전극을 형성하고 상부 게이트 전극의 양측면이 측벽으로 형성된 제 2 배리어막으로 덮이도록 하는 단계 및 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비한다.
상기 제조 방법에 있어서, 제 1 내지 제 3 배리어막을 통해 전계 효과 트랜지스터의 나머지 부분과 접촉되도록 상부 게이트 전극을 형성한다. 즉, 상부 게이트 전극으로의 구리 확산은 어떤 방향으로든 막을 수 있다. 본 발명의 뛰어난 효과로서, 트랜지스터의 특성을 열화시키지 않으면서 전계 효과 트랜지스터의 게이트 전극 재료로 구리를 사용할 수 있다.
게다가, 측벽을 또한 제 2 배리어막으로도 사용하기 때문에, 공정이 단순해 질 수 있다.
더 나아가, 소스 및 드레인을 형성한 후에 구리의 상부 게이트 전극을 형성한다. 즉, 소스 및 드레인 형성을 활성화하기 위한 고온 어닐링 후에 상부 게이트 전극을 형성한다. 그 결과, 상대적으로 낮은 융해점을 갖는 구리를 사용하여 상부 게이트 전극을 형성할 수 있다.

Claims (42)

  1. 실리콘 기판 (101, 601) 상에 게이트 절연막 (102, 602) 을 통해 실리콘으로 형성된 하부 게이트 전극 (103, 603);
    상기 하부 게이트 전극보다 위에 구리로 형성된 상부 게이트 전극 (104, 604);
    상기 하부 게이트 전극에 채널 부분을 구동하기에 충분한 전류를 공급할 수 있는 도전성을 가지며 상기 상부 게이트 전극의 하부 표면을 덮어 구리의 확산을 막도록 형성된 제 1 배리어막 (105, 605);
    상기 제 1 배리어막과 접촉되어 있는 하부단을 가지며 상기 상부 게이트 전극의 측면을 덮어 구리의 확산을 막도록 형성된 제 2 배리어막 (105, 605);
    상기 제 2 배리어막과 접촉되어 있는 단부를 가지며 상기 상부 게이트 전극의 상부 표면을 덮어 구리의 확산을 막도록 형성된 제 3 배리어막 (106, 606); 및
    상기 하부 게이트 전극 아래의 영역을 샌드위치하도록 상기 실리콘 기판 내에 형성된 소스 및 드레인 (109, 110, 609, 610) 을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극 상에 형성된 절연막 (111, 713) 을 더 구비하며,
    상기 제 2 배리어막은 상기 하부 게이트 전극의 측면 상에서 연장하고, 또한
    상기 제 2 배리어막은 소정의 에칭 조건하에서 상기 절연막의 에칭속도보다 더 낮은 에칭속도를 갖는 절연 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서, 상기 제 3 배리어막은 절연 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 실리콘 기판 상에 형성되며 상기 상부 게이트 전극 상에 개구부를 갖는 절연막 (209) 을 더 구비하며,
    상기 제 3 배리어막은 상기 절연막 상에서 연장하는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제 2 및 제 3 배리어막 각각은 고융점 금속 및 질화 고융점 금속 중의 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 1 항에 있어서, 상기 제 1 배리어막은 터널 전류를 흘릴 수 있는 두께를 가진 절연 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 배리어막 각각은 고융점 금속 및 질화 고융점 금속 중의 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 2 항에 있어서, 상기 절연 재료는 질화 실리콘 및 질화 붕소 중의 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 실리콘 기판 (101, 601) 상에 게이트 절연막 (102, 602) 을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극 (103, 603) 을 형성하는 단계;
    상기 하부 게이트 전극 상에 희생 패턴 (204a, 705a) 을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 상기 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인 (109, 110, 609, 610) 을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막 (209, 709) 을 형성하여 상기 하부 게이트 전극 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 제거하여 상기 희생 패턴의 상부 표면을 노출시키는 단계;
    상기 희생 패턴만을 선택적으로 제거하여 상기 하부 게이트 전극의 상부 표면을 노출시키고 상기 하부 게이트 전극 상의 상기 제 1 층간 절연막 내에 트렌치 (210, 710) 를 형성하는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 및 제 2 배리어막 (105, 605) 을 상기 하부 게이트 전극의 상부 표면 및 상기 트렌치의 측면을 덮도록 형성하는 단계;
    상기 제 1 및 제 2 배리어막을 통해 구리의 상부 게이트 전극 (104, 604) 을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면 및 측면이 상기 제 1 및 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막 (106, 606) 을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서, 상기의 희생 패턴은 소정의 에칭 조건하에서 실리콘 및 실리콘 산화물보다 더 높은 속도로 에칭되는 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  11. 실리콘 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계;
    상기 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 상기 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하여 상기 하부 게이트 전극 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 제거하여 상기 희생 패턴의 상부 표면을 노출시키는 단계;
    상기 희생 패턴을 선택적으로 제거하여 상기 에칭 스톱퍼층의 상부 표면을 노출시키는 단계;
    상기 에칭 스톱퍼층을 제거하여 상기 하부 게이트 전극의 상부 표면을 노출시키고 상기 하부 게이트 전극 상에 트렌치를 형성하는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 및 제 2 배리어막을 상기 하부 게이트 전극의 상부 표면 및 상기 트렌치의 측면을 덮도록 형성하는 단계;
    상기 제 1 및 제 2 배리어막을 통해 구리의 상부 게이트 전극 (104, 604) 을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면 및 측면이 상기 제 1 및 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  12. 실리콘 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계;
    상기 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하여 상기 하부 게이트 전극 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 선택적으로 제거하여 상기 희생 패턴의 상부 표면을 노출시키고 상기 하부 게이트 전극 상에 트렌치를 형성하는 단계;
    상기 희생 패턴을 선택적으로 제거하여 상기 에칭 스톱퍼층의 상부 표면을 노출시키는 단계;
    상기 에칭 스톱퍼층을 제거하여 상기 하부 게이트 전극의 상부 표면을 노출시키는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 및 제 2 배리어막을 상기 하부 게이트 전극의 상부 표면 및 상기 트렌치의 측면을 덮도록 형성하는 단계;
    상기 제 1 및 제 2 배리어막을 통해 구리의 상부 게이트 전극 (104, 604) 을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면 및 측면이 상기 제 1 및 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  13. 제 12 항에 있어서, 상기 희생 패턴은 소정의 에칭 조건하에서 실리콘 산화물의 에칭속도보다 더 높은 속도로 에칭되는 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 하부 게이트 전극의 상부 표면을 노출시키고, 상기 트렌치를 형성한 후, 고융점 금속막을 형성하는 단계;
    상기 고융점 금속막 상에 질화 고융점 금속막을 형성하는 단계;
    구리막을 형성하는 단계; 및
    상기 트렌치 이외 영역에서 상기 구리막, 상기 고융점 금속막 및 상기 질화 고융점 금속막을 제거하여 상기 구리의 상부 게이트 전극 및, 상기 고융점 금속막과 상기 질화 고융점 금속막으로 형성되는 제 1 과 제 2 배리어막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  15. 제 9 항에 있어서,
    상기 하부 게이트 전극의 상부 표면을 노출시키고, 상기 트렌치를 형성한 후, 제 1 고융점 금속막을 형성하는 단계;
    상기 제 1 고융점 금속막 상에 질화 고융점 금속막을 형성하는 단계;
    상기 질화 고융점 금속막 상에 제 2 고융점 금속막을 형성하는 단계;
    구리막을 형성하는 단계; 및
    상기 트렌치 이외 영역에서 상기 구리막, 상기 제 1 고융점 금속막, 상기 질화 고융점 금속막 및 상기 제 2 고융점 금속막을 제거하여 상기 구리의 상부 게이트 전극 및, 상기 제 1 고융점 금속막, 상기 질화 고융점 금속막과 상기 제 2 고융점 금속막으로 형성되는 제 1 과 제 2 배리어막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  16. 제 14 항에 있어서,
    상기 하부 게이트 전극과 접촉되어 있는 고융점 금속막을 형성하는 단계; 및
    상기 하부 게이트 전극과 접촉되어 있는 상기 고융점 금속막을 어닐링하여 상기 하부 게이트 전극과 접촉되어 있는, 상기 제 1 배리어막의 일부로써 사용되는, 고융점 금속 실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  17. 실리콘 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 희생 패턴을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 상기 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인을 형성하는 단계;
    구리의 확산을 막기 위하여 상기 하부 게이트 전극 및 상기 희생 패턴의 측면 상에 절연 재료의 측벽 (107a) 을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하여 상기 하부 게이트 전극 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 제거하여 상기 희생 패턴의 상부 표면을 노출시키는 단계;
    상기 희생 패턴을 선택적으로 제거하여 상기 하부 게이트 전극 상에 트렌치를 형성하는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 배리어막 (1201a) 을 상기 하부 게이트 전극의 상부 표면을 덮도록 형성하되 상기 제 1 배리어막의 양단이 상기 측벽과 접촉되도록 만드는 단계;
    상기 제 1 배리어막을 통해 구리의 상부 게이트 전극을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면이 상기 제 1 배리어막으로 덮이고 상기 상부 게이트 전극의 양측면이 상기 측벽으로 형성된 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  18. 실리콘 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계;
    상기 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인을 형성하는 단계;
    구리의 확산을 막기 위하여 상기 하부 게이트 전극, 상기 에칭 스톱퍼층 및 상기 희생 패턴의 양측면 상에 절연 재료의 측벽을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하여 상기 하부 게이트 전극, 상기 에칭 스톱퍼층 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 제거하여 상기 희생 패턴의 상부 표면을 노출시키는 단계;
    상기 희생 패턴을 선택적으로 제거하여 상기 에칭 스톱퍼층의 상부 표면을 노출시키는 단계;
    상기 에칭 스톱퍼층을 제거하여 상기 하부 게이트 전극 상에 트렌치를 형성하는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 배리어막을 형성하되 상기 하부 게이트 전극의 상부 표면과 접촉되도록 덮고 상기 제 1 배리어막의 양단이 상기 측벽과 접촉되도록 만드는 단계;
    상기 제 1 배리어막을 통해 구리의 상부 게이트 전극을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면이 상기 제 1 배리어막으로 덮이고 상기 상부 게이트 전극의 양측면이 상기 측벽으로 형성된 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  19. 실리콘 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 실리콘의 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 에칭 스톱퍼층을 형성하는 단계;
    상기 에칭 스톱퍼층 상에 희생 패턴을 형성하는 단계;
    상기 하부 게이트 전극 및 상기 희생 패턴을 마스크로 사용하여 실리콘 기판의 소정 영역내로 불순물을 도핑함으로써 소스 및 드레인을 형성하는 단계;
    구리의 확산을 막기 위하여 상기 하부 게이트 전극, 상기 에칭 스톱퍼층 및 상기 희생 패턴의 양측면 상에 절연 재료의 측벽을 형성하는 단계;
    상기 실리콘 기판 상에 실리콘 산화물의 제 1 층간 절연막을 형성하여 상기 하부 게이트 전극, 상기 에칭 스톱퍼층 및 상기 희생 패턴을 덮는 단계;
    상기 제 1 층간 절연막을 선택적으로 제거하여 상기 희생 패턴의 상부 표면을 노출시키고 상기 하부 게이트 전극 상에 트렌치를 형성하는 단계;
    상기 희생 패턴을 선택적으로 제거하여 상기 에칭 스톱퍼층의 상부 표면을 노출시키는 단계;
    상기 에칭 스톱퍼층을 제거하는 단계;
    구리의 확산을 막기 위하여 도전성을 갖는 제 1 배리어막을 형성하되 상기 하부 게이트 전극의 상부 표면과 접촉되도록 덮고 상기 제 1 배리어막의 양단이 상기 측벽과 접촉되도록 만드는 단계;
    상기 제 1 배리어막을 통해 구리의 상부 게이트 전극을 상기 트렌치 내에 형성하되 상기 상부 게이트 전극의 저면이 상기 제 1 배리어막으로 덮이고 상기 상부 게이트 전극의 양측면이 상기 측벽으로 형성된 제 2 배리어막으로 덮이도록 형성하는 단계; 및
    상기 상부 게이트 전극의 노출된 상부 표면을 덮어 구리의 확산을 막기 위한 제 3 배리어막을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  20. 제 17 항에 있어서, 상기 측벽은 질화 실리콘으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  21. 제 9 항에 있어서, 상기 제 1 배리어막은 터널 전류가 흐를 수 있는 두께만큼 상기 하부 게이트 전극의 상부 표면을 질화함으로써 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  22. 제 9 항에 있어서, 상기 제 1 또는 제 2 배리어막은 상기 트렌치의 저면 상에 90°의 각 또는 90°에 근접한 각으로 입사하는 입자의 수를 증가시킴으로써 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  23. 제 1 항에 있어서, 상기 제 1 배리어막은 2 층 이상을 갖는 다층막인 것을 특징으로 하는 전계 효과 트랜지스터.
  24. 제 1 항에 있어서, 상기 제 1 배리어막은 복수의 고융점 금속층, 고융점 금속 실리사이드층, 고융점 금속, 실리콘 및 질화물의 화합물층 및 질화 고융점 금속층의 조합들 중의 하나를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  25. 제 23 항에 있어서, 상기 제 1 배리어막은 최하층이 금속 실리사이드층 또는 고융점 금속, 실리콘 및 질화물의 화합물층으로 형성되어 있는 다층막인 것을 특징으로 하는 전계 효과 트랜지스터.
  26. 제 25 항에 있어서, 상기 제 1 배리어막은, 최하층이 금속 실리사이드층 또는 고융점 금속, 실리콘 및 질화물의 화합물층으로 형성되고 상기 금속 실리사이드층 상에 질화 고융점 금속막이 적층되어 있는 다층막인 것을 특징으로 하는 전계 효과 트랜지스터.
  27. 제 25 항에 있어서, 상기 제 1 배리어막은, 최하층이 금속 실리사이드층 또는 고융점 금속, 실리콘 및 질화물의 화합물층으로 형성되고 상기 금속 실리사이드층 상에 질화 고융점 금속막이 적층되어 있고, 최상층이 고융점 금속으로 형성되어 있는 다층막인 것을 특징으로 하는 전계 효과 트랜지스터.
  28. 제 1 항에 있어서, 고융점 금속 실리사이드막이 상기 소스 및 드레인 상에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  29. 제 9 항에 있어서, 상기 희생층, 상기 에칭 스톱퍼막 및 상기 하부 게이트 전극은 하드 마스크를 사용하여 처리되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  30. 제 11 항에 있어서, 상기 희생층, 상기 에칭 스톱퍼막 및 상기 하부 게이트 전극은 실리콘 산화물 또는 질화 실리콘으로 형성된 하드 마스크를 사용하여 처리되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  31. 제 9 항에 있어서, 고융점 금속 실리사이드는 상기 상부 게이트 전극의 형성 전에 상기 소스 및 드레인의 소정 영역 내에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  32. 제 3 항에 있어서, 상기 절연 재료는 질화 실리콘 또는 질화 붕소 중의 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  33. 제 4 항에 있어서, 상기 절연 재료는 질화 실리콘 또는 질화 붕소 중의 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  34. 제 5 항에 있어서, 상기 절연 재료는 질화 실리콘 또는 질화 붕소 중의 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  35. 제 6 항에 있어서, 상기 절연 재료는 질화 실리콘 또는 질화 붕소 중의 하나인 것을 특징으로 하는 전계 효과 트랜지스터.
  36. 제 14 항에 있어서,
    상기 하부 게이트 전극과 접촉되도록 고융점 금속막을 형성하는 단계; 및
    상기 하부 게이트 전극과 접촉되어 있는 상기 고융점 금속막을 어닐링하여 상기 하부 게이트 전극과 접촉되어 있는, 상기 제 1 배리어막의 일부로써 사용되는, 고융점 금속 실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  37. 제 17 항에 있어서, 상기 희생층, 상기 에칭 스톱퍼막 및 상기 하부 게이트 전극은 실리콘 산화물 또는 질화 실리콘으로 형성된 하드 마스크를 사용하여 처리되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  38. 제 22 항에 있어서, 상기 희생층, 상기 에칭 스톱퍼막 및 상기 하부 게이트 전극은 실리콘 산화물 또는 질화 실리콘으로 형성된 하드 마스크를 사용하여 처리되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  39. 제 14 항에 있어서, 상기 희생층, 상기 에칭 스톱퍼막 및 상기 하부 게이트 전극은 실리콘 산화물고융점리콘으로 형성된 하드 마스크를 사용하여 처리되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  40. 제 9 항에 있어서,
    상기 하부 게이트 전극의 상부 표면을 노출시키고, 상기 트렌치를 형성한 후, 고융점 금속, 실리콘 및 질소의 화합물막을 형성하는 단계;
    고융점 금속, 실리콘 및 질소의 상기 화합물막 상에 질화 고융점 금속막을 형성하는 단계;
    상기 상부 게이트 전극으로써 구리막을 형성하는 단계; 및
    상기 트렌치 이외 영역에서 상기 구리막, 상기 고융점 금속막 및 상기 질화 고융점 금속막을 제거하여 상기 구리의 상부 게이트 전극 및, 상기 고융점 금속막과 상기 질화 고융점 금속막으로 형성되는 제 1 과 제 2 배리어막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  41. 제 9 항에 있어서,
    상기 하부 게이트 전극의 상부 표면을 노출시키고, 상기 트렌치를 형성한 후, 고융점 금속, 실리콘 및 질소의 화합물막을 형성하는 단계;
    고융점 금속, 실리콘 및 질소의 상기 화합물막 상에 질화 고융점 금속막을 형성하는 단계;
    상기 질화 고융점 금속막 상에 고융점 금속막을 형성하는 단계;
    상기 상부 게이트 전극으로써 구리막을 형성하는 단계; 및
    상기 트렌치 이외 영역에서의 상기 구리막, 상기 제 1 고융점 금속막, 상기 질화 고융점 금속막 및 상기 제 2 고융점 금속막을 제거하여 상기 구리의 상부 게이트 전극 및, 상기 제 1 고융점 금속막, 상기 질화 고융점 금속막 및 상기 제 2 고융점 금속막으로 형성되는 제 1 과 제 2 배리어막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  42. 제 17 항에 있어서,
    상기 하부 게이트 전극과 접촉되도록 고융점 금속막을 형성하는 단계; 및
    상기 하부 게이트 전극과 접촉되어 있는 상기 고융점 금속막을 어닐링하여 상기 고융점 금속막을 실리콘과 반응시킴으로써 상기 하부 게이트 전극과 접촉되어 있는, 상기 제 1 배리어막의 일부로써 사용되는, 고융점 금속, 실리콘 및 질소의 화합물막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025949A (ko) * 2002-09-17 2004-03-27 아남반도체 주식회사 반도체 소자의 게이트 형성 방법
US20050151166A1 (en) * 2004-01-09 2005-07-14 Chun-Chieh Lin Metal contact structure and method of manufacture
US20060289931A1 (en) * 2004-09-26 2006-12-28 Samsung Electronics Co., Ltd. Recessed gate structures including blocking members, methods of forming the same, semiconductor devices having the recessed gate structures and methods of forming the semiconductor devices
DE602006012215D1 (de) * 2005-11-28 2010-03-25 Nxp Bv Verfahren zur herstellung selbstausgerichteter schottky-dioden für halbleiterbauelemente
KR100639220B1 (ko) * 2005-12-01 2006-11-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2007158220A (ja) * 2005-12-08 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7582558B2 (en) * 2006-07-14 2009-09-01 Intel Corporation Reducing corrosion in copper damascene processes
KR100836763B1 (ko) * 2006-12-28 2008-06-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100907181B1 (ko) * 2007-09-19 2009-07-09 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
US20090139558A1 (en) * 2007-11-29 2009-06-04 Shunpei Yamazaki Photoelectric conversion device and manufacturing method thereof
KR101045089B1 (ko) * 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US8236691B2 (en) * 2008-12-31 2012-08-07 Micron Technology, Inc. Method of high aspect ratio plug fill
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US9601630B2 (en) 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters
US9754827B1 (en) * 2016-04-29 2017-09-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabrication method thereof
TWI607367B (zh) * 2017-01-25 2017-12-01 友達光電股份有限公司 面板及其製造方法
US10546785B2 (en) 2017-03-09 2020-01-28 International Business Machines Corporation Method to recess cobalt for gate metal application
US10490673B2 (en) * 2018-03-02 2019-11-26 Texas Instruments Incorporated Integration of graphene and boron nitride hetero-structure device
US10468491B1 (en) 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673375B2 (ja) * 1984-03-19 1994-09-14 富士通株式会社 半導体装置の製造方法
JPH07115196A (ja) 1993-10-14 1995-05-02 Toshiba Corp 半導体装置及びその製造方法
KR0129985B1 (ko) * 1993-12-17 1998-04-07 김광호 반도체장치 및 그의 제조방법
JPH07273326A (ja) 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
US5654570A (en) * 1995-04-19 1997-08-05 International Business Machines Corporation CMOS gate stack
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
US6124189A (en) * 1997-03-14 2000-09-26 Kabushiki Kaisha Toshiba Metallization structure and method for a semiconductor device
JPH1187701A (ja) 1997-09-04 1999-03-30 Matsushita Electron Corp 半導体装置及び半導体装置の製造方法
US5940698A (en) * 1997-12-01 1999-08-17 Advanced Micro Devices Method of making a semiconductor device having high performance gate electrode structure
US6093628A (en) * 1998-10-01 2000-07-25 Chartered Semiconductor Manufacturing, Ltd Ultra-low sheet resistance metal/poly-si gate for deep sub-micron CMOS application

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