JP3450539B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP3450539B2 JP3450539B2 JP20960195A JP20960195A JP3450539B2 JP 3450539 B2 JP3450539 B2 JP 3450539B2 JP 20960195 A JP20960195 A JP 20960195A JP 20960195 A JP20960195 A JP 20960195A JP 3450539 B2 JP3450539 B2 JP 3450539B2
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Description
【０００１】
【発明の属する技術分野】この発明は、低抵抗の制御ゲ
ート電極を有する不揮発性半導体記憶装置の製造方法に
関する。
ート電極を有する不揮発性半導体記憶装置の製造方法に
関する。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）のゲート電極
は、高性能化の要求に従って、一般に低抵抗のポリサイ
ドが使用されている。また、ＥＥＰＲＯＭやＥＰＲＯＭ
を構成するメモリセルの制御ゲート電極も同様に、高速
の書込み、消去の要求に応じて、低抵抗のポリシリコン
とタングステンシリサイドの積層構造によって構成され
たタングステンポリサイドが使用されている。
は、高性能化の要求に従って、一般に低抵抗のポリサイ
ドが使用されている。また、ＥＥＰＲＯＭやＥＰＲＯＭ
を構成するメモリセルの制御ゲート電極も同様に、高速
の書込み、消去の要求に応じて、低抵抗のポリシリコン
とタングステンシリサイドの積層構造によって構成され
たタングステンポリサイドが使用されている。
【０００３】ここで、従来のタングステンポリサイドに
よって構成された制御ゲート電極を有するメモリセルの
構造とその製造方法の一例について説明する。図１３乃
至図１７は従来のＥＥＰＲＯＭの製造工程を示すもので
ある。
よって構成された制御ゲート電極を有するメモリセルの
構造とその製造方法の一例について説明する。図１３乃
至図１７は従来のＥＥＰＲＯＭの製造工程を示すもので
ある。
【０００４】図１３（ａ）（ｂ）において、半導体基板
１０１には選択的に素子分離領域１０２が形成されてい
る。素子領域に位置する半導体基板１０１には厚さ例え
ば１０ｎｍのシリコン酸化膜からなる第１の絶縁膜１０
３が形成される。この第１の絶縁膜１０３上及び素子分
離領域１０２上には、浮遊ゲート電極となる例えば厚さ
１００ｎｍの第１のポリシリコン１０４が形成される。
この第１のポリシリコン１０４にはリン（Ｐ）あるいは
ヒ素（Ａｓ）が５×１０19〜１×１０20ｃｍ-3ドーピン
グされる。前記素子分離領域１０２上の第１のポリシリ
コン１０４は選択的に除去され、素子分離領域１０２上
に浮遊ゲート電極分離領域１０５が形成される。
１０１には選択的に素子分離領域１０２が形成されてい
る。素子領域に位置する半導体基板１０１には厚さ例え
ば１０ｎｍのシリコン酸化膜からなる第１の絶縁膜１０
３が形成される。この第１の絶縁膜１０３上及び素子分
離領域１０２上には、浮遊ゲート電極となる例えば厚さ
１００ｎｍの第１のポリシリコン１０４が形成される。
この第１のポリシリコン１０４にはリン（Ｐ）あるいは
ヒ素（Ａｓ）が５×１０19〜１×１０20ｃｍ-3ドーピン
グされる。前記素子分離領域１０２上の第１のポリシリ
コン１０４は選択的に除去され、素子分離領域１０２上
に浮遊ゲート電極分離領域１０５が形成される。
【０００５】次に、図１４（ａ）（ｂ）に示すように、
第１のポリシリコン１０４と浮遊ゲート電極分離領域１
０５上に、シリコン酸化膜あるいはシリコン酸化膜とシ
リコン窒化膜の積層膜（ＯＮＯ膜）からなる第２の絶縁
膜１０６をシリコン酸化膜に換算して、例えば２２ｎｍ
形成する。この後、第２の絶縁膜１０６上に第２のポリ
シリコン１０７を例えば１００ｎｍ堆積し、この第２の
ポリシリコン１０７にＰあるいはＡｓを１×１０20〜２
×１０20ｃｍ-3ドーピングする。次に、第２のポリシリ
コン１０７上にタングステンシリサイド１０８を高融点
スパッタ法により例えば３００ｎｍ堆積する。
第１のポリシリコン１０４と浮遊ゲート電極分離領域１
０５上に、シリコン酸化膜あるいはシリコン酸化膜とシ
リコン窒化膜の積層膜（ＯＮＯ膜）からなる第２の絶縁
膜１０６をシリコン酸化膜に換算して、例えば２２ｎｍ
形成する。この後、第２の絶縁膜１０６上に第２のポリ
シリコン１０７を例えば１００ｎｍ堆積し、この第２の
ポリシリコン１０７にＰあるいはＡｓを１×１０20〜２
×１０20ｃｍ-3ドーピングする。次に、第２のポリシリ
コン１０７上にタングステンシリサイド１０８を高融点
スパッタ法により例えば３００ｎｍ堆積する。
【０００６】次に、フォトリグラフィと異方性エッチン
グを用いてタングステンシリサイド１０８、第２のポリ
シリコン１０７、第２の絶縁膜１０６、第１のポリシリ
コン１０４を順次選択的に除去し、図１５に示すよう
に、浮遊ゲート電極１０９と制御ゲート電極１１０を形
成する。この例において、第１の絶縁膜１０３上からタ
ングステンシリサイド１０８の上部までのトータルの厚
さＨは５２２ｎｍとなっている。
グを用いてタングステンシリサイド１０８、第２のポリ
シリコン１０７、第２の絶縁膜１０６、第１のポリシリ
コン１０４を順次選択的に除去し、図１５に示すよう
に、浮遊ゲート電極１０９と制御ゲート電極１１０を形
成する。この例において、第１の絶縁膜１０３上からタ
ングステンシリサイド１０８の上部までのトータルの厚
さＨは５２２ｎｍとなっている。
【０００７】素子の微細化が進み、図１５に示すメモリ
セルのゲート電極Ｇの幅Ｗとゲート電極Ｇの相互間距離
Ｓを例えば４００ｎｍとして、浮遊ゲート電極１０９と
制御ゲート電極１１０を形成した場合、ゲート電極Ｇの
アスペクト比Ａは、 Ａ＝Ｈ／Ｗ＝１．３０５ と大きな値となる。これは浮遊ゲート電極１０９と制御
ゲート電極１１０の加工が困難なことを示している。
セルのゲート電極Ｇの幅Ｗとゲート電極Ｇの相互間距離
Ｓを例えば４００ｎｍとして、浮遊ゲート電極１０９と
制御ゲート電極１１０を形成した場合、ゲート電極Ｇの
アスペクト比Ａは、 Ａ＝Ｈ／Ｗ＝１．３０５ と大きな値となる。これは浮遊ゲート電極１０９と制御
ゲート電極１１０の加工が困難なことを示している。
【０００８】上記のように、ゲート電極Ｇを形成した
後、図１６に示すように、ゲート電極Ｇの両側に位置す
る拡散領域１１１に、イオン注入法により不純物を注入
し、ソース、ドレイン領域１１２を形成する。この不純
物は半導体基板１０１が例えばＰ型基板あるいはＮ型基
板にＰウエルを形成し、メモリセル領域の基板表面をＰ
型としている場合Ａｓである。この不純物は例えば加速
電圧が６０ｋＶ、トーズ量が１×１０15ｃｍ-2程度で注
入される。
後、図１６に示すように、ゲート電極Ｇの両側に位置す
る拡散領域１１１に、イオン注入法により不純物を注入
し、ソース、ドレイン領域１１２を形成する。この不純
物は半導体基板１０１が例えばＰ型基板あるいはＮ型基
板にＰウエルを形成し、メモリセル領域の基板表面をＰ
型としている場合Ａｓである。この不純物は例えば加速
電圧が６０ｋＶ、トーズ量が１×１０15ｃｍ-2程度で注
入される。
【０００９】次に、注入したイオンの活性化と注入ダメ
ージを回復する目的で、例えば８５０℃のドライＯ2 の
雰囲気中で３０分間酸化し、半導体基板１０１のソース
・ドレイン領域１１２とゲート電極Ｇの側面及び上面に
熱酸化膜１１３を形成する。以降、この酸化を後酸化と
称す。
ージを回復する目的で、例えば８５０℃のドライＯ2 の
雰囲気中で３０分間酸化し、半導体基板１０１のソース
・ドレイン領域１１２とゲート電極Ｇの側面及び上面に
熱酸化膜１１３を形成する。以降、この酸化を後酸化と
称す。
【００１０】次に、図１７に示すように、ＢＰＳＧ (Bo
ron Phospho-Silicate Glass) などの層間絶縁膜１１４
を熱酸化膜１１３上に堆積する。上記のように、ゲート
電極Ｇのアスペクト比が大きい場合、ゲート電極Ｇの相
互間に位置する層間絶縁膜１１４内にボイドが発生しや
すい。ボイドの発生を抑えて層間絶縁膜１１４を良好に
形成する方法としては、図１８に示すように、異方性エ
ッチングによってゲート電極Ｇの側面に順テーパを形成
したり、層間絶縁膜１１４を形成する場合に、先ずＳ／
２以下の厚さで層間絶縁膜を堆積し、この後、適当な熱
処理によって堆積した層間絶縁膜をメルトし、さらに、
層間絶縁膜を堆積する工程を数回繰り返す方法等が考え
られる。しかし、加工の困難性や工程数の大幅な増加な
どの問題を有しており得策ではない。
ron Phospho-Silicate Glass) などの層間絶縁膜１１４
を熱酸化膜１１３上に堆積する。上記のように、ゲート
電極Ｇのアスペクト比が大きい場合、ゲート電極Ｇの相
互間に位置する層間絶縁膜１１４内にボイドが発生しや
すい。ボイドの発生を抑えて層間絶縁膜１１４を良好に
形成する方法としては、図１８に示すように、異方性エ
ッチングによってゲート電極Ｇの側面に順テーパを形成
したり、層間絶縁膜１１４を形成する場合に、先ずＳ／
２以下の厚さで層間絶縁膜を堆積し、この後、適当な熱
処理によって堆積した層間絶縁膜をメルトし、さらに、
層間絶縁膜を堆積する工程を数回繰り返す方法等が考え
られる。しかし、加工の困難性や工程数の大幅な増加な
どの問題を有しており得策ではない。
【００１１】
【発明が解決しようとする課題】上記のように、タング
ステンシリサイドを用いた従来の制御ゲート電極は、ア
スペクト比が大きくなり、ゲート電極の加工が困難にな
るとともに、良好な層間絶縁膜を形成するために複雑な
工程を必要としていた。
ステンシリサイドを用いた従来の制御ゲート電極は、ア
スペクト比が大きくなり、ゲート電極の加工が困難にな
るとともに、良好な層間絶縁膜を形成するために複雑な
工程を必要としていた。
【００１２】また、ゲート電極を形成した後、後酸化を
行う際、タングステンシリサイドの表面が酸化されるた
め、この表面へタングステンシリサイド内部のシリコン
が供給される。この結果、タングステンシリサイド内部
のＷ／Ｓｉ比がストイキオメトリーから外れて、タング
ステン・リッチとなり、異常酸化を起こしやすくなる。
あるいは、タングステンシリサイドのポリシリコンが薄
い場合、酸化時にタングステンシリサイド中へポリシリ
コンからシリコンが供給され、逆にタングステンシリサ
イドからタングステンが拡散するため、第２の絶縁膜
（ＯＮＯ膜）１０６の耐圧を劣化させることがある。こ
のため、酸化量が制限され、ソース、ドレイン領域に注
入したイオンの活性化や注入ダメージの回復が不十分と
なるなどの問題を有していた。
行う際、タングステンシリサイドの表面が酸化されるた
め、この表面へタングステンシリサイド内部のシリコン
が供給される。この結果、タングステンシリサイド内部
のＷ／Ｓｉ比がストイキオメトリーから外れて、タング
ステン・リッチとなり、異常酸化を起こしやすくなる。
あるいは、タングステンシリサイドのポリシリコンが薄
い場合、酸化時にタングステンシリサイド中へポリシリ
コンからシリコンが供給され、逆にタングステンシリサ
イドからタングステンが拡散するため、第２の絶縁膜
（ＯＮＯ膜）１０６の耐圧を劣化させることがある。こ
のため、酸化量が制限され、ソース、ドレイン領域に注
入したイオンの活性化や注入ダメージの回復が不十分と
なるなどの問題を有していた。
【００１３】この発明は、上記課題を解決するものであ
り、その目的とするところは、メモリセルのゲート電極
の加工が容易であり、しかも、ソース、ドレインとして
の拡散領域に注入したイオンが活性化し、注入ダメージ
を十分に回復し得るだけの後酸化を行うことができる不
揮発性半導体記憶装置の製造方法を提供しようとするも
のである。
り、その目的とするところは、メモリセルのゲート電極
の加工が容易であり、しかも、ソース、ドレインとして
の拡散領域に注入したイオンが活性化し、注入ダメージ
を十分に回復し得るだけの後酸化を行うことができる不
揮発性半導体記憶装置の製造方法を提供しようとするも
のである。
【００１４】
【００１５】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置の製造方法は、半導体基板上に素子分離領域
を形成する工程と、前記素子分離領域の相互間に位置す
る素子領域に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１のポリシリコンを堆積する工程と、前
記第１のポリシリコン上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２のポリシリコンを堆積す
る工程と、前記第２のポリシリコン、前記第２の絶縁膜
及び前記第１のポリシリコンを選択的にエッチングし、
制御ゲート電極、第２の絶縁膜及び浮遊ゲート電極とか
らなり、相互間隔がゲート電極の幅にほぼ等しい第１、
第２のゲート電極を形成する工程と、前記第１、第２の
ゲート電極の両側に位置する前記半導体基板に不純物を
導入し、拡散領域を形成する工程と、前記第１、第２の
ゲート電極の全面及び前記半導体基板上に熱酸化膜を形
成する工程と、全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜及び前記熱酸化膜を除去し、前記制御
ゲート電極としての第２のポリシリコンの上面を露出さ
せる工程と、全面に高融点金属からなる金属層を形成す
る工程と、前記金属層を熱処理し、前記露出された第２
のポリシリコン上の金属層のみシリサイド化する工程
と、前記シリサイド化した以外の部分の金属層を自己整
合的に除去する工程とを具備している。
体記憶装置の製造方法は、半導体基板上に素子分離領域
を形成する工程と、前記素子分離領域の相互間に位置す
る素子領域に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に第１のポリシリコンを堆積する工程と、前
記第１のポリシリコン上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２のポリシリコンを堆積す
る工程と、前記第２のポリシリコン、前記第２の絶縁膜
及び前記第１のポリシリコンを選択的にエッチングし、
制御ゲート電極、第２の絶縁膜及び浮遊ゲート電極とか
らなり、相互間隔がゲート電極の幅にほぼ等しい第１、
第２のゲート電極を形成する工程と、前記第１、第２の
ゲート電極の両側に位置する前記半導体基板に不純物を
導入し、拡散領域を形成する工程と、前記第１、第２の
ゲート電極の全面及び前記半導体基板上に熱酸化膜を形
成する工程と、全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜及び前記熱酸化膜を除去し、前記制御
ゲート電極としての第２のポリシリコンの上面を露出さ
せる工程と、全面に高融点金属からなる金属層を形成す
る工程と、前記金属層を熱処理し、前記露出された第２
のポリシリコン上の金属層のみシリサイド化する工程
と、前記シリサイド化した以外の部分の金属層を自己整
合的に除去する工程とを具備している。
【００１６】すなわち、この発明の不揮発性半導体記憶
装置において、浮遊ゲート電極と第２のゲート絶縁膜及
び制御ゲート電極の積層構造からなるゲート電極はアス
ペクト比が小さい。したがって、ゲート電極の加工が容
易となる。
装置において、浮遊ゲート電極と第２のゲート絶縁膜及
び制御ゲート電極の積層構造からなるゲート電極はアス
ペクト比が小さい。したがって、ゲート電極の加工が容
易となる。
【００１７】また、ゲート電極の両側に位置する拡散領
域にイオンを注入し、この後、後酸化してゲート電極の
全面に熱酸化膜を形成している。したがって、従来のよ
うに、シリサイド層の異常酸化や第２の絶縁膜の劣化を
防止して、拡散領域に注入したイオンを後酸化時に十分
に活性化でき、注入ダメージを回復することができる。
域にイオンを注入し、この後、後酸化してゲート電極の
全面に熱酸化膜を形成している。したがって、従来のよ
うに、シリサイド層の異常酸化や第２の絶縁膜の劣化を
防止して、拡散領域に注入したイオンを後酸化時に十分
に活性化でき、注入ダメージを回復することができる。
【００１８】さらに、サリサイドプロセスを用いること
により、第２のポリシリコン上にセルフアラインでシリ
サイド層を形成できる。したがって、低抵抗の制御ゲー
ト電極を簡単な処理工程によって形成できる。
により、第２のポリシリコン上にセルフアラインでシリ
サイド層を形成できる。したがって、低抵抗の制御ゲー
ト電極を簡単な処理工程によって形成できる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（ａ）（ｂ）におい
て、半導体基板２０１には選択的に素子分離領域２０２
が形成されている。素子領域に位置する半導体基板２０
１には厚さ例えば１０ｎｍのシリコン酸化膜からなる第
１の絶縁膜２０３が形成される。この第１の絶縁膜２０
３上及び素子分離領域２０２上には、浮遊ゲート電極と
なる例えば厚さ１００ｎｍの第１のポリシリコン２０４
が形成される。この第１のポリシリコン２０４にはリン
（Ｐ）あるいはヒ素（Ａｓ）が５×１０19〜１×１０20
ｃｍ-3ドーピングされる。前記素子分離領域２０２上の
第１のポリシリコン２０４は選択的に除去され、素子分
離領域２０２上に浮遊ゲート電極分離領域２０５が形成
される。
いて図面を参照して説明する。図１（ａ）（ｂ）におい
て、半導体基板２０１には選択的に素子分離領域２０２
が形成されている。素子領域に位置する半導体基板２０
１には厚さ例えば１０ｎｍのシリコン酸化膜からなる第
１の絶縁膜２０３が形成される。この第１の絶縁膜２０
３上及び素子分離領域２０２上には、浮遊ゲート電極と
なる例えば厚さ１００ｎｍの第１のポリシリコン２０４
が形成される。この第１のポリシリコン２０４にはリン
（Ｐ）あるいはヒ素（Ａｓ）が５×１０19〜１×１０20
ｃｍ-3ドーピングされる。前記素子分離領域２０２上の
第１のポリシリコン２０４は選択的に除去され、素子分
離領域２０２上に浮遊ゲート電極分離領域２０５が形成
される。
【００２０】次に、図２（ａ）（ｂ）に示すように、第
１のポリシリコン２０４と浮遊ゲート電極分離領域２０
５上に、シリコン酸化膜あるいはシリコン酸化膜とシリ
コン窒化膜の積層膜（ＯＮＯ膜）からなる第２の絶縁膜
２０６をシリコン酸化膜に換算して、例えば２２ｎｍ形
成する。この後、第２の絶縁膜２０６上に第２のポリシ
リコン２０７を例えば２５０ｎｍ堆積し、この第２のポ
リシリコン２０７にＰあるいはＡｓを１×１０20〜２×
１０20ｃｍ-3ドーピングする。第２のポリシリコン２０
７の厚さは浮遊ゲート電極分離領域２０５の幅の２分の
１以上が望ましい。
１のポリシリコン２０４と浮遊ゲート電極分離領域２０
５上に、シリコン酸化膜あるいはシリコン酸化膜とシリ
コン窒化膜の積層膜（ＯＮＯ膜）からなる第２の絶縁膜
２０６をシリコン酸化膜に換算して、例えば２２ｎｍ形
成する。この後、第２の絶縁膜２０６上に第２のポリシ
リコン２０７を例えば２５０ｎｍ堆積し、この第２のポ
リシリコン２０７にＰあるいはＡｓを１×１０20〜２×
１０20ｃｍ-3ドーピングする。第２のポリシリコン２０
７の厚さは浮遊ゲート電極分離領域２０５の幅の２分の
１以上が望ましい。
【００２１】次に、フォトリグラフィと異方性エッチン
グを用いて第２のポリシリコン２０７、第２の絶縁膜２
０６、第１のポリシリコン２０４を順次選択的に除去
し、図３に示すように、浮遊ゲート電極２０８と制御ゲ
ート電極２０９を形成する。この例において、第１の絶
縁膜２０２上から第２のポリシリコン２０７の上部まで
のトータルの厚さＨは、３７７ｎｍであり、ゲート幅Ｗ
を４００ｎｍとした場合、アスペクト比は０．９４２と
なり、従来に比べて大幅に低減されている。
グを用いて第２のポリシリコン２０７、第２の絶縁膜２
０６、第１のポリシリコン２０４を順次選択的に除去
し、図３に示すように、浮遊ゲート電極２０８と制御ゲ
ート電極２０９を形成する。この例において、第１の絶
縁膜２０２上から第２のポリシリコン２０７の上部まで
のトータルの厚さＨは、３７７ｎｍであり、ゲート幅Ｗ
を４００ｎｍとした場合、アスペクト比は０．９４２と
なり、従来に比べて大幅に低減されている。
【００２２】上記のように、浮遊ゲート電極２０８、第
２の絶縁膜２０６、制御ゲート電極２０９とからなるゲ
ート電極Ｇを形成した後、図４に示すように、各ゲート
電極Ｇの両側に位置する拡散領域２１０に、イオン注入
法により不純物を注入し、ソース、ドレイン領域２１１
を形成する。この不純物は半導体基板２０１が例えばＰ
型基板あるいはＮ型基板にＰウエルを形成し、メモリセ
ル形成領域の基板表面をＰ型としている場合Ａｓであ
る。この不純物は例えば加速電圧が６０ｋＶ、トーズ量
が１×１０15ｃｍ-2程度で注入される。
２の絶縁膜２０６、制御ゲート電極２０９とからなるゲ
ート電極Ｇを形成した後、図４に示すように、各ゲート
電極Ｇの両側に位置する拡散領域２１０に、イオン注入
法により不純物を注入し、ソース、ドレイン領域２１１
を形成する。この不純物は半導体基板２０１が例えばＰ
型基板あるいはＮ型基板にＰウエルを形成し、メモリセ
ル形成領域の基板表面をＰ型としている場合Ａｓであ
る。この不純物は例えば加速電圧が６０ｋＶ、トーズ量
が１×１０15ｃｍ-2程度で注入される。
【００２３】次に、注入したイオンの活性化と注入ダメ
ージを回復する目的で、例えば８５０℃のドライＯ2 の
雰囲気中で３０分間後酸化し、半導体基板２０１のソー
ス・ドレイン領域２１１上とゲート電極Ｇの側面と上面
に熱酸化膜２１２を形成する。
ージを回復する目的で、例えば８５０℃のドライＯ2 の
雰囲気中で３０分間後酸化し、半導体基板２０１のソー
ス・ドレイン領域２１１上とゲート電極Ｇの側面と上面
に熱酸化膜２１２を形成する。
【００２４】次に、図５に示すように、ＢＰＳＧなどの
層間絶縁膜２１３を熱酸化膜２１２上に堆積する。熱酸
化膜２１２の厚さはゲート電極Ｇ相互間距離Ｓの２分の
１以上であることが望ましい。このメモリセル構造は、
従来に比べてゲート電極Ｇのアスペクト比が小さいた
め、ボイドの発生を抑えてゲート電極Ｇ相互間に層間絶
縁膜２１３を形成できる。
層間絶縁膜２１３を熱酸化膜２１２上に堆積する。熱酸
化膜２１２の厚さはゲート電極Ｇ相互間距離Ｓの２分の
１以上であることが望ましい。このメモリセル構造は、
従来に比べてゲート電極Ｇのアスペクト比が小さいた
め、ボイドの発生を抑えてゲート電極Ｇ相互間に層間絶
縁膜２１３を形成できる。
【００２５】次に、図６（ａ）（ｂ）に示すように、層
間絶縁膜２１３とポリシリコンとの選択比が１に近いレ
ジストを塗布し、異方性エッチングによってエッチバッ
クして層間絶縁膜２１３と熱酸化膜２１２を除去し、第
２のポリシリコン２０７の表面を露出させる。
間絶縁膜２１３とポリシリコンとの選択比が１に近いレ
ジストを塗布し、異方性エッチングによってエッチバッ
クして層間絶縁膜２１３と熱酸化膜２１２を除去し、第
２のポリシリコン２０７の表面を露出させる。
【００２６】次に、図７に示すように、層間絶縁膜２１
３と第２のポリシリコン２０７の表面に、ＣＶＤ法によ
って、高融点金属例えばチタン２１４を３０ｎｍ程度堆
積する。この後、サリサイドプロセスによる適当な温度
で加熱処理し、チタン２１４をシリサイド化する。この
サリサイド工程でシリサイド化されなかった層間絶縁膜
２１３上の未反応のチタン２１４を例えば酸処理によっ
てエッチングし、除去すると、図８に示すように、第２
のポリシリコン２０７の上にチタンシリサイド層２１４
ａが形成される。この後、通常の製造工程を経て配線層
等が形成され、ＥＥＰＲＯＭが完成される。
３と第２のポリシリコン２０７の表面に、ＣＶＤ法によ
って、高融点金属例えばチタン２１４を３０ｎｍ程度堆
積する。この後、サリサイドプロセスによる適当な温度
で加熱処理し、チタン２１４をシリサイド化する。この
サリサイド工程でシリサイド化されなかった層間絶縁膜
２１３上の未反応のチタン２１４を例えば酸処理によっ
てエッチングし、除去すると、図８に示すように、第２
のポリシリコン２０７の上にチタンシリサイド層２１４
ａが形成される。この後、通常の製造工程を経て配線層
等が形成され、ＥＥＰＲＯＭが完成される。
【００２７】上記製造方法によれば、第２のポリシリコ
ン２０７を第２の絶縁膜２０６上に堆積した後、第２の
ポリシリコン２０７、第２の絶縁膜２０６、第１のポリ
シリコン２０４をエッチングしてゲート電極Ｇを形成し
ている。したがって、従来のタングステンシリサイドを
用いた制御ゲート電極に比べてアスペクト比を小さくす
ることができるため、容易にゲート電極を加工できる。
ン２０７を第２の絶縁膜２０６上に堆積した後、第２の
ポリシリコン２０７、第２の絶縁膜２０６、第１のポリ
シリコン２０４をエッチングしてゲート電極Ｇを形成し
ている。したがって、従来のタングステンシリサイドを
用いた制御ゲート電極に比べてアスペクト比を小さくす
ることができるため、容易にゲート電極を加工できる。
【００２８】また、第２のポリシリコン２０７、第２の
絶縁膜２０６、第１のポリシリコン２０４からなるゲー
ト電極Ｇの両側に位置する拡散領域２１０にイオンを注
入し、この後、全体を後酸化してゲート電極Ｇの全面に
熱酸化膜２１２を形成している。したがって、従来のタ
ングステンシリサイドを用いたゲート電極の場合のよう
に、シリサイド層の異常酸化やＯＮＯ膜からなる第２の
絶縁膜２０６の劣化を防止できる。しかも、拡散領域に
注入したイオンを後酸化時に十分に活性化でき、注入ダ
メージを回復することができる。
絶縁膜２０６、第１のポリシリコン２０４からなるゲー
ト電極Ｇの両側に位置する拡散領域２１０にイオンを注
入し、この後、全体を後酸化してゲート電極Ｇの全面に
熱酸化膜２１２を形成している。したがって、従来のタ
ングステンシリサイドを用いたゲート電極の場合のよう
に、シリサイド層の異常酸化やＯＮＯ膜からなる第２の
絶縁膜２０６の劣化を防止できる。しかも、拡散領域に
注入したイオンを後酸化時に十分に活性化でき、注入ダ
メージを回復することができる。
【００２９】さらに、ゲート電極Ｇのアスペクト比が従
来に比べて小さいため、厚い層間絶縁膜２１３を形成す
る際、ボイドの発生を抑えてゲート電極Ｇの相互間に層
間絶縁膜２１３を形成できる。
来に比べて小さいため、厚い層間絶縁膜２１３を形成す
る際、ボイドの発生を抑えてゲート電極Ｇの相互間に層
間絶縁膜２１３を形成できる。
【００３０】また、サリサイドプロセスを用いることに
より、第２のポリシリコン２０７上にセルフアラインで
チタンシリサイド層を形成できる。したがって、低抵抗
の制御ゲート電極を簡単な処理工程によって形成でき
る。
より、第２のポリシリコン２０７上にセルフアラインで
チタンシリサイド層を形成できる。したがって、低抵抗
の制御ゲート電極を簡単な処理工程によって形成でき
る。
【００３１】さらに、上記方法によって製造された装置
は、制御ゲート電極と層間絶縁膜の高さが等しく平坦化
されている。したがって、この装置の上方に多層の配線
を容易に設けることができる利点を有している。
は、制御ゲート電極と層間絶縁膜の高さが等しく平坦化
されている。したがって、この装置の上方に多層の配線
を容易に設けることができる利点を有している。
【００３２】次に、この発明の第２の実施の態様につい
て説明する。上記第１の実施の態様は、制御ゲート電極
２０９の上面のみにチタン２１４からなるシリサイド層
を形成したが、この実施の態様では制御ゲート電極２０
９の上面及びソース、ドレイン領域上にシリサイド層を
形成する。
て説明する。上記第１の実施の態様は、制御ゲート電極
２０９の上面のみにチタン２１４からなるシリサイド層
を形成したが、この実施の態様では制御ゲート電極２０
９の上面及びソース、ドレイン領域上にシリサイド層を
形成する。
【００３３】図９は、第１の実施の態様における図４の
次の工程を示している。すなわち、半導体基板の全面に
は低圧ＣＶＤ法により、ゲート電極相互間の距離の２分
の１以下の厚さ、例えば厚さ５０ｎｍでシリコン酸化膜
２１５が堆積される。次に、図１０に示すように、異方
性エッチングによって、ゲート電極Ｇ及び拡散領域上の
シリコン酸化膜２１５及び熱酸化膜２１２を除去し、ゲ
ート電極Ｇの側面のみにシリコン酸化膜２１５及び熱酸
化膜２１２を残す。
次の工程を示している。すなわち、半導体基板の全面に
は低圧ＣＶＤ法により、ゲート電極相互間の距離の２分
の１以下の厚さ、例えば厚さ５０ｎｍでシリコン酸化膜
２１５が堆積される。次に、図１０に示すように、異方
性エッチングによって、ゲート電極Ｇ及び拡散領域上の
シリコン酸化膜２１５及び熱酸化膜２１２を除去し、ゲ
ート電極Ｇの側面のみにシリコン酸化膜２１５及び熱酸
化膜２１２を残す。
【００３４】この後、図１１に示すように、全面にＣＶ
Ｄ法によって高融点金属、例えばチタン２１６を３０ｎ
ｍ程度堆積する。次に、サリサイドプロセスによる適当
な温度で加熱処理し、チタン２１６をシリサイド化す
る。このサリサイド化工程でシリサイド化されなかった
シリコン酸化膜２１５上の未反応のチタン２１６を、例
えば酸処理によって除去する。すると、図１２に示すよ
うに、第２のポリシリコン２０７及び拡散領域上にのみ
チタンシリサイド層２１６ａが形成される。
Ｄ法によって高融点金属、例えばチタン２１６を３０ｎ
ｍ程度堆積する。次に、サリサイドプロセスによる適当
な温度で加熱処理し、チタン２１６をシリサイド化す
る。このサリサイド化工程でシリサイド化されなかった
シリコン酸化膜２１５上の未反応のチタン２１６を、例
えば酸処理によって除去する。すると、図１２に示すよ
うに、第２のポリシリコン２０７及び拡散領域上にのみ
チタンシリサイド層２１６ａが形成される。
【００３５】上記第２の実施の態様によれば、第１の実
施の態様に比べて僅かに工程を増加するだけで、ソー
ス、ドレイン領域となる拡散領域上にもチタンシリサイ
ド層を形成できるため、ソース、ドレイン領域を低抵抗
化できる。したがって、データの読み出し速度を高速化
できるとともに、ドレイン領域にビット線を接続する場
合、コンタクト抵抗を減少できる。
施の態様に比べて僅かに工程を増加するだけで、ソー
ス、ドレイン領域となる拡散領域上にもチタンシリサイ
ド層を形成できるため、ソース、ドレイン領域を低抵抗
化できる。したがって、データの読み出し速度を高速化
できるとともに、ドレイン領域にビット線を接続する場
合、コンタクト抵抗を減少できる。
【００３６】尚、上記両実施の態様ではＮ型ＭＯＳトラ
ンジスタによってメモリセルを構成したが、Ｐ型ＭＯＳ
トランジスタによってメモリセルを構成してもよい。こ
の場合、Ｎ型基板あるいはＰ型基板にＮウエルを形成
し、メモリセル形成領域の基板表面をＮ型にしておけば
よい。
ンジスタによってメモリセルを構成したが、Ｐ型ＭＯＳ
トランジスタによってメモリセルを構成してもよい。こ
の場合、Ｎ型基板あるいはＰ型基板にＮウエルを形成
し、メモリセル形成領域の基板表面をＮ型にしておけば
よい。
【００３７】また、上記第１の実施の態様の図６に示
す、第２のポリシリコン２０７の表面を露出させるため
の層間絶縁膜２１３のエッチングは、異方性エッチング
に限定されるものではなく、ＣＭＰ（Chemical Mechani
cal Polish）を用いることも可能である。この場合、層
間絶縁膜２１３と第２のポリシリコン２０７を非選択的
にエッチングし、第２のポリシリコン２０７の表面まで
平坦化すればよい。
す、第２のポリシリコン２０７の表面を露出させるため
の層間絶縁膜２１３のエッチングは、異方性エッチング
に限定されるものではなく、ＣＭＰ（Chemical Mechani
cal Polish）を用いることも可能である。この場合、層
間絶縁膜２１３と第２のポリシリコン２０７を非選択的
にエッチングし、第２のポリシリコン２０７の表面まで
平坦化すればよい。
【００３８】さらに、シリサイド層を形成する材料は、
チタンに限定されるものではなく、タングステン（Ｗ）
やモリブデン（Ｍｏ）等を用いることも可能である。そ
の他、この発明の要旨を変えない範囲で種々変形実施可
能である。
チタンに限定されるものではなく、タングステン（Ｗ）
やモリブデン（Ｍｏ）等を用いることも可能である。そ
の他、この発明の要旨を変えない範囲で種々変形実施可
能である。
【００３９】
【発明の効果】以上詳述したようにこの発明によれば、
制御ゲート電極はその上面にシリサイド層を有している
ため、低抵抗化が可能である。また、制御ゲート電極と
層間絶縁膜の高さが等しくされている。したがって、こ
の装置は平坦が良好であるため、上方に多層の配線を容
易に設けることができる。しかも、ゲート電極のアスペ
クト比が小さいため、ゲート電極の加工が容易である。
さらに、ソース、ドレインとしての拡散領域に注入した
イオンを十分に活性化でき、注入ダメージを回復し得る
だけの後酸化を行うことができるとともに、メモリセル
のゲート電極相互間に層間絶縁膜を容易に形成できる。
制御ゲート電極はその上面にシリサイド層を有している
ため、低抵抗化が可能である。また、制御ゲート電極と
層間絶縁膜の高さが等しくされている。したがって、こ
の装置は平坦が良好であるため、上方に多層の配線を容
易に設けることができる。しかも、ゲート電極のアスペ
クト比が小さいため、ゲート電極の加工が容易である。
さらに、ソース、ドレインとしての拡散領域に注入した
イオンを十分に活性化でき、注入ダメージを回復し得る
だけの後酸化を行うことができるとともに、メモリセル
のゲート電極相互間に層間絶縁膜を容易に形成できる。
【００４０】またソース、ドレイン領域となる拡散領域
上にもシリサイド層を形成しているため、ソース、ドレ
イン領域を低抵抗化できる。したがって、データの読み
出し速度を高速化できるとともに、コンタクト抵抗を減
少できる。
上にもシリサイド層を形成しているため、ソース、ドレ
イン領域を低抵抗化できる。したがって、データの読み
出し速度を高速化できるとともに、コンタクト抵抗を減
少できる。
【図１】図１（ａ）はこの発明に係わる製造方法の第１
の実施の態様を説明するために示す断面図、図１（ｂ）
は図１（ａ）の１ｂ−１ｂ線に沿った断面図。
の実施の態様を説明するために示す断面図、図１（ｂ）
は図１（ａ）の１ｂ−１ｂ線に沿った断面図。
【図２】図２（ａ）は図１に続く工程を示す断面図、図
２（ｂ）は図２（ａ）の２ｂ−２ｂ線に沿った断面図。
２（ｂ）は図２（ａ）の２ｂ−２ｂ線に沿った断面図。
【図３】図３は図２に続く工程を示す断面図。
【図４】図４は図３に続く工程を示す断面図。
【図５】図５は図４に続く工程を示す断面図。
【図６】図６（ａ）は図５に続く工程を示す断面図、図
６（ｂ）は図６（ａ）の６ｂ−６ｂ線に沿った断面図。
６（ｂ）は図６（ａ）の６ｂ−６ｂ線に沿った断面図。
【図７】図７は図６に続く工程を示す断面図。
【図８】図８は図７に続く工程を示す断面図。
【図９】図９はこの発明に係わる製造方法の第２の実施
の態様を説明するために示す断面図。
の態様を説明するために示す断面図。
【図１０】図１０は図９に続く工程を示す断面図。
【図１１】図１１は図１０に続く工程を示す断面図。
【図１２】図１２は図１１に続く工程を示す断面図。
【図１３】図１３（ａ）は従来の製造方法を説明するた
めに示す断面図、図１３（ｂ）は図１３（ａ）の１３ｂ
−１３ｂ線に沿った断面図。
めに示す断面図、図１３（ｂ）は図１３（ａ）の１３ｂ
−１３ｂ線に沿った断面図。
【図１４】図１４（ａ）は図１３に続く工程を示す断面
図、図１４（ｂ）は図１４（ａ）の１４ｂ−１４ｂ線に
沿った断面図。
図、図１４（ｂ）は図１４（ａ）の１４ｂ−１４ｂ線に
沿った断面図。
【図１５】図１５は図１４に続く工程を示す断面図。
【図１６】図１６は図１５に続く工程を示す断面図。
【図１７】図１７は図１６に続く工程を示す断面図。
【図１８】図１８はゲート電極の加工例を示す断面図。
２０１…半導体基板、２０２…素子分離領域、２０３…
第１の絶縁膜、２０４…第１のポリシリコン、２０６…
第２の絶縁膜、２０７…第２のポリシリコン、２０８…
浮遊ゲート電極、２０９…制御ゲート電極、２１０…拡
散領域、２１２…熱酸化膜、２１３…層間絶縁膜、２１
４、２１６…チタン、２１４ａ、２１６ａ…チタンシリ
サイド層、Ｇ…ゲート電極、２１５…シリコン酸化膜。
第１の絶縁膜、２０４…第１のポリシリコン、２０６…
第２の絶縁膜、２０７…第２のポリシリコン、２０８…
浮遊ゲート電極、２０９…制御ゲート電極、２１０…拡
散領域、２１２…熱酸化膜、２１３…層間絶縁膜、２１
４、２１６…チタン、２１４ａ、２１６ａ…チタンシリ
サイド層、Ｇ…ゲート電極、２１５…シリコン酸化膜。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (7)
- 【請求項１】 半導体基板上に素子分離領域を形成する
工程と、 前記素子分離領域の相互間に位置する素子領域に第１の
絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１のポリシリコンを堆積する工
程と、 前記第１のポリシリコン上に第２の絶縁膜を形成する工
程と、 前記第２の絶縁膜上に第２のポリシリコンを堆積する工
程と、 前記第２のポリシリコン、前記第２の絶縁膜及び前記第
１のポリシリコンを選択的にエッチングし、制御ゲート
電極、第２の絶縁膜及び浮遊ゲート電極とからなり、相
互間隔がゲート電極の幅にほぼ等しい第１、第２のゲー
ト電極を形成する工程と、 前記第１、第２のゲート電極の両側に位置する前記半導
体基板に不純物を導入し、拡散領域を形成する工程と、 前記第１、第２のゲート電極の全面及び前記半導体基板
上に熱酸化膜を形成する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜及び前記熱酸化膜を除去し、前記制御
ゲート電極としての第２のポリシリコンの上面を露出さ
せる工程と、 全面に高融点金属からなる金属層を形成する工程と、 前記金属層を熱処理し、前記露出された第２のポリシリ
コン上の金属層のみシリサイド化する工程と、 前記シリサイド化した以外の部分の金属層を自己整合的
に除去する工程とを具備することを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項２】 前記第３の絶縁膜は第１、第２のゲート
電極相互間の距離の２分の１以上の厚さで堆積されてい
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項３】 前記第３の絶縁膜を除去する工程は、前
記第３の絶縁膜を異方性エッチングすることにより、前
記第３の絶縁膜の上面を前記制御ゲート電極の上面と一
致するように平坦化することを特徴とする請求項２記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記第３の絶縁膜を除去する工程は、前
記第３の絶縁膜を化学的機械的研磨することにより、前
記第３の絶縁膜の上面を前記制御ゲート電極の上面と一
致するように平坦化することを特徴とする請求項２記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 前記第３の絶縁膜は第１、第２のゲート
電極相互間の距離の２分の１以下の厚さで堆積されてい
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項６】 前記第３の絶縁膜を除去する工程は、前
記第３の絶縁膜を異方性エッチングすることにより、前
記制御ゲート電極としての第２のポリシリコンの上面と
前記拡散領域を露出させることを特徴とする請求項５記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記シリサイド化された前記金属層は前
記露出された前記制御ゲート電極としての第２のポリシ
リコンの上面と前記拡散領域上に形成されることを特徴
とする請求項６記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20960195A JP3450539B2 (ja) | 1995-08-17 | 1995-08-17 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20960195A JP3450539B2 (ja) | 1995-08-17 | 1995-08-17 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955442A JPH0955442A (ja) | 1997-02-25 |
| JP3450539B2 true JP3450539B2 (ja) | 2003-09-29 |
Family
ID=16575519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20960195A Expired - Fee Related JP3450539B2 (ja) | 1995-08-17 | 1995-08-17 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450539B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3264241B2 (ja) | 1998-02-10 | 2002-03-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6140216A (en) * | 1998-04-14 | 2000-10-31 | Advanced Micro Devices, Inc. | Post etch silicide formation using dielectric etchback after global planarization |
| JP3097657B2 (ja) | 1998-05-13 | 2000-10-10 | 日本電気株式会社 | 半導体記憶装置とその製造方法 |
| KR100507861B1 (ko) * | 2000-12-20 | 2005-08-18 | 주식회사 하이닉스반도체 | 플래쉬 반도체소자의 게이트 형성방법 |
| JP5076548B2 (ja) * | 2007-02-22 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
1995
- 1995-08-17 JP JP20960195A patent/JP3450539B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0955442A (ja) | 1997-02-25 |
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