JP3264241B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
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Description
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲートを備えたメモリセルを有する半導体装置およびそ
の製造方法に関する。
ゲートを備えたメモリセルを有する半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】従来の一般的なフラッシュメモリを、図
５を用いて説明する。図５において、（ａ）はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、（ｂ），（ｃ）は断面図である。このフラッ
シュメモリのメモリセルは、半導体基板５０１上にゲー
ト絶縁膜５０２を介してフローティングゲート５０３が
形成されている。このフローティングゲートは、図５
（ｂ）に示すように、その断面が「Ｔ」文字形に形成さ
れ、上部が横にせり出すように形成されている。このよ
うな形状とすることで、フローティングゲート５０３の
容量を大きくしている。
５を用いて説明する。図５において、（ａ）はフラッシ
ュメモリの一部であるメモリセル部分を示す平面図であ
る。また、（ｂ），（ｃ）は断面図である。このフラッ
シュメモリのメモリセルは、半導体基板５０１上にゲー
ト絶縁膜５０２を介してフローティングゲート５０３が
形成されている。このフローティングゲートは、図５
（ｂ）に示すように、その断面が「Ｔ」文字形に形成さ
れ、上部が横にせり出すように形成されている。このよ
うな形状とすることで、フローティングゲート５０３の
容量を大きくしている。
【０００３】また、半導体基板５０１のゲート絶縁膜５
０２両脇には、ソース５０４およびドレイン５０５が形
成され、また、素子分離用の分離酸化膜５０６により領
域が区画され分離されている。また、フローティングゲ
ート５０３上にはＯＮＯ膜５０７を介して制御ゲート５
０８が形成されている。この制御ゲート５０８がワード
線の一部となる。また、複数のフローティングゲート５
０３共通にソース５０４およびドレイン５０５が形成さ
れ、その共通に形成されたドレイン５０５がビット線の
一部として用いられている。
０２両脇には、ソース５０４およびドレイン５０５が形
成され、また、素子分離用の分離酸化膜５０６により領
域が区画され分離されている。また、フローティングゲ
ート５０３上にはＯＮＯ膜５０７を介して制御ゲート５
０８が形成されている。この制御ゲート５０８がワード
線の一部となる。また、複数のフローティングゲート５
０３共通にソース５０４およびドレイン５０５が形成さ
れ、その共通に形成されたドレイン５０５がビット線の
一部として用いられている。
【０００４】このフラッシュメモリは、図５に示すよう
に、紙面横方向に分離酸化膜５０６で区画されたメモリ
セルが複数配列している。また、紙面縦方向には、フロ
ーティングゲート複数が配置され、それらで１つのメモ
リセル列を構成している。そして、図５（ｃ）に示すよ
うに、ビット線の一部として用いられている共通のドレ
イン５０５より、１つのメモリセル端部において、コン
タクト５０９を介してビット配線５１１に接続してい
る。このビット配線５１１は、制御ゲート５０８上に層
間絶縁膜５１０を介して形成されている。
に、紙面横方向に分離酸化膜５０６で区画されたメモリ
セルが複数配列している。また、紙面縦方向には、フロ
ーティングゲート複数が配置され、それらで１つのメモ
リセル列を構成している。そして、図５（ｃ）に示すよ
うに、ビット線の一部として用いられている共通のドレ
イン５０５より、１つのメモリセル端部において、コン
タクト５０９を介してビット配線５１１に接続してい
る。このビット配線５１１は、制御ゲート５０８上に層
間絶縁膜５１０を介して形成されている。
【０００５】以上示したように、上述のフラッシュメモ
リでは、複数のメモリセルに共通してソース・ドレイン
を配置し、そのドレインをビット線の一部として用い、
ビット線に引き出すためのコンタクトを複数のメモリセ
ルに１つ配置するようにした。このため、図５の紙面縦
方向にメモリセルの間隔を狭めることが可能となり、セ
ルサイズの縮小化を図ることが可能となる。
リでは、複数のメモリセルに共通してソース・ドレイン
を配置し、そのドレインをビット線の一部として用い、
ビット線に引き出すためのコンタクトを複数のメモリセ
ルに１つ配置するようにした。このため、図５の紙面縦
方向にメモリセルの間隔を狭めることが可能となり、セ
ルサイズの縮小化を図ることが可能となる。
【０００６】
【発明が解決しようとする課題】ところで、例えばマイ
コン混載用のフラッシュメモリでは、高速で動作するマ
イコンに対応させるため、より高速な読み出しが要求さ
れる。しかし、上述したように、複数個のメモリセルに
ドレインを共通とし、その１カ所でコンタクトをとるセ
ルアレイでは、ドレイン領域のシート抵抗が１００Ω／
□もあるので、コンタクトから遠いメモリセルには大き
なドレイン抵抗がつき、高速動作を阻害するという問題
があった。
コン混載用のフラッシュメモリでは、高速で動作するマ
イコンに対応させるため、より高速な読み出しが要求さ
れる。しかし、上述したように、複数個のメモリセルに
ドレインを共通とし、その１カ所でコンタクトをとるセ
ルアレイでは、ドレイン領域のシート抵抗が１００Ω／
□もあるので、コンタクトから遠いメモリセルには大き
なドレイン抵抗がつき、高速動作を阻害するという問題
があった。
【０００７】この発明は、以上のような問題点を解消す
るためになされたものであり、より高速に動作できるよ
うにすることを目的とする。
るためになされたものであり、より高速に動作できるよ
うにすることを目的とする。
【０００８】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、下部電極とこの下部電極上に接触しドレイ
ンおよびソース上の領域にまで延在して形成された上部
電極とから構成されたフローティングゲートを有するメ
モリセルを備えた半導体装置の製造方法において、下部
電極上に保護膜を形成した後、ドレインおよびソース表
面にシリサイド層を形成し、保護膜を除去した後、下部
電極上に上部電極を形成しようとしたものである。この
発明によれば、下部電極と上部電極の間にはシリサイド
層が形成されることなく直接接触した状態に形成され、
ソース・ドレイン上にシリサイド層が形成される。
製造方法は、下部電極とこの下部電極上に接触しドレイ
ンおよびソース上の領域にまで延在して形成された上部
電極とから構成されたフローティングゲートを有するメ
モリセルを備えた半導体装置の製造方法において、下部
電極上に保護膜を形成した後、ドレインおよびソース表
面にシリサイド層を形成し、保護膜を除去した後、下部
電極上に上部電極を形成しようとしたものである。この
発明によれば、下部電極と上部電極の間にはシリサイド
層が形成されることなく直接接触した状態に形成され、
ソース・ドレイン上にシリサイド層が形成される。
【０００９】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を示す説明図である。以下、
この発明の実施の形態における半導体装置に関して、そ
の製造方法とともに説明する。まず、図１（ａ）に示す
ように、半導体基板１０１上の素子分離領域１０２で区
画された領域に、次に示す構造体を形成する。これは、
メモリセルを構成するフローティングゲートを有するト
ランジスタの一部であり、ゲート絶縁膜１０３上に形成
された下部電極１０４ａと、下部電極１０４ａの側壁に
形成されたサイドウォール１０５下の領域に形成された
低濃度領域１０６と、その低濃度領域１０６に連続して
形成された不純物領域であるソース１０７およびドレイ
ン１０８から構成されている。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を示す説明図である。以下、
この発明の実施の形態における半導体装置に関して、そ
の製造方法とともに説明する。まず、図１（ａ）に示す
ように、半導体基板１０１上の素子分離領域１０２で区
画された領域に、次に示す構造体を形成する。これは、
メモリセルを構成するフローティングゲートを有するト
ランジスタの一部であり、ゲート絶縁膜１０３上に形成
された下部電極１０４ａと、下部電極１０４ａの側壁に
形成されたサイドウォール１０５下の領域に形成された
低濃度領域１０６と、その低濃度領域１０６に連続して
形成された不純物領域であるソース１０７およびドレイ
ン１０８から構成されている。
【００１０】なお、下部電極１０４ａは、ポリシリコン
から構成されている。また、半導体基板１０１はたとえ
ばｐ形であり、低濃度領域１０６はたとえばｎ形不純物
が低濃度に導入された領域であり、また、ソース１０７
およびドレイン１０８は、たとえばｎ形の不純物が導入
された領域である。そして、下部電極１０４ａ上に、シ
リコン窒化物からなる保護膜１０９が形成された状態と
しておく。下部電極１０４ａは、例えばその電極材料か
らなる膜を形成した後、公知のフォトリソグラフィ技術
などによりパターニングすることで形成する。したがっ
て、その電極材料膜上にシリコン窒化物からなる絶縁膜
を所定の膜厚に形成しておき、この後、上述したパター
ニングを行うようにすれば、図１（ａ）に示すように、
下部電極１０４ａ上に保護膜１０９が形成された状態が
得られる。
から構成されている。また、半導体基板１０１はたとえ
ばｐ形であり、低濃度領域１０６はたとえばｎ形不純物
が低濃度に導入された領域であり、また、ソース１０７
およびドレイン１０８は、たとえばｎ形の不純物が導入
された領域である。そして、下部電極１０４ａ上に、シ
リコン窒化物からなる保護膜１０９が形成された状態と
しておく。下部電極１０４ａは、例えばその電極材料か
らなる膜を形成した後、公知のフォトリソグラフィ技術
などによりパターニングすることで形成する。したがっ
て、その電極材料膜上にシリコン窒化物からなる絶縁膜
を所定の膜厚に形成しておき、この後、上述したパター
ニングを行うようにすれば、図１（ａ）に示すように、
下部電極１０４ａ上に保護膜１０９が形成された状態が
得られる。
【００１１】また、サイドウォール１０５は、絶縁物か
ら構成されている。このサイドウォール１０５は、よく
知られているように、下部電極１０４ａを形成した後、
この上に絶縁膜を所定の厚さに形成し、ついで、垂直異
方性を有するドライエッチングによりエッチバックする
ことなどにより形成すればよい。ところで、メモリセル
形成領域周辺に形成される周辺回路領域においては、図
１（ａ’）に示すように、図１（ａ）における下部電極
１０４ａをゲート電極１０４ｃとしたトランジスタが同
時に形成されることになるが、この周辺回路領域におい
ては、ゲート電極１０４ｃ上に保護膜が形成されないよ
うにする。すなわち、前述したシリコン窒化物からなる
絶縁膜がこの領域には形成されないようにすればよい。
ら構成されている。このサイドウォール１０５は、よく
知られているように、下部電極１０４ａを形成した後、
この上に絶縁膜を所定の厚さに形成し、ついで、垂直異
方性を有するドライエッチングによりエッチバックする
ことなどにより形成すればよい。ところで、メモリセル
形成領域周辺に形成される周辺回路領域においては、図
１（ａ’）に示すように、図１（ａ）における下部電極
１０４ａをゲート電極１０４ｃとしたトランジスタが同
時に形成されることになるが、この周辺回路領域におい
ては、ゲート電極１０４ｃ上に保護膜が形成されないよ
うにする。すなわち、前述したシリコン窒化物からなる
絶縁膜がこの領域には形成されないようにすればよい。
【００１２】次に、図１（ｂ）に示すように、半導体基
板１０１上全域にコバルト膜１１０を形成する。このと
き、図１（ｂ’）に示すように、周辺回路領域において
も、コバルト膜１１０が形成される。そして、この状態
で加熱するなどによりコバルト膜１１０に直接接触して
いるシリコンの領域をシリサイド化することで、図１
（ｃ）に示すように、ソース１０７およびドレイン１０
８表面にシリサイド層１１０ａおよびシリサイド層１１
０ｂを形成する。ここで、下部電極１０４ａ上には保護
膜１０９があるのでシリサイド層は形成されないが、図
１（ｃ’）に示すように、周辺回路領域におけるゲート
電極１０４ｃ上には保護膜がないのでシリサイド層１１
０’が形成される。なお、図１（ｃ’）に示すように、
ゲート電極１０４ｃ両脇のソース１０７’およびドレイ
ン１０８’表面にもシリサイド層１１０’が形成され
る。
板１０１上全域にコバルト膜１１０を形成する。このと
き、図１（ｂ’）に示すように、周辺回路領域において
も、コバルト膜１１０が形成される。そして、この状態
で加熱するなどによりコバルト膜１１０に直接接触して
いるシリコンの領域をシリサイド化することで、図１
（ｃ）に示すように、ソース１０７およびドレイン１０
８表面にシリサイド層１１０ａおよびシリサイド層１１
０ｂを形成する。ここで、下部電極１０４ａ上には保護
膜１０９があるのでシリサイド層は形成されないが、図
１（ｃ’）に示すように、周辺回路領域におけるゲート
電極１０４ｃ上には保護膜がないのでシリサイド層１１
０’が形成される。なお、図１（ｃ’）に示すように、
ゲート電極１０４ｃ両脇のソース１０７’およびドレイ
ン１０８’表面にもシリサイド層１１０’が形成され
る。
【００１３】次に、コバルト膜１１０を除去し（図１
（ｄ），（ｄ’））、この後、図１（ｅ），（ｅ’）に
示すように、半導体基板１０１上にシリコン酸化物から
なる層間膜１１１を形成する。次に、図２（ｆ）に示す
ように、化学的機械研磨法などにより、保護膜１０９表
面が露出するまで層間膜１１１をエッチバックする。こ
のとき、図２（ｆ’）に示すように、シリサイド層１１
０ａが上部に形成されているゲート電極１０４ｃ上に
は、層間膜１１１が残っており、シリサイド層１１０’
が露出していない。
（ｄ），（ｄ’））、この後、図１（ｅ），（ｅ’）に
示すように、半導体基板１０１上にシリコン酸化物から
なる層間膜１１１を形成する。次に、図２（ｆ）に示す
ように、化学的機械研磨法などにより、保護膜１０９表
面が露出するまで層間膜１１１をエッチバックする。こ
のとき、図２（ｆ’）に示すように、シリサイド層１１
０ａが上部に形成されているゲート電極１０４ｃ上に
は、層間膜１１１が残っており、シリサイド層１１０’
が露出していない。
【００１４】次に、図２（ｇ）に示すように、シリコン
酸化物に対してシリコン窒化物を選択的にエッチングす
ることで、保護膜１０９を除去する。次に、図２（ｈ）
に示すように、保護膜１０９が除去されることで露出し
た下部電極１０４ａ表面を含む層間膜１１１上に、下部
電極１０４ａと同様の導電性材料であるポリシリコンか
らなる導電性膜を形成し、これを部分的に除去すること
で、下部電極１０４ａ上の領域に下部電極１０４ａに接
触して上部電極１０４ｂを形成する。そして、それら下
部電極１０４ａと上部電極１０４ｂとでフローティング
ゲート１０４が形成される。これら図２（ｇ）から図２
（ｈ）における工程の間、図２（ｇ’）および図２
（ｈ’）に示すように、周辺回路領域においては変化は
ない。
酸化物に対してシリコン窒化物を選択的にエッチングす
ることで、保護膜１０９を除去する。次に、図２（ｈ）
に示すように、保護膜１０９が除去されることで露出し
た下部電極１０４ａ表面を含む層間膜１１１上に、下部
電極１０４ａと同様の導電性材料であるポリシリコンか
らなる導電性膜を形成し、これを部分的に除去すること
で、下部電極１０４ａ上の領域に下部電極１０４ａに接
触して上部電極１０４ｂを形成する。そして、それら下
部電極１０４ａと上部電極１０４ｂとでフローティング
ゲート１０４が形成される。これら図２（ｇ）から図２
（ｈ）における工程の間、図２（ｇ’）および図２
（ｈ’）に示すように、周辺回路領域においては変化は
ない。
【００１５】次に、図２（ｉ）に示すように、フローテ
ィングゲート１０４を含む層間膜１１１上にＯＮＯ膜１
１２を形成する。このＯＮＯ膜１１２は、シリコン窒化
物からなる絶縁膜をシリコン酸化物からなる絶縁膜で挾
んだ３層構造となっている。このとき、周辺回路領域に
おいては、図２（ｉ’）に示すように、層間膜１１１上
に、ＯＮＯ膜１１２が形成された状態となる。次に、図
２（ｊ）に示すように、フローティングゲート１０４を
跨ぐように制御ゲート１１３を形成する。この制御ゲー
ト１１３は、図２の紙面に平行な方向に延在しているも
のである。なお、図２（ｊ’）に示すように、この制御
ゲート１１３は、周辺回路領域上には形成されない。
ィングゲート１０４を含む層間膜１１１上にＯＮＯ膜１
１２を形成する。このＯＮＯ膜１１２は、シリコン窒化
物からなる絶縁膜をシリコン酸化物からなる絶縁膜で挾
んだ３層構造となっている。このとき、周辺回路領域に
おいては、図２（ｉ’）に示すように、層間膜１１１上
に、ＯＮＯ膜１１２が形成された状態となる。次に、図
２（ｊ）に示すように、フローティングゲート１０４を
跨ぐように制御ゲート１１３を形成する。この制御ゲー
ト１１３は、図２の紙面に平行な方向に延在しているも
のである。なお、図２（ｊ’）に示すように、この制御
ゲート１１３は、周辺回路領域上には形成されない。
【００１６】そして、制御ゲート１１３を含む全域に層
間膜１１４を形成した後、図３（ａ）に示すように、フ
ローティングゲートおよび制御ゲートが形成されていな
い領域において、ドレイン１０８に続いて形成されてい
る不純物領域１０８ａに、シリサイド層１１０ｂを介し
て接続するコンタクト１１５を形成し、これに接続する
ビット配線１１６を形成する。なお、ソース１０７に続
いて形成されている不純物領域１０７ａ上には、シリサ
イド層１１０ａが形成されいる。この結果、図３
（ａ），（ｂ）に示すように、このビット配線１１６
は、「コンタクト１１５」および「ドレイン１０８およ
びこれに連続している不純物領域１０８ａ上にかけて形
成されているシリサイド層１１０ｂ」を介し、フローテ
ィングゲート１０４が形成されているトランジスタのド
レイン１０８に接続することになる。
間膜１１４を形成した後、図３（ａ）に示すように、フ
ローティングゲートおよび制御ゲートが形成されていな
い領域において、ドレイン１０８に続いて形成されてい
る不純物領域１０８ａに、シリサイド層１１０ｂを介し
て接続するコンタクト１１５を形成し、これに接続する
ビット配線１１６を形成する。なお、ソース１０７に続
いて形成されている不純物領域１０７ａ上には、シリサ
イド層１１０ａが形成されいる。この結果、図３
（ａ），（ｂ）に示すように、このビット配線１１６
は、「コンタクト１１５」および「ドレイン１０８およ
びこれに連続している不純物領域１０８ａ上にかけて形
成されているシリサイド層１１０ｂ」を介し、フローテ
ィングゲート１０４が形成されているトランジスタのド
レイン１０８に接続することになる。
【００１７】ここで、この実施の形態におけるメモリセ
ルの等価回路を図４に示す。図４に示すように、点線で
囲った領域４０１が１つのメモリセル列を構成してい
る。また、ソースライン４０２とドレインライン４０３
とが１つのメモリセル列の中で、複数のメモリトランジ
スタに共通に形成されている。ここで、この実施の形態
においては、ソースライン４０２は、上述したソース１
０７およびこれに連続している不純物領域１０７ａで構
成された共通ソースと、それらの上に形成されたシリサ
イド層１１０ａで構成されることになる。また、同様
に、ドレインライン４０３は、上述したドレイン１０８
およびこれに連続している不純物領域１０８ａで構成さ
れた共通ドレインと、それらの上に形成されたシリサイ
ド層１１０ｂで構成されることになる。
ルの等価回路を図４に示す。図４に示すように、点線で
囲った領域４０１が１つのメモリセル列を構成してい
る。また、ソースライン４０２とドレインライン４０３
とが１つのメモリセル列の中で、複数のメモリトランジ
スタに共通に形成されている。ここで、この実施の形態
においては、ソースライン４０２は、上述したソース１
０７およびこれに連続している不純物領域１０７ａで構
成された共通ソースと、それらの上に形成されたシリサ
イド層１１０ａで構成されることになる。また、同様
に、ドレインライン４０３は、上述したドレイン１０８
およびこれに連続している不純物領域１０８ａで構成さ
れた共通ドレインと、それらの上に形成されたシリサイ
ド層１１０ｂで構成されることになる。
【００１８】したがって、シリサイド層１１０ａ，１１
０ｂが形成された共通ソース，共通ドレインが、１つの
メモリセル列の中で各トランジスタに共通に形成され、
ビット線の一部となっている。そして、そのビット線の
一部として用いているシリサイド層１１０ａ，１１０ｂ
のシート抵抗は５Ω／□程度と非常に低い。この結果、
この実施の形態のように、複数個のメモリセルでドレイ
ンを共通とし、そのドレイン表面にシリサイド層を備え
るようにすれば、そのドレイン領域上のシリサイド層の
１カ所でコンタクトをとるセルアレイとしても、コンタ
クトから遠いメモリセルであっても大きなドレイン抵抗
がつかず、高速動作を阻害するようなことがない。
０ｂが形成された共通ソース，共通ドレインが、１つの
メモリセル列の中で各トランジスタに共通に形成され、
ビット線の一部となっている。そして、そのビット線の
一部として用いているシリサイド層１１０ａ，１１０ｂ
のシート抵抗は５Ω／□程度と非常に低い。この結果、
この実施の形態のように、複数個のメモリセルでドレイ
ンを共通とし、そのドレイン表面にシリサイド層を備え
るようにすれば、そのドレイン領域上のシリサイド層の
１カ所でコンタクトをとるセルアレイとしても、コンタ
クトから遠いメモリセルであっても大きなドレイン抵抗
がつかず、高速動作を阻害するようなことがない。
【００１９】
【発明の効果】以上説明したように、この発明では、下
部電極上に保護膜を形成した後、ドレインおよびソース
表面にシリサイド層を形成し、保護膜を除去した後、下
部電極上にドレインおよびソース上の領域にまで延在す
る上部電極を形成するようにしたので、フローティング
ゲートの上部がソースおよびドレイン領域上に延在して
形成されていても、ソースおよびドレイン上にシリサイ
ド層を形成することができる。この結果、たとえば、ソ
ースおよびドレインを共通として複数のメモリセルを配
置し、それら複数のメモリセルにおいて１カ所でドレイ
ンコンタクトをとるように構成し、共通のドレインをビ
ット線の一部として用いるようにしても、コンタクトか
ら離れたメモリセルにおいてもドレイン抵抗による遅延
が抑制され、より高速動作に動作させることができるよ
うになる。また、共通のドレイン，ソースの抵抗を低く
できるので、より多くのメモリセルを束としたメモリセ
ルアレイに対して、ビット線引き出しのためのコンタク
トを１つとるようにでき、メモリセル形成領域の面積を
小さくできるようになる。
部電極上に保護膜を形成した後、ドレインおよびソース
表面にシリサイド層を形成し、保護膜を除去した後、下
部電極上にドレインおよびソース上の領域にまで延在す
る上部電極を形成するようにしたので、フローティング
ゲートの上部がソースおよびドレイン領域上に延在して
形成されていても、ソースおよびドレイン上にシリサイ
ド層を形成することができる。この結果、たとえば、ソ
ースおよびドレインを共通として複数のメモリセルを配
置し、それら複数のメモリセルにおいて１カ所でドレイ
ンコンタクトをとるように構成し、共通のドレインをビ
ット線の一部として用いるようにしても、コンタクトか
ら離れたメモリセルにおいてもドレイン抵抗による遅延
が抑制され、より高速動作に動作させることができるよ
うになる。また、共通のドレイン，ソースの抵抗を低く
できるので、より多くのメモリセルを束としたメモリセ
ルアレイに対して、ビット線引き出しのためのコンタク
トを１つとるようにでき、メモリセル形成領域の面積を
小さくできるようになる。
【図１】 この発明の実施の形態における半導体装置の
製造方法を示す説明図である。
製造方法を示す説明図である。
【図２】 図１に続く、この発明の実施の形態における
半導体装置の製造方法を示す説明図である。
半導体装置の製造方法を示す説明図である。
【図３】 この発明の実施の形態における半導体装置の
一部構成を示す断面図である。
一部構成を示す断面図である。
【図４】 この発明の実施の形態における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図５】 従来の一般的なフラッシュメモリのメモリセ
ルの構成を示す平面図と断面図である。
ルの構成を示す平面図と断面図である。
１０１…半導体基板、１０２…素子分離領域、１０３…
ゲート絶縁膜、１０４…フローティングゲート、１０４
ａ…下部電極、１０４ｂ…上部電極、１０４ｃ…ゲート
電極、１０５…サイドウォール、１０６…低濃度領域、
１０７…ソース、１０８…ドレイン、１０９…保護膜、
１１０…コバルト膜、１１０ａ，１１０ｂ，１１０’…
シリサイド層、１１１…層間膜、１１２…ＯＮＯ膜、１
１３…制御ゲート、１１４…層間膜、１１５…コンタク
ト、１１６…ビット配線。
ゲート絶縁膜、１０４…フローティングゲート、１０４
ａ…下部電極、１０４ｂ…上部電極、１０４ｃ…ゲート
電極、１０５…サイドウォール、１０６…低濃度領域、
１０７…ソース、１０８…ドレイン、１０９…保護膜、
１１０…コバルト膜、１１０ａ，１１０ｂ，１１０’…
シリサイド層、１１１…層間膜、１１２…ＯＮＯ膜、１
１３…制御ゲート、１１４…層間膜、１１５…コンタク
ト、１１６…ビット配線。
フロントページの続き (56)参考文献 特開 平10−12750（ＪＰ，Ａ) 特開 平２−87578（ＪＰ，Ａ) 特開 平８−23041（ＪＰ，Ａ) 特開 昭62−45165（ＪＰ，Ａ) 特開 平８−107158（ＪＰ，Ａ) 特開 平９−55442（ＪＰ，Ａ) 特開 平９−312351（ＪＰ，Ａ) 特開 平９−213821（ＪＰ，Ａ) 特開 平９−102554（ＪＰ，Ａ) 特開 平８−180696（ＪＰ，Ａ) 特開 平８−69698（ＪＰ，Ａ) 特開 平７−142618（ＪＰ，Ａ) 特開 平２−275668（ＪＰ，Ａ) 特開 昭61−111581（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 下部電極と前記下部電極上に接触しドレ
インおよびソース上の領域にまで延在して形成された上
部電極とから構成されたフローティングゲートを有する
メモリセルを備えた半導体装置の製造方法において、 前記下部電極上に保護膜を形成した後、前記ドレインお
よびソース表面にシリサイド層を形成し、 前記保護膜を除去した後、前記下部電極上に前記上部電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記シリサイド層は、半導体基板を加熱するこ
とで形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、前記保護膜は、シリコン窒化膜であることを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体装置は、前記メモリセル形成領域周辺に形成
される周辺回路領域をさらに備え、 前記保護膜は、前記周辺回路領域に形成されるトランジ
スタのゲート電極には形成しない ことを特徴とする半導
体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記上部電極は、前記保護膜を除去して前記下部電極表
面を露出させた上に形成する ことを特徴とする半導体装
置の製造方法。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、 前記下部電極と前記上部電極とは、同様の導電材料で形
成する ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１記載の半導体装置の製造方法に
おいて、 前記下部電極と前記上部電極とは、ポリシリコンで形成
する ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１記載の半導体装置の製造方法に
おいて、 前記下部電極上に前記保護膜が形成され、かつ前記ドレ
インおよびソース表面が露出した状態で、前記ドレイン
および前記ソース表面に前記シリサイド層を形成し、 前記シリサイド層を形成した後、前記下部電極周囲を埋
め込むようにシリコン酸化物からなる層間膜を形成し、 前記層間膜を形成した後、前記保護膜を除去して前記下
部電極上部を露出させ、 前記下部電極の露出した上面を含む前記層間膜上に、前
記下部電極の露出した上面に接触して前記上部電極を形
成する ことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR1019990004477A KR100328332B1 (ko) | 1998-02-10 | 1999-02-09 | 반도체 장치 및 그 제조방법 |
| CNB991007123A CN1139993C (zh) | 1998-02-10 | 1999-02-10 | 半导体器件的制造方法 |
| US09/924,472 US6673674B2 (en) | 1998-02-10 | 2001-08-09 | Method of manufacturing a semiconductor device having a T-shaped floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02814298A JP3264241B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11233652A JPH11233652A (ja) | 1999-08-27 |
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Family
ID=12240528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02814298A Expired - Fee Related JP3264241B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体装置の製造方法 |
Country Status (5)
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|---|---|
| US (1) | US6673674B2 (ja) |
| EP (1) | EP0936672A3 (ja) |
| JP (1) | JP3264241B2 (ja) |
| KR (1) | KR100328332B1 (ja) |
| CN (1) | CN1139993C (ja) |
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| JP3830704B2 (ja) | 1999-12-10 | 2006-10-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
| KR100317488B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| JP4117998B2 (ja) * | 2000-03-30 | 2008-07-16 | シャープ株式会社 | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 |
| JP4733810B2 (ja) * | 2000-05-25 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
| JP4096507B2 (ja) | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
| US6777725B2 (en) * | 2002-06-14 | 2004-08-17 | Ingentix Gmbh & Co. Kg | NROM memory circuit with recessed bitline |
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| KR100665799B1 (ko) * | 2005-07-21 | 2007-01-09 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조방법 |
| KR100719379B1 (ko) * | 2006-03-30 | 2007-05-17 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
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|---|---|---|---|---|
| JPS6130063A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| US4807013A (en) * | 1984-10-17 | 1989-02-21 | American Telephone And Telegraph Company At&T Bell Laboratories | Polysilicon fillet |
| SE453547B (sv) * | 1985-03-07 | 1988-02-08 | Stiftelsen Inst Mikrovags | Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges |
| JPH07114264B2 (ja) * | 1985-08-23 | 1995-12-06 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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| JP2755613B2 (ja) | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
| US5200350A (en) * | 1988-11-10 | 1993-04-06 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines |
| TW209308B (en) * | 1992-03-02 | 1993-07-11 | Digital Equipment Corp | Self-aligned cobalt silicide on MOS integrated circuits |
| KR0167874B1 (ko) | 1993-06-29 | 1999-01-15 | 사토 후미오 | 반도체 기억장치 |
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| JPH08107158A (ja) * | 1994-10-04 | 1996-04-23 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
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| JPH1012750A (ja) | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 不揮発性半導体記憶装置の製造方法 |
| US5897354A (en) | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
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1998
- 1998-02-10 JP JP02814298A patent/JP3264241B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-08 EP EP99102389A patent/EP0936672A3/en not_active Withdrawn
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-
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- 2001-08-09 US US09/924,472 patent/US6673674B2/en not_active Expired - Fee Related
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