KR890008984A - 반도체 집적회로 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 직접회로 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 세로형 마스크 ROM의 메모리셀부 및 그 주변부의 등가회로도.
제2도는 본 발명의 세로형 마스크 ROM의 메모리셀 어레이의 주요부의 평면도.
제3도는 본 발명의 세로형 마스크 ROM의 메모리셀의 구성을 나타내는 주요부의 단면도.

Claims (17)

  1. (a) 제2도전형의 반도체기판 표면에 상기 제1도전형과 반대 도전형인 제2도전형의 불순물을 도입하는 공정, (b) 상기 반도체기판 표면위에 같은 간격으로 여러개의 제1의 도전층을 형성하는 공정, (c) 상기 반도체기판 표면위에서, 또 상기 여러개의 제1의 도전층 사이에 그 일부가 상기 제1의 도전층과 겹치도록 여러개의 제2의 도전층을 형성하는 공정, (d) 상기 여러개의 제1의 도전층 또는 제2의 도전층의 특정한 것에 대응하는 위치에 열린 구멍부를 갖는 마스크층을 형성하는 공정, (e) 상기 마스크층을 이용해서 그 열린구멍부에 선택적으로 제1도전형 불순물을 도입하는 공정으로 되는 반도체 집적회로 장치의 제조방법에 있어서, 상기 제1 및 제2의 도전층이 직렬로 접속된 MISFET의 게이트전극을 구성하는 반도체 집적회로장치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1도전형의 불순물은 상기 제1의 도전층과 제2의 도전층의 겹친 영역이외의 영역에 제1 또는 제2의 도전층을 통해서 상기 반도체기판 표면에 도입되는 반도체 집적회로 장치의 제조방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1도전형을 형성하기 전에 상기 반도체 기판표면에 열산화막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  4. 특허청구의 범위 제3항에 있어서, 또 상기 공정 (b)와 (c)사이에서 상기 제1의 도전층과 상기 반도체기판 표면에 열산화막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  5. 특허청구의 범위 제4항에 있어서, 또 상기 공정(c)다음에 연속적으로 형성된 상기 제1 및 제2의 도전층의 양끝부분에 상기 제1 또는 제2의 도전 층을 마스크로 해서 제2도전형의 불순물을 도입하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  6. (a) 제1도전형이 반도체기판 표면에 상기 제1도전형과 반대도전형인 제2도전형의 불순물을 도입하는 공정, (b) 상기 반도체기판 표면위에 같은 간격으로 여러개의 제1의 도전층을 형성하는 공정, (c) 상기 반도체기판 표면위에, 또 상기 여러개의 제1의 도전층 사이에 그 일부가 상기 제1의 도전층과 겹치도록 여러개의 제2의 도전층을 형성하는 공정, (d) 상기 반도체기판 및 제1, 제2의 도전층위에 제1의 절연막을 형성하는 공정, (e) 상기 제1의 절연막의 상부에 선택적으로 제3의 도전층을 형성하는 공정, (f) 상기 제1의 절연막 및 상기 제3의 도전층의 상부에 제2의 절연막을 형성하는 공정, (g) 상기 제2의 절연막위에 마스트층을 형성하는 공정, (h) 상기 제2의 절연막을 에칭방지막으로 해서 상기 마스크층을 선택적으로 제거하는 공정, (i) 상기 마스크층을 이용해서 그 열린구멍부에 선택적으로 제1도전형의 불순물을 도입하는 공정으로 되는 반도체 집적회로 장치의 제조방법에 있어서, 상기 제1 및 제2의 도전층이 직렬로 접속된 MISFET의 게이트 전극을 구성하고 있는 반도체 집적회로 장치의 제조방법.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1도전형의 불순물은 상기 제1의 도전층과 상기 제2의 도전층이 겹친 영역이외의 영역에 제1 또는 제2의 도전층을 통해서 상기 반도체기판 표면에 도입되는 반도체 집적회로 장치의 제조방법.
  8. 특허청구의 범위 제7항에 있어서, 또 상기 제1의 도전층을 형성하기 전에 상기 반도체기판 표면에 열산화막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  9. 특허층구의 범위 제8항에 있어서, 또 상기 공정(b)와 (c)사이에서 제1의 도전층과 상기 반도체기판 표면에 열산화막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 또 상기 공정(c) 다음에 연속적으로 형성된 상기 제1 및 제2의 도전층의 양 끝부분에 상기 제1 또는 제2의 도전층을 마스크로 해서 제2도전형의 불순물을 도입하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 제1의 절연막의 형성공정은 산화규소막을 형성하는 공정과 BPSG를 형성하는 공정으로 되는 반도체 집적회로 장치의 제조방법.
  12. 특허청구의 범위 제10항에 있어서, 상기 제3의 도전층 형성공정은 고융점 금속 실리사이드층의 형성공정과 알루미늄 금속층의 형성공정으로 되는 반도체 집적회로 장치의 제조방법.
  13. (a) 제1도전형의 반도체 기판, (b) 상기 반도체기판 표면에서 제1방향에 같은 간격으로 마련된 여러 개의 제1의 게이트 전극, (c) 상기 여러개의 제1의 게이트전극 사이에 위치하며, 각각의 게이트전극은 상기 제1방향으로 양끝부분을 갖고, 그 양끝이 상기 제1의 게이트 전극과 일부 겹쳐져 있는 여러개의 제2의 게이트전극, (d) 상기 반도체의 표면내부에 위치하고, 상기 제1의 방향으로 제1 및 제2의 양끝부분을 갖는 제1도전형의 반도체영역으로 되는 반도체 집적회로 장치에 있어서, 상기 제1 및 제2의 양끝부분은 인접하는 상기 제2의 게이트 전극의 인접하는 각 끝부분 중심을 통하여 상기 제1의 방향으로 수직인 가상선이 같은 거리에서 위치하는 반도체 집적회로 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 제1 및 제2의 게이트전극에 대응하는 상기 반도체 기판 표면내부에서 상기 제1도전형의 반도체 영역이 존재하지 않는 영역에는 상기 제1도전형과 반대 도전형인 제2도전형의 불순물이 도입되어 있는 반도체 집적회로 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1 및 제2의 게이트 전극은 같은 두께인 반도체 집적회로 장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 제1 및 제2의 게이트 전극은 다결정규소막으로 되는 반도체 집적회로 장치.
  17. 특허청구의 범위 제15항에 있어서, 상기 제1 및 제2의 게이트 전극은 다결정규소막과 고융점금속 실리사이드막의 적층막인 반도체 집적회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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