JPS63239976A - マスクｒｏｍの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、２層ポリシリコンでトランジスタのゲート
が形成されたイオン注入方式のＮＡＮＤ型マスクＲＯＭ
の製造方法に関する。

（従来の技術） 近年の半導体技術の著しい発展により、マスクＲＯＭ　
（Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｌｏｒｙ　）　ｋ：、
ｉｔ’ｊイｒも大容量化が進んでいる。各種のマスクＲ
ＯＭの中で大容量化（適したイオン注入方式のＮＡＮＤ
型メモリセルを用いたマスクＲＯＭにあっては、第１層
ポリシリコンで形成されたトランジスタ（メモリセル）
の空き領域に、第２層ポリシリコンでトランジスタ（メ
モリセル）を形成して、ざらに集積度を高めた２層ポリ
シリコン方式のものがある（参考文献　辻田昭−：”４
ＭビットマスクＲＯＭとその応用″、電子材料、１）Ｐ
２Ｏ３−。

１０８．１９８６年−１月）。

この２層ポリシリコン方式にあっても、従来のイオン注
入方式のＮＡＮＤ型のメモリレルと同様に、デプレッシ
ョン型のトランジスタ（以下［ＤＴｒ　Ｊと呼ぶ）とエ
ンハンスメント型のトランジスタ（以下ｒＥＴｒ　Ｊと
呼ぶ）とを直列に接続して、選択されたワード線のみロ
ウレベルとして、Ｉｔ　Ｑ　１１　、　　ＩＩ　ｌ　１
１の情報を読み出している。

次に、第２図（Ａ）乃至同図（Ｄ）を用いて、上述した
２膚ポリシリコンのＮＡＮ［）型メモリセルの製造工程
を説明する。

第２図（Ａ）乃至同図（Ｄ）は、上述した２層ポリシリ
コンのＮ　Ａ　Ｎ　Ｉ）型メモリセルのＩｎ工程を示す
断面図である。

まずはじめに、Ｐ型の基板１上に通常用いられている方
法によって素子分離領域３を形成する。

その後、基板１０表面にゲート酸化膜５を形成して、こ
のゲート醇化膜５を介してＥＴｒを形成する１＝めの不
純物としてボロンをイオン注入する。

注入後、第１層ポリシリコンをゲート酸化ｌｌｌ５上に
堆積し、これをバターニングすることによって所定領域
にＥＴｒの第１層ポリシリコンゲート７を形成する。そ
して、この第１層ポリシリコンゲート７の表面を酸化し
て第１層ポリシリコンゲート７を被覆するように絶縁膜
９を形成する。この時、後に形成される第２層ポリシリ
コンによるゲート電極のゲート酸化膜１１も形成される
（第２図（Ａ））。

次に、第２層ポリシリコンを第１１Ｆｆポリシリコンと
同程度の厚さに堆積した後これをバターニングして、第
１層ポリシリコンゲート７の間に第２層ポリシリコンゲ
ート１３を形・成する。形成後、ひ素のイオン注入を行
ない、ヒルファライン技法によってビット線と接続され
るＮ”型の拡散層１５と、ＶＳＳ（グランド）線となる
Ｎ＋型の拡散層１７とを基板１中に形成する（第２図（
Ｂ））。

次に、書込みデータにしたがって、上記工程によって形
成された第１層ポリシリコンゲート７及び第２層ポリシ
リコンゲート１３の中からデプレッション型となるトラ
ンジスタのゲート電極を選択して、選択されたゲート電
極を除いた領域をレジスト材１９で被覆する。そして、
ＤＴｒを形成するための不純物となるリンを、開口され
ている第１裔ポリシリコンゲート７及びゲート酸化膜５
、あるいは、第２層ポリシリコンゲート１３及びゲート
酸化膜１１を介して基板１中にイオン注入する。これに
より、デプレッション型のチャネル領域２１を形成して
、イオン注入されたトランジスタをエンハンスメント型
からデプレッション型に変え、ＤＴｒを形成する（第２
図（Ｃ））。

次に、残存するレジスト材１９を除去して、表面にパッ
シベイション膜２３を形成した後、ビット線と接続され
る拡散層１５の上部を開孔し、この拡故奢１５に接続さ
れるビット線の金属配線路２５を形成して、２層ポリシ
リコンのＮＡＮＤ型マスクＲＯＭが完成する（第２図（
Ｄ））。

（発明が解決しようとする問題点） 以上説明した製造工程において、第２層ポリシリコンゲ
ート１３は、リソグラフィｔｔＷによって位置合わせを
行ない、第１層ポリシリコンの間に形成されている。こ
のため、現在用いられているリソグラフィ技術では、第
１１！ｉｌポリシリコンの上部に第２層ポリシリコンが
重なり、この重なり部分でポリシリコンが厚くなる。

このように、第１層ポリシリコンと第２層ポリシリコン
とに重なり部分が生じると、第１層ポリシリコン下の基
板中に不純物として例えばリンを注入してＤＴｒを形成
しようとする場合に、重なり部分が厚いためリンは基板
１に達することができず、この重なり部分の下部のチャ
ネル領域は、エンハンスメント型のままとなる。したが
って、このようにイオン注入を行なった第１層ポリシリ
コンの下部に形成されるチャネル領域は、中央領域がデ
プレッション型になるが、重なり部分の下部領域ではエ
ンハンスメント型のままとなる。

このため、ゲートにロウレベルの信号を与えることによ
り、このようなトランジスタが選択されても、このトラ
ンジスタはＤＴｒとして確実に動作１！ず、チャネルを
十分な電流が流れない。したがって、データの読出しが
困難になるという問題が生じるとともに、誤ったデータ
が読出されるおそれがあった。

ざらに、第１層ポリシリコンと第２層ポリシリコンの位
置合せが不正確になると、第３図に示すように、重なり
部分が大きくなり、上記問題が一層顕著となる。

また、重なり部分が生じることによって、第２層ポリシ
リコンは、第１層ポリシリコンと接する部分において、
第１層ポリシリコンの厚さ分だけポリシリコンが厚く形
成される。このため、この厚く形成された部分では、上
述したと同様に、注入される例えばリンの不純物は基板
１に達することができず、上述したと同様のＩｌ′ｉＩ
題が生じることになる。

ところで、ポリシリコンが厚く形成された下部の基板１
にイオン注入を行なうために、イオン注入時の加速電圧
を高くする方法があるが、これは、イオン注入装置が高
価になるという問題を招くことになる。

また、第１層ポリシリコンを堆積する前に、イオン注入
を行ない、予めデプレッション領域を形成しておく方法
があるが、これは、データの書込み工程から製品の完成
までの工程数が多（なり、製品完成までの期間ＴＡＴ　
（Ｔｕｒｎ　　ＡｒｏｕｎｃｌＴｉｍｅ）が長くなると
いう問題が生じることになる。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、イオン注入方式における２
層ポリシリのマスクＲＯＭＩ、：おいて、第１層ポリシ
リコンゲートあるいは第２５ポリシリコンゲートのチャ
ネルとなる領域に確実に不純物を注入して、正確にデー
タの書き込み、読み出しができるマスクＲＯＭの製造方
法を提供することにある。

Ｃ発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、半導体基板上
に第１層ポリシリコンゲートとなる第１のポリシリコン
層を所定の間隔で形成する工程と、前記工程後の全面に
第２層ポリシリコンゲートとなる第２のポリシリコン層
を堆積する工程と、前記工程後の全面に平滑材を塗布し
て、この平滑材と前記第２のポリシリコン層とのエツチ
ング比が同一となるようにして、前記第１のポリシリコ
ン層の上部に堆積された前記第２のポリシリコン層が除
去されるまで前記平滑材及び前記第２のポリシリコン層
をエツチング処理する工程と、所定の前記第１のポリシ
リコン層の第１層ポリシリコンゲート部分あるいは第２
のポリシリコン層の第２層ポリシリコンゲート部分のチ
ャネル領域に不純物を注入して情報を書き込む工程とを
有する。

〈作用） この発明のマスクＲＯＭの製造方法にあっては、第１層
ポリシリコンゲートの上部に堆積された第２層ポリシリ
コンゲートとなるポリシリコンをエツチング処理により
除去することによって、第１層ポリシリコンゲートと第
２層ポリシリコンゲートを平坦化して、第１層ポリシリ
コンゲートと、この第１層ポリシリコンゲートの間に隙
間なく形成される第２層ポリシリコンゲートとが重なら
ないようにしている。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図（Ａ＞乃至同図（Ｆ）はこの発明の一実施例に係
るマスクＲＯＭの製造方法を示す断面図である。同図に
示す製造方法は、第１層ポリシリコンゲート７を形成し
第２層ポリシリコン９を堆積して全面のエッチバック処
理を行なうことにより第２層ボ・リシリコンゲート３３
を第１層ポリシリコンゲート７とほぼ同程度の厚さに形
成するようにしたものである。なお、第１図（Ａ）乃至
′同図（Ｆ）において、第２図（Ａ）乃至同図（Ｄ）と
同符号のものは同一機能を有するものであり、その説明
は省略する。

次に、第１図（Ａ）乃至同図（Ｆ）を参照して、この実
施例の製造工程を説明する。

まず、第２Ｉ！ポリシリコン９を第１層ポリシリコンと
同程度の厚さに堆積した後、平滑用のレジスト材３１を
表面全体に塗布し、ウェハー表面を平坦化する（第１図
（Ａ））。

次に、レジスト材３１と第２層ポリシリコン９とのエツ
チング比が同一となるように、レジスト材３１と第２層
ポリシリコン９とをＲＩ　Ｅ（Ｒｅａｃｔｉｖｅ　　　
ｉ　ｏｎ　　Ｅ　ｔｃｈｉｎｇ）法によってエツチング
型埋を開始して、第１層ポリシリコンゲート７上に堆積
された第２層ポリシリコン９が除去されるまでエツヂン
グ処理を行ない、除去された状１で・１ツチング処理を
終了する。その後、残存リ−るレジメ１〜材３１をすべ
て除去リ−る。このよう＜【状態では、第１層ポリシリ
コンゲート７の間に第１層ポリシリコングー１へ７と同
程度の厚さの第２層ポリシリが埋込まれた状態とく１つ
ている（第１図１））。

次に、上記工程で形成された第２層ポリシリコンのうら
、１ヘランジスタのゲート及び配線となる部分を除いた
第２層ポリシリコンを、リソグラフィ技術によりエツヂ
ング処理して除去する。これにより、第１願ポリシリコ
ンゲート７と同程度の厚さの第２層ポリシリコンゲート
３３が、第１層ポリシリコンゲート７の間に隙間なく形
成され、さらに、表面は平坦化される（第１図（Ｃ））
。

次に、ひ素のイオン注入を行ない、セルファライン技法
によってビット線と接続されるＮ”型の拡散層１５と、
Ｖｓｓ（グランド）線となるＮ　＋　ＪＪ４ｊの拡散層
１７とを基板１中に形成する（第１図（Ｄ））。

次に、リソグラフィ技術によりレジスト材１９を塗布し
、不純物として例えばリンをイＡ＞注入することにより
ＤＴｒを形成して、データの占込みを行なう〈第１図（
Ｅ））。

次に、残存するレジスト材１９を除去して、パッシベイ
ション膜２３を形成した後、金属配線２５を形成して完
成する（第１図（Ｆ））。

このような製造工程にあっては、第２層ポリシリコンゲ
ート３３となる第２＠ポリシリが厚く形成された部分を
エツチングｙ８理により除き、第２層ポリシリコンゲー
ト３３を第１層ポリシリコンゲート７と同程度の厚さに
形成して、第１層ポリシリコンゲート７と第２層ポリシ
リコンゲート３３とを平坦化している。

このため、第２層ポリシリコンゲート３３は、第１　＋
Ｍポリシリ］ンゲート７と重なることなく第１にηポリ
シリコンゲート７の間に形成することができる。したが
って、第１層ポリシリコンゲート７あるいは第２層ポリ
シリコングー１−３３のチＶネル領域への不純物のイオ
ン注入は確実に行なわれ、ｆプレッション型として確実
に動作するＤ　ＴＰを形成することができるようになる
。

［発明の効果１ 以上説明したように、この発明によれば、第１情ボリシ
リニ］ンゲー１へと第２層ポリシリコングー１〜とをｊ
′Ｖ唄化して、勾いに接するようにして形成される第１
層ポリシリコンゲートと第２層ポリシリコンゲートとが
重ならないように形成したので、第１層あるいは第２層
ポリシリコンゲートのヂ１１ネルどなる領域へ不純物を
確実に注入することができる。この結果、正確にデータ
の書き込み、読み出しを行なうことができるようになる
。

【図面の簡単な説明】

第１図（Δ）乃至同図（Ｆ）はこの発明の一実施例に係
るマスクＲＯＭの製）負方法を示す断面図、第２図（△
）乃至同図（Ｄ）は従来のマスクＲＯＭの一製造方法を
示す断面図、第３図は第２図＜Ａ）乃至同図（Ｄ）にお
ける第１層ポリシリコンゲートと第２層ポリシリ」ンゲ
ートとの重なり部分を示す図である。 （図の主要な部分を表わす符号の説明）１・・・基板 ７・・・第１層ポリシリコンゲート ３１・・・レジスト材

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に第１層ポリシリコンゲートとなる第１
   のポリシリコン層を所定の間隔で形成する工程と、 前記工程後の全面に第２層ポリシリゲートとなる第２の
   ポリシリコン層を堆積する工程と、前記工程後の全面に
   平滑材を塗布して、この平滑材と前記第２のポリシリコ
   ン層とのエッチング比が同一となるようにして、前記第
   １のポリシリコン層の上部に堆積された前記第２のポリ
   シリコン層が除去されるまで前記平滑材及び前記第２の
   ポリシリコン層をエッチング処理する工程と、所定の前
   記第１のポリシリコン層の第１層ポリシリコンゲート部
   分あるいは第２のポリシリコン層の第２層ポリシリコン
   ゲート部分のチャネル領域に不純物を注入して情報を書
   き込む工程と、を有することを特徴とするマスクＲＯＭ
   の製造方法。