JPH01128564A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01128564A JPH01128564A JP62285318A JP28531887A JPH01128564A JP H01128564 A JPH01128564 A JP H01128564A JP 62285318 A JP62285318 A JP 62285318A JP 28531887 A JP28531887 A JP 28531887A JP H01128564 A JPH01128564 A JP H01128564A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、マスクＲ
ＯＭを有する半導体集積回路装置に適用して有効な技術
に関するものである。
ＯＭを有する半導体集積回路装置に適用して有効な技術
に関するものである。
特開昭５３−４１１８８号公報に記載されるように、高
集積化に最適な縦型マスクＲＯＭは２層ゲート構造（マ
ルチゲート構造）を採用している。
集積化に最適な縦型マスクＲＯＭは２層ゲート構造（マ
ルチゲート構造）を採用している。
２層ゲート構造は、ゲート長方向に所定間隔で配置され
た第１ゲート電極間に第２ゲート電極を配置している。
た第１ゲート電極間に第２ゲート電極を配置している。
第１ゲート電極は第１層目ゲート電極材料（多結晶珪素
膜）で形成されている。第２ゲート電極は第２層目ゲー
ト電極材料（多結晶珪素膜）で形成されている。第１ゲ
ート電極の端部と第２ゲート電極の端部とは、ｌｌ造工
程におけるマスク合せ余裕寸法に相当する分重ね合され
ている。
膜）で形成されている。第２ゲート電極は第２層目ゲー
ト電極材料（多結晶珪素膜）で形成されている。第１ゲ
ート電極の端部と第２ゲート電極の端部とは、ｌｌ造工
程におけるマスク合せ余裕寸法に相当する分重ね合され
ている。
このように構成される縦型マスクＲＯＭは、第１ゲート
電極と第２ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクＲＯＭは、ゲート長方向の面積を縮
小することができるので、集積度を向上することができ
る特徴がある。
電極と第２ゲート電極との間のソース領域又はドレイン
領域に相当する部分をなくすことができる。すなわち、
この種の縦型マスクＲＯＭは、ゲート長方向の面積を縮
小することができるので、集積度を向上することができ
る特徴がある。
前記縦型マスクＲＯＭの情報の書込は、前記第１ゲート
電極及び第２ゲート電極を形成する前に行ねれている。
電極及び第２ゲート電極を形成する前に行ねれている。
つまり、縦型マスクＲＯＭの情報の書込みは次のように
行われている。
行われている。
まず、半導体基板主面部のチャネル形成領域を予じめデ
ィプレッション型（又はエンハンスメント型）のしきい
値電圧に形成する。
ィプレッション型（又はエンハンスメント型）のしきい
値電圧に形成する。
次に、半導体基板主面上に不純物導入用マスクを形成す
る。不純物導入用マスクは、例えばフォトレジスト膜で
形成し、情報を書込む領域のチャネル形成領域上が開口
されている。
る。不純物導入用マスクは、例えばフォトレジスト膜で
形成し、情報を書込む領域のチャネル形成領域上が開口
されている。
次に、前記不純物導入用マスクを用い、その開口部を通
してチャネル形成領域に情報書込用不純物を導入する。
してチャネル形成領域に情報書込用不純物を導入する。
この情報書込用不純物はＢ（ボロン）を使用し、情報書
込用不純物が導入されたチャネル形成領域はエンハンス
メント型のしきい値電圧に形成される。
込用不純物が導入されたチャネル形成領域はエンハンス
メント型のしきい値電圧に形成される。
次に、第１ゲート電極を形成し、この後、第２ゲート電
横を形成する。
横を形成する。
一方、高速化に最適な横型マスクＲＯＭは、製品の完成
までに要する時間を短縮するために、ビット線（アルミ
ニウム膜）を形成した後に情報の書込みを行っている。
までに要する時間を短縮するために、ビット線（アルミ
ニウム膜）を形成した後に情報の書込みを行っている。
つまり、横型マスクＲＯＭの情報の書込みは次のように
行っている。
行っている。
まず、半導体基板主面部のチャネル形成領域を予じめエ
ンハンスメント型のしきい値電圧に形成する。
ンハンスメント型のしきい値電圧に形成する。
次に、半導体基板主面にｎチャネルＭＩＳＦＥＴからな
るメモリセルを形成する。
るメモリセルを形成する。
次に、メモリセルのドレイン領域に接続されるビット線
を形成する。ビット線はアルミニウム或はＣｕが添加さ
れたアルミニウム合金で形成する。
を形成する。ビット線はアルミニウム或はＣｕが添加さ
れたアルミニウム合金で形成する。
ビット線は、メモリセルを覆う層間絶縁膜上に延在し、
メモリセルのドレイン領域には前記層間絶縁膜に形成さ
れた接続孔を通して接続されている。
メモリセルのドレイン領域には前記層間絶縁膜に形成さ
れた接続孔を通して接続されている。
次に、ビット線を覆うように不純物導入用マスクを形成
する。不純物導入用マスクは、フォトレジスト膜で形成
し、情報を書込むメモリセルのチャネル形成領域上が開
口されている。
する。不純物導入用マスクは、フォトレジスト膜で形成
し、情報を書込むメモリセルのチャネル形成領域上が開
口されている。
次に、前記不純物導入用マスクを用い、その開口部を通
してチャネル形成領域に情報書込用不純物を導入する。
してチャネル形成領域に情報書込用不純物を導入する。
この情報書込用不純物はＢ（ボロン）を使用し、情報書
込用不純物が導入されたチャネル形成領域はしきい値電
圧が高くなる。つまり、情報が書込まれたメモリセルは
、ゲート電極を選択してもソース領域とドレイン領域と
が専通しないように構成されている。
込用不純物が導入されたチャネル形成領域はしきい値電
圧が高くなる。つまり、情報が書込まれたメモリセルは
、ゲート電極を選択してもソース領域とドレイン領域と
が専通しないように構成されている。
次に、前記不純物導入用マスクを除去する。
本発明者は、前述の技術の検討の結果、次の問題点を見
出した。
出した。
前記縦型マスクＲＯＭは、情報の書込みがゲート電極を
形成する前に行われているので、ｉａ品の完成までに要
する時間が長くなる。
形成する前に行われているので、ｉａ品の完成までに要
する時間が長くなる。
また、前記縦型マスクＲＯＭは、情報書込用不純物が導
入される領域に対して、第１ゲート電極、第２ゲート電
極の夫々が製造工程におけるマスク合せずれを生じる。
入される領域に対して、第１ゲート電極、第２ゲート電
極の夫々が製造工程におけるマスク合せずれを生じる。
このマスク合せずれは、それに相当する分、第１ゲート
電極、第２ゲート電極の夫々のゲート長方向の寸法に余
裕を確保する必要があるので、縦型マスクＲＯＭの集積
度を低下させる。
電極、第２ゲート電極の夫々のゲート長方向の寸法に余
裕を確保する必要があるので、縦型マスクＲＯＭの集積
度を低下させる。
また、前記横型マスクＲＯＭは、ビット線を形成した後
にフォトレジスト膜で形成した不純物導入用マスクを形
成している。フォトレジスト膜は、水洗、現像、剥離等
所謂ウェット処理を使用するので、ビット線特にマイグ
レーシーンを低減するＣｕが添加されたアルミニウム合
金で形成されるビット線を腐食する。
にフォトレジスト膜で形成した不純物導入用マスクを形
成している。フォトレジスト膜は、水洗、現像、剥離等
所謂ウェット処理を使用するので、ビット線特にマイグ
レーシーンを低減するＣｕが添加されたアルミニウム合
金で形成されるビット線を腐食する。
本発明の目的は、縦型マスクＲＯＭを有する半導体集積
回路装置において、製品の完成までに要する時間を短縮
することが可能な技術を提供することにある。
回路装置において、製品の完成までに要する時間を短縮
することが可能な技術を提供することにある。
本発明の他の目的は、縦型マスクＲＯＭを有する半導体
集積回路装置において、前記目的を達成すると共に、メ
モリセルの占有面積を縮小して高集積化を図ることが可
能な技術を提供することにある。
集積回路装置において、前記目的を達成すると共に、メ
モリセルの占有面積を縮小して高集積化を図ることが可
能な技術を提供することにある。
本発明の他の目的は、縦型又は横型マスクＲＯＭを有す
る半導体集積回路装置において、情報書込工程に起因す
るビット線の腐食を低減することが可能な技術を提供す
ることにある。
る半導体集積回路装置において、情報書込工程に起因す
るビット線の腐食を低減することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
２層ゲート構造の縦型マスクＲＯＭを有する半導体集積
回路装置において、第１ゲート電極、第２ゲート電極を
順次形成した後に、所定の第１ゲート電極又は及び第２
ゲート電極を通してチャネル形成領域に情報書込用不純
物を導入し、情報の書込みを行う。
回路装置において、第１ゲート電極、第２ゲート電極を
順次形成した後に、所定の第１ゲート電極又は及び第２
ゲート電極を通してチャネル形成領域に情報書込用不純
物を導入し、情報の書込みを行う。
また、前記情報書込用不純物の導入は、前記第１ゲート
電極の端部と第２ゲート電極の端部とが重ね合された部
分を通過しないように行う。
電極の端部と第２ゲート電極の端部とが重ね合された部
分を通過しないように行う。
また、ビット線の形成後に情報の書込みを行うマスクＲ
ＯＭを有する半導体集積回路装置において、前記ビット
線の表面に耐ウェット処理用の保護膜を形成した後に情
報書込用不純物導入マスクを形成し、情報の書込みを行
う。
ＯＭを有する半導体集積回路装置において、前記ビット
線の表面に耐ウェット処理用の保護膜を形成した後に情
報書込用不純物導入マスクを形成し、情報の書込みを行
う。
上述した手段によれば、第１ゲート電極及び第２ゲート
電極を形成した後に情報の書込みを行うので、縦型マス
クＲＯＭの製品の完成までに要する時間を短縮すること
ができる。
電極を形成した後に情報の書込みを行うので、縦型マス
クＲＯＭの製品の完成までに要する時間を短縮すること
ができる。
また、前記重ね合された部分に規定され、所定の第１ゲ
ート電極下又は及び第２ゲート電極下のチャネル形成領
域のみ情報書込用不純物を導入することができるので、
第１ゲート電極又は及び第２ゲート電極に対して情報書
込用不純物を自己整合的に導入することができる。つま
り、メモリセルの占有面積を縮小することができるので
、縦型マスクＲＯＭの集積度を向上することができる。
ート電極下又は及び第２ゲート電極下のチャネル形成領
域のみ情報書込用不純物を導入することができるので、
第１ゲート電極又は及び第２ゲート電極に対して情報書
込用不純物を自己整合的に導入することができる。つま
り、メモリセルの占有面積を縮小することができるので
、縦型マスクＲＯＭの集積度を向上することができる。
また、情報書込用不純物導入マスクの形成工程及び除去
工程で使用されるウェット処理中に、ビット線を保護す
ることができるので、ビット線の腐食を低減することが
できる。
工程で使用されるウェット処理中に、ビット線を保護す
ることができるので、ビット線の腐食を低減することが
できる。
以下１本発明の結成について、一実施例とともに説明す
る。
る。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
（実施例■）
本実施例Ｉは、２層ゲート構造の縦型マスクＲＯＭを有
する半導体集積回路装置に本発明を適用した、本発明の
第１実施例である。
する半導体集積回路装置に本発明を適用した、本発明の
第１実施例である。
本発明の実施例■である２層ゲート構造の縦型マスクＲ
ＯＭのメモリセルアレイの構成を第２図（要部平面図）
で示し、第２図のＩ−１切断−線でφった断面を第１図
で示す。
ＯＭのメモリセルアレイの構成を第２図（要部平面図）
で示し、第２図のＩ−１切断−線でφった断面を第１図
で示す。
本実施例の縦型マスクＲＯＭは、８個のメモリセルＭ１
〜Ｍ、を直列に接続した所謂８段のＮＡＮＤ構造（これ
に限定されず例えば１６段でもよい）で構成されている
。第１図及び第２図に示すように。
〜Ｍ、を直列に接続した所謂８段のＮＡＮＤ構造（これ
に限定されず例えば１６段でもよい）で構成されている
。第１図及び第２図に示すように。
縦型マスクＲＯＭは単結晶珪素からなるｐ−型半導体基
板（又はウェル領域）１で構成されている。半導体基板
１の半導体素子形成領域間の主面にはフィールド絶縁膜
２及びｐ型チャネルストッパ領域３が設けられている。
板（又はウェル領域）１で構成されている。半導体基板
１の半導体素子形成領域間の主面にはフィールド絶縁膜
２及びｐ型チャネルストッパ領域３が設けられている。
縦型マスクＲＯＭのメモリセルＭは、半導体基板１．ゲ
ート絶縁膜４及びゲート電極５で構成される奇数列のメ
モリセルＭ１．Ｍ３．Ｍ、、Ｍ、と、半導体基板１、ゲ
ート絶縁膜６及びゲート電極７で構成される偶数列のメ
モリセルＭ、、Ｍ４．Ｍ、、Ｍ。
ート絶縁膜４及びゲート電極５で構成される奇数列のメ
モリセルＭ１．Ｍ３．Ｍ、、Ｍ、と、半導体基板１、ゲ
ート絶縁膜６及びゲート電極７で構成される偶数列のメ
モリセルＭ、、Ｍ４．Ｍ、、Ｍ。
とで構成されている。すなわち、メモリセルＭは、ＭＩ
Ｓ構造で構成され、ＭＩＳＦＥＴのソース領域及びドレ
イン領域に相当する半導体領域部分が存在しない。
Ｓ構造で構成され、ＭＩＳＦＥＴのソース領域及びドレ
イン領域に相当する半導体領域部分が存在しない。
奇数列のメモリセルＭのゲート電極５は、ゲート長方向
（第２図では行方向）に所定の間隔で配置されている。
（第２図では行方向）に所定の間隔で配置されている。
このゲート電極５は第１層目ゲート電極形成工程で形成
されている６例えば、ゲート電極５は、 ２０００〜３
０００［人］程度の膜厚の多結晶珪素膜で構成されてい
る。また、ゲート１ｔｔ４ｉ５は。
されている６例えば、ゲート電極５は、 ２０００〜３
０００［人］程度の膜厚の多結晶珪素膜で構成されてい
る。また、ゲート１ｔｔ４ｉ５は。
高融点金属シリサイド（ＭｏＳｉ、ＷＳｉ２．ＴａＳｉ
２゜ＴｉＳｉ、）膜若しくは高融点金属（Ｍｏ、Ｗ、Ｔ
ａ、Ｔｉ）膜の単層、或は多結晶珪素膜上に夫々の金属
膜を積層した複合膜で形成してもよい。
２゜ＴｉＳｉ、）膜若しくは高融点金属（Ｍｏ、Ｗ、Ｔ
ａ、Ｔｉ）膜の単層、或は多結晶珪素膜上に夫々の金属
膜を積層した複合膜で形成してもよい。
偶数列のメモリセルＭのゲート電極７は前記第１ゲート
電極５間に配置されている。ゲート電極７の端部は、ゲ
ート電極５に対する製造工程におけるマスク合せ余裕寸
法に相当する分、ゲート電極５の端部に重ね合せて構成
されている。ゲート電極７は第２層目ゲート電極形成工
程で形成されている０例えば、ゲート電極７は前記ゲー
ト電極５と同等の材料と実質的に同等の膜厚とで形成さ
れている。
電極５間に配置されている。ゲート電極７の端部は、ゲ
ート電極５に対する製造工程におけるマスク合せ余裕寸
法に相当する分、ゲート電極５の端部に重ね合せて構成
されている。ゲート電極７は第２層目ゲート電極形成工
程で形成されている０例えば、ゲート電極７は前記ゲー
ト電極５と同等の材料と実質的に同等の膜厚とで形成さ
れている。
前記ゲート電極５とゲート屯ｔ４！７とは、符号を付け
ないが、ゲート電極５の表面に形成された層間絶縁膜（
例えば酸化珪素膜）によって電気的に分離されている。
ないが、ゲート電極５の表面に形成された層間絶縁膜（
例えば酸化珪素膜）によって電気的に分離されている。
奇数列のメモリセルＭのうちメモリセルＭ、及びＭ７、
偶数列のメモリセルＭのうちメモリセルＭ、及びＭ４は
情報が書込まれている。つまり、情報が書込まれたメモ
リセルＭは、半導体基板１の主面部のチャネル形成領域
に情報書込用不純物９が導入されている（実際には熱処
理が行れ、ｐ型半導体領域となっている）。メモリセル
Ｍは予じめ（情報の書込み前）ディプレッション型のし
きい値電圧で形成されるが、前記情報書込用不純物９の
導入によって、しきい値電圧はエンハンスメント型に変
化させられる。
偶数列のメモリセルＭのうちメモリセルＭ、及びＭ４は
情報が書込まれている。つまり、情報が書込まれたメモ
リセルＭは、半導体基板１の主面部のチャネル形成領域
に情報書込用不純物９が導入されている（実際には熱処
理が行れ、ｐ型半導体領域となっている）。メモリセル
Ｍは予じめ（情報の書込み前）ディプレッション型のし
きい値電圧で形成されるが、前記情報書込用不純物９の
導入によって、しきい値電圧はエンハンスメント型に変
化させられる。
前記８段のメモリセルＭを選択するメモリセル選択用Ｍ
ＩＳＦＥＴＱ！Ｉは、半導体基板１、ゲート絶縁膜４．
ゲート電極５（又は７）、ソース領域及びドレイン領域
として使用される一対のざ型半導体領域８で構成されて
いる。前記メモリセルＭは、このＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓと略同−製造工程によって形成されている。
ＩＳＦＥＴＱ！Ｉは、半導体基板１、ゲート絶縁膜４．
ゲート電極５（又は７）、ソース領域及びドレイン領域
として使用される一対のざ型半導体領域８で構成されて
いる。前記メモリセルＭは、このＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｓと略同−製造工程によって形成されている。
接地電位配線Ｖ□は半導体領域８によって構成されてい
る。
る。
前記Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの一方の半導体領
域８には、層間絶縁膜１０に形成された接続孔１１を通
してビット線１２が接続されている０層間絶縁膜１ｏは
、例えば、ＣＶＤで積層した酸化珪素膜上にＰＳＧ膜を
形成した複合膜で形成する。ビット線１２は、アルミニ
ウムか、Ｃｕ又は及びＳｉを添加したアルミニウム合金
で形成する。
域８には、層間絶縁膜１０に形成された接続孔１１を通
してビット線１２が接続されている０層間絶縁膜１ｏは
、例えば、ＣＶＤで積層した酸化珪素膜上にＰＳＧ膜を
形成した複合膜で形成する。ビット線１２は、アルミニ
ウムか、Ｃｕ又は及びＳｉを添加したアルミニウム合金
で形成する。
次に、このように構成される縦型マスクＲＯＭの製造方
法及び情報書込方法について、第３図乃至第７図（各製
造工程毎の要部断面図）を用いて簡単に説明する。
法及び情報書込方法について、第３図乃至第７図（各製
造工程毎の要部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。半導体基板１はｌＸｌ０”〜２Ｘ１０”［ａｔｏｎ
ｓ／ａｓ”］程度の表面濃度で形成する。
る。半導体基板１はｌＸｌ０”〜２Ｘ１０”［ａｔｏｎ
ｓ／ａｓ”］程度の表面濃度で形成する。
次に、前記半導体基板１の半導体素子形成領域間の主面
に、フィールド絶縁膜２及びｐ型チャネルストッパ領域
３を形成する。
に、フィールド絶縁膜２及びｐ型チャネルストッパ領域
３を形成する。
次に、半導体基板１のＭＩＳＦＥＴ形成領域の主面部に
、しきい値電圧調整用の不純物１３を導入する。不純物
１３ハ、例えば２ Ｘ １０” 〜３’ Ｘ １０”
［ａｔｏｎｓ／ｍ”］程度のＡ ｓ ” を６０〜１０
０［Ｋ ｅ Ｖｌ程度のイオン打込みで導入する。この
不純物１３の導入によって、しきい値電圧はディプレッ
ション型に調整される。
、しきい値電圧調整用の不純物１３を導入する。不純物
１３ハ、例えば２ Ｘ １０” 〜３’ Ｘ １０”
［ａｔｏｎｓ／ｍ”］程度のＡ ｓ ” を６０〜１０
０［Ｋ ｅ Ｖｌ程度のイオン打込みで導入する。この
不純物１３の導入によって、しきい値電圧はディプレッ
ション型に調整される。
次に、第３図に示すように、半導体基板１のメモリセル
Ｍ形成領域及びＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ形成領
域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜
４は、半導体基板１の主面を熱酸化した酸化珪素膜で形
成し、２００〜３００［人］程度の膜厚で形成する。
Ｍ形成領域及びＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ形成領
域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜
４は、半導体基板１の主面を熱酸化した酸化珪素膜で形
成し、２００〜３００［人］程度の膜厚で形成する。
次に、第４図に示すように、第１層目ゲート電極形成工
程によって、ゲート絶縁膜４の所定上部にゲート電極（
第１ゲート電極）５を形成する。ゲート電極５は、前述
のように、多結晶珪素膜の単層で形成されている。多結
晶珪素膜はＣＶＤで積層する。このゲート電極５を形成
することにより。
程によって、ゲート絶縁膜４の所定上部にゲート電極（
第１ゲート電極）５を形成する。ゲート電極５は、前述
のように、多結晶珪素膜の単層で形成されている。多結
晶珪素膜はＣＶＤで積層する。このゲート電極５を形成
することにより。
奇数列のメモリセルＭが形成される。
次に、メモリセルＭ形成領域のゲート電極５間において
、半導体基板１の主面上にゲート絶縁膜６を形成する。
、半導体基板１の主面上にゲート絶縁膜６を形成する。
ゲート絶縁膜６は、半導体基板１の主面を熱酸化した酸
化珪素膜で形成し、２００〜３００［入］程度の膜Ｊ’
Ｘで形成する。このゲート絶縁膜６を形成する工程と同
一製造工程によって、ゲート′ｆｆ１ｔ４５を覆う層間
絶縁膜が形成される。
化珪素膜で形成し、２００〜３００［入］程度の膜Ｊ’
Ｘで形成する。このゲート絶縁膜６を形成する工程と同
一製造工程によって、ゲート′ｆｆ１ｔ４５を覆う層間
絶縁膜が形成される。
次に、第５図に示すように、前記ゲート絶縁膜６の上部
に、第２層目ゲート電極形成工程によって、ゲート電極
（第２ゲート電極）７を形成する。
に、第２層目ゲート電極形成工程によって、ゲート電極
（第２ゲート電極）７を形成する。
ゲート電極７は、前述のように多結晶珪素膜で形成する
。ゲート電極７の端部は、製造工程におけるマスク合せ
余裕寸法に相当する分、ゲート電極５の端部と重ね合せ
て（オーバーラツプさせて）形成される。このゲート電
ｔ４７を形成することにより、偶数列のメモリセルＭが
形成される。
。ゲート電極７の端部は、製造工程におけるマスク合せ
余裕寸法に相当する分、ゲート電極５の端部と重ね合せ
て（オーバーラツプさせて）形成される。このゲート電
ｔ４７を形成することにより、偶数列のメモリセルＭが
形成される。
次に、前記ゲート電極５及び７を不純物導入用マスクと
して用い、第６図に示すように、半導体基板１の主面部
にｎ゛型半導体領域８を形成する。
して用い、第６図に示すように、半導体基板１の主面部
にｎ゛型半導体領域８を形成する。
半導体領域８はイオン打込みで形成する。半導体領域８
を形成することにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓが形成される（同様に周辺回路を構成するＭＩＳＦ
ＥＴも形成される）。
を形成することにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓが形成される（同様に周辺回路を構成するＭＩＳＦ
ＥＴも形成される）。
次に、情報書込工程を施す。まず、ゲート電極５及び７
の上部全面に情報書込用不純物導入マスク１４を形成す
る。情報書込用不純物導入マスク１４は、情報が書込ま
れるゲート電極５上又は及びゲート電極７上の表面が露
出する開口部１４Ａを有している。この開口部１４Ａの
ゲート長方向の内壁は、第７図に示すように、ゲート電
極５の端部とゲート電極７の端部とが重ね合された領域
内（製造工程におけるマスク合せ余裕寸法内）に位置す
るように形成されている。また、開口部１４Ａのゲート
幅方向の内壁は、メモリセルＭのゲート幅よりも少なく
とも製造工程におけるマスク合せ余裕寸法に相当する分
外側に位置するように形成されている。この情報書込用
不純物導入マスク１４は例えばフォトレジスト膜で形成
する。
の上部全面に情報書込用不純物導入マスク１４を形成す
る。情報書込用不純物導入マスク１４は、情報が書込ま
れるゲート電極５上又は及びゲート電極７上の表面が露
出する開口部１４Ａを有している。この開口部１４Ａの
ゲート長方向の内壁は、第７図に示すように、ゲート電
極５の端部とゲート電極７の端部とが重ね合された領域
内（製造工程におけるマスク合せ余裕寸法内）に位置す
るように形成されている。また、開口部１４Ａのゲート
幅方向の内壁は、メモリセルＭのゲート幅よりも少なく
とも製造工程におけるマスク合せ余裕寸法に相当する分
外側に位置するように形成されている。この情報書込用
不純物導入マスク１４は例えばフォトレジスト膜で形成
する。
そして、第７図に示すように、前記情報書込用不純物導
入マスク１４を用い、開口部１４Ａから露出する奇数列
のメモリセルＭのゲート電極５又は及び偶数列のメモリ
セルＭのゲート電極７を通して。
入マスク１４を用い、開口部１４Ａから露出する奇数列
のメモリセルＭのゲート電極５又は及び偶数列のメモリ
セルＭのゲート電極７を通して。
情報書込用不純物９をゲート電極５又は及びゲート電極
７下のチャネル形成領域に選択的に導入する。情報書込
用不純物９の導入は、例えば、７Ｘ１０” 〜９ ＸＩ
Ｏ”［ａｔｏｍｓ／ａｍ”１程度のＢ′″を用い。
７下のチャネル形成領域に選択的に導入する。情報書込
用不純物９の導入は、例えば、７Ｘ１０” 〜９ ＸＩ
Ｏ”［ａｔｏｍｓ／ａｍ”１程度のＢ′″を用い。
１４０〜１６０［Ｋ ｅ Ｖ］径程度エネルギのイオン
打込みで行う。このような条件においては、情報書込用
不純物９の不純物濃度の最大値をゲート電極５又は及び
ゲート電極７下のチャネル形成領域に設定することがで
きる。また、情報書込用不純物９は。
打込みで行う。このような条件においては、情報書込用
不純物９の不純物濃度の最大値をゲート電極５又は及び
ゲート電極７下のチャネル形成領域に設定することがで
きる。また、情報書込用不純物９は。
ゲート電極５の端部とゲート電極７の端部とが重ね合さ
れた部分下の半導体基板１の主面部には膜厚が厚いので
導入されない。つまり、情報書込用不純物９は、前記情
報書込用不純物導入マスク１４及び前記重ね合された部
分に規定され、ゲート電極５下又は及びゲート電極７下
のチャネル形成領域に自己整合的に導入される。情報書
込用不純物９は導入後熱処理によって活性化される。こ
の情報書込用不純物９の導入は、メモリセルＭのしきい
値電圧をディプレッション型からエンハンスメント型に
変化させる。
れた部分下の半導体基板１の主面部には膜厚が厚いので
導入されない。つまり、情報書込用不純物９は、前記情
報書込用不純物導入マスク１４及び前記重ね合された部
分に規定され、ゲート電極５下又は及びゲート電極７下
のチャネル形成領域に自己整合的に導入される。情報書
込用不純物９は導入後熱処理によって活性化される。こ
の情報書込用不純物９の導入は、メモリセルＭのしきい
値電圧をディプレッション型からエンハンスメント型に
変化させる。
このように、２層ゲート構造の縦型マスクＲＯＭを有す
る半導体集積回路装置において、ゲート電極５、ゲート
電極７を順次形成した後に、所定のゲート電極５又は及
びゲート電極７を通してチャネル形成領域に情報書込用
不純物９を導入し、情報の書込みを行うことにより、ゲ
ート電極５及びゲート電極７を形成した後に情報の書込
みを行うので、縦型マスクＲＯＭの製品の完成までに要
する時間を短縮することができる。
る半導体集積回路装置において、ゲート電極５、ゲート
電極７を順次形成した後に、所定のゲート電極５又は及
びゲート電極７を通してチャネル形成領域に情報書込用
不純物９を導入し、情報の書込みを行うことにより、ゲ
ート電極５及びゲート電極７を形成した後に情報の書込
みを行うので、縦型マスクＲＯＭの製品の完成までに要
する時間を短縮することができる。
また、前記情報書込用不純物９の導入は、前記ゲート電
極５の端部とゲート電極７の端部とが重ね合された部分
を通過しないように行うことにより、前記重ね合された
部分に規定され、所定のゲート電極５下又は及びゲート
電極７下のチャネル形成領域のみ情報書込用不純物９を
導入することができるので、ゲート電極５又は及びゲー
ト電極７に対して情報書込用不純物９を自己整合的に導
入することができる。つまり、メモリセルＭのゲ−１−
長方向の占有面積を縮小することができるので、縦型マ
スクＲＯＭの集積度を向上することができる。
極５の端部とゲート電極７の端部とが重ね合された部分
を通過しないように行うことにより、前記重ね合された
部分に規定され、所定のゲート電極５下又は及びゲート
電極７下のチャネル形成領域のみ情報書込用不純物９を
導入することができるので、ゲート電極５又は及びゲー
ト電極７に対して情報書込用不純物９を自己整合的に導
入することができる。つまり、メモリセルＭのゲ−１−
長方向の占有面積を縮小することができるので、縦型マ
スクＲＯＭの集積度を向上することができる。
前記情報書込工程の後、前記情報書込用不純物導入マス
ク１４を除去する。
ク１４を除去する。
そして１層間絶縁膜１０、接続孔１１を順次形成した後
、前記第１図及び第２図に示すように、ビット線１２を
形成することにより２本実施例の２層ゲート構造の縦型
マスクＲＯＭは完成する。
、前記第１図及び第２図に示すように、ビット線１２を
形成することにより２本実施例の２層ゲート構造の縦型
マスクＲＯＭは完成する。
なお１本発明は、前記縦型マスクＲＯＭにおいて１層間
絶縁膜１０又はビット線１２を形成した後に情報書込工
程を施してもよい。
絶縁膜１０又はビット線１２を形成した後に情報書込工
程を施してもよい。
（実施例■）
本実施例■は、横型マスクＲＯＭを有する半導体集積回
路装置に本発明を適用した１本発明の第２実施例である
。
路装置に本発明を適用した１本発明の第２実施例である
。
本発明の実施例■である横型マスクＲＯＭのメモリセル
アレイの構成を第９図（要部平面図）で示し、第９図の
■−■切断線で切った断面を第８図で示す。
アレイの構成を第９図（要部平面図）で示し、第９図の
■−■切断線で切った断面を第８図で示す。
本実施例の横型マスクＲＯＭのメモリセルＭは、第８図
及び第９図に示すように、ＭＩＳＦＥＴで構成されてい
る。つまり、メモリセルＭは、半導体基板１、ゲート絶
縁膜４、ゲート電ｔ４５及びソ−大領域又はドレイン領
域である一対のｎ・型半導体領域８で構成されている。
及び第９図に示すように、ＭＩＳＦＥＴで構成されてい
る。つまり、メモリセルＭは、半導体基板１、ゲート絶
縁膜４、ゲート電ｔ４５及びソ−大領域又はドレイン領
域である一対のｎ・型半導体領域８で構成されている。
メモリセルＭは予じめエンハンスメント型のしきい値電
圧で形成される。情報書込工程によってチャネル形成領
域に情報書込用不純物９が導入されると、しきい値電圧
が高くなり、メモリセルＭはゲート電極５に電圧を印加
してもソース領域とドレイン領域との間が導通しないよ
うに構成されている。
圧で形成される。情報書込工程によってチャネル形成領
域に情報書込用不純物９が導入されると、しきい値電圧
が高くなり、メモリセルＭはゲート電極５に電圧を印加
してもソース領域とドレイン領域との間が導通しないよ
うに構成されている。
メモリセルＭの一方の半導体領域８にはビット線１２が
接続され、他方の半導体領域８にはセレクト信号線１２
が接続されている。各メモリセルＭの一方の半導体領域
８は、隣接する他の３つのメモリセルＭの一方の半導体
領域８と一体に構成されている。他方の半導体領域８に
ついても同様である。
接続され、他方の半導体領域８にはセレクト信号線１２
が接続されている。各メモリセルＭの一方の半導体領域
８は、隣接する他の３つのメモリセルＭの一方の半導体
領域８と一体に構成されている。他方の半導体領域８に
ついても同様である。
前記ビット線１２及びセレクト信号線１２の上部には、
保護膜１５、パッシベーション膜１５が順次積層されて
いる。
保護膜１５、パッシベーション膜１５が順次積層されて
いる。
前記保護膜１５は、情報書込工程で使用される情報書込
用不純物導入マスク（１４）を形成する工程及び除去工
程において、耐ウェット処理膜として使用される。具体
的には、保護膜１５は、フォトレジスト膜の塗布、現像
、剥離の夫々の工程における、洗浄液処理、現像液処理
、剥離液処理の夫々のウェット処理に耐え得るように構
成されている。すなわち、保護ＷＡ１５は、アルミニウ
ム又はその合金で形成されるビット線１２及びセレクト
信号線１２の腐食を低減するように構成されている。保
護膜１５は１例えばシラン膜を用い、０．１〜０．２［
μｍ］程度の膜厚で形成する。保護膜１５はパッシベー
ション膜としても使用することができるが、情報書込用
不純物９を低いエネルギで導入するために薄い膜厚で形
成する。
用不純物導入マスク（１４）を形成する工程及び除去工
程において、耐ウェット処理膜として使用される。具体
的には、保護膜１５は、フォトレジスト膜の塗布、現像
、剥離の夫々の工程における、洗浄液処理、現像液処理
、剥離液処理の夫々のウェット処理に耐え得るように構
成されている。すなわち、保護ＷＡ１５は、アルミニウ
ム又はその合金で形成されるビット線１２及びセレクト
信号線１２の腐食を低減するように構成されている。保
護膜１５は１例えばシラン膜を用い、０．１〜０．２［
μｍ］程度の膜厚で形成する。保護膜１５はパッシベー
ション膜としても使用することができるが、情報書込用
不純物９を低いエネルギで導入するために薄い膜厚で形
成する。
パッシベーション膜１６は、例えばシラン膜を用い、１
．０［μｍ］程度の厚い膜厚で形成する。パッシベーシ
ョン膜１６は、前記情報書込用不純物９を活性化する熱
処理工程において保護膜１５にクラックが生じないよう
に厚い膜厚で形成する。
．０［μｍ］程度の厚い膜厚で形成する。パッシベーシ
ョン膜１６は、前記情報書込用不純物９を活性化する熱
処理工程において保護膜１５にクラックが生じないよう
に厚い膜厚で形成する。
次に、このように構成される横型マスクＲＯＭの製造方
法及び情報書込方法について、第１０図乃至第１４図（
各製造工程毎の要部断面図）を用いて簡単に説明する。
法及び情報書込方法について、第１０図乃至第１４図（
各製造工程毎の要部断面図）を用いて簡単に説明する。
まず、半導体基板１を用意し、フィールド絶縁膜２及び
ｐ型チャネルストッパ領域３を形成する。
ｐ型チャネルストッパ領域３を形成する。
次に、しきい値電圧調整用不純物１３を導入する。
そして、第１０図に示すように、ゲート絶縁膜４を形成
する。
する。
次に、ゲート電極５を形成し、この後、第１１−に示す
ように、ｎ゛型半導体領域８を形成する。
ように、ｎ゛型半導体領域８を形成する。
この半導体領域８を形成することにより、ＭＩＳＦＥＴ
からなるメモリセルＭを形成される。
からなるメモリセルＭを形成される。
次に、メモリセルＭ上に層間絶縁膜１０を形成し、この
後、接続孔１１を形成する。そして、第１２図に示すよ
うに、ビット線１２及びセレクト信号線１２を形成する
。
後、接続孔１１を形成する。そして、第１２図に示すよ
うに、ビット線１２及びセレクト信号線１２を形成する
。
次に、第１３図に示すように、ビット線１２及びセレク
ト信号線１２の表面を覆うように、保護膜１５を形成す
る。保護膜１５は、前述のように、ＣＶＤで積層したシ
ラン膜で形成する。
ト信号線１２の表面を覆うように、保護膜１５を形成す
る。保護膜１５は、前述のように、ＣＶＤで積層したシ
ラン膜で形成する。
次に、前記保護膜１５の上部に情報書込用不純物導入マ
スク１４を形成する。そして、第１４図に示すように、
情報書込用不純物導入マスク１４の開口部１４Ａを通し
て情報書込用不純物９を所定のメモリセルＭのチャネル
形成領域に導入し、情報の書込みを行う、情報書込用不
純物導入マスク１４はフォトレジスト膜で形成する。
スク１４を形成する。そして、第１４図に示すように、
情報書込用不純物導入マスク１４の開口部１４Ａを通し
て情報書込用不純物９を所定のメモリセルＭのチャネル
形成領域に導入し、情報の書込みを行う、情報書込用不
純物導入マスク１４はフォトレジスト膜で形成する。
次に、前記情報書込用不純物導入マスク１４を除去する
。
。
このように、ビット線１２及びセレクト信号線１２の形
成後に情報の書込みを行う横型マスクＲＯＭを有する半
導体集積回路装置において、前記ビット線１２及びセレ
クト信号線１２の表面に耐ウェット処理用の保護膜１５
を形成した後に情報書込用不純物導入マスク１４を形成
し、情報の書込みを行うことにより、情報書込用不純物
導入マスク１４の形成工程及び除去工程で使用されるウ
ェット処理中に、ビット線１２及びセレクト信号線１２
を保護することができるので、それらの腐食を低減する
ことができる。特に、ビット線１２及びセレクト信号線
１２としてマイグレーションを低減するＣｕが添加され
たアルミニウム合金は腐食し易いので、本発明は前記ア
ルミニウム合金を使用する横型マスクＲＯＭに特に有効
である。
成後に情報の書込みを行う横型マスクＲＯＭを有する半
導体集積回路装置において、前記ビット線１２及びセレ
クト信号線１２の表面に耐ウェット処理用の保護膜１５
を形成した後に情報書込用不純物導入マスク１４を形成
し、情報の書込みを行うことにより、情報書込用不純物
導入マスク１４の形成工程及び除去工程で使用されるウ
ェット処理中に、ビット線１２及びセレクト信号線１２
を保護することができるので、それらの腐食を低減する
ことができる。特に、ビット線１２及びセレクト信号線
１２としてマイグレーションを低減するＣｕが添加され
たアルミニウム合金は腐食し易いので、本発明は前記ア
ルミニウム合金を使用する横型マスクＲＯＭに特に有効
である。
次に、前記第８図に示すように、保護膜１５の上部にパ
ッシベーション膜１６を形成する。この後。
ッシベーション膜１６を形成する。この後。
前記情報書込工程で導入された情報書込用不純物９の活
性化を行う。
性化を行う。
以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更し得ることは勿論である。
づき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更し得ることは勿論である。
例えば、本発明は、前記実施例Ｉの縦型マスクＲＯＭに
おいて、ビット線１２を形成した後に前記実施例■の保
護膜１５を形成し、この後、情報書込工程を施してもよ
い。
おいて、ビット線１２を形成した後に前記実施例■の保
護膜１５を形成し、この後、情報書込工程を施してもよ
い。
本願において開示された発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
次のとおりである。
２層ゲート構造の縦型マスクＲＯＭの製品の完成までに
要する時間を短縮することができる。
要する時間を短縮することができる。
また、前記縦型マスクＲＯＭの集積度を向上することが
できる。
できる。
また、マスクＲＯＭにおいて、情報書込工程に起因する
配線の腐食を低減することができる。
配線の腐食を低減することができる。
第１図は１本発明の実施例■である２層ゲート構造の縦
型マスクＲＯＭのメモリセルアレイの構成を示す要部断
面図、 第２図は、前記縦型マスクＲＯＭの要部平面図。 第３図乃至第７図は、前記縦型マスクＲＯＭの製造方法
及び情報書込方法を説明するための各製造工程毎の要部
断面図。 第８図は、本発明の実施例■である横型マスクＲＯＭの
メモリセルアレイの構成を示す要部断面図。 第９図は、前記横型マスクＲＯＭの要部平面図、第１０
図乃至第１４゛図は、前記横型マスクＲＯＭの製造方法
及び情報書込方法を説明するための各製造工程毎の要部
断面図である。 図中、１・・・半導体基板、４．６・・・ゲート絶縁膜
、５．７・・・ゲート電極、８・・・半導体領域、９・
・・情報書込用不純物、１２・・・ビット線又はセレク
ト信号線。 １４・・・情報書込用不純物導入マスク、１４Ａ・・・
開口部、１５・・・保護膜、１６・・・パッシベーショ
ン膜１Ｍ・・・メモリセルである。 第９図
型マスクＲＯＭのメモリセルアレイの構成を示す要部断
面図、 第２図は、前記縦型マスクＲＯＭの要部平面図。 第３図乃至第７図は、前記縦型マスクＲＯＭの製造方法
及び情報書込方法を説明するための各製造工程毎の要部
断面図。 第８図は、本発明の実施例■である横型マスクＲＯＭの
メモリセルアレイの構成を示す要部断面図。 第９図は、前記横型マスクＲＯＭの要部平面図、第１０
図乃至第１４゛図は、前記横型マスクＲＯＭの製造方法
及び情報書込方法を説明するための各製造工程毎の要部
断面図である。 図中、１・・・半導体基板、４．６・・・ゲート絶縁膜
、５．７・・・ゲート電極、８・・・半導体領域、９・
・・情報書込用不純物、１２・・・ビット線又はセレク
ト信号線。 １４・・・情報書込用不純物導入マスク、１４Ａ・・・
開口部、１５・・・保護膜、１６・・・パッシベーショ
ン膜１Ｍ・・・メモリセルである。 第９図
Claims (1)
- 【特許請求の範囲】 １、ゲート長方向に所定の間隔で配置された第１層目の
第１ゲート電極間に第２層目の第２ゲート電極を形成し
た縦型マスクＲＯＭを有する半導体集積回路装置の製造
方法において、半導体基板上に第１ゲート電極、第２ゲ
ート電極を順次形成する工程と、該第１ゲート電極及び
第２ゲート電極のうち、所定の第１ゲート電極又は及び
第２ゲート電極を通して情報書込用不純物を半導体基板
主面部のチャネル形成領域に導入する工程とを備えたこ
とを特徴とする半導体集積回路装置の製造方法。 ２、前記第１ゲート電極、第２ゲート電極の夫々は、多
結晶珪素膜で形成されていることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置の製造方法。 ３、前記情報書込用不純物は、イオン打込みで導入され
ることを特徴とする特許請求の範囲第１項又は第２項に
記載の半導体集積回路装置の製造方法。 ４、前記情報書込用不純物の導入は、ディプレッション
型のしきい値電圧で形成されたチャネル形成領域をエン
ハンスメント型のしきい値電圧に変化させることである
ことを特徴とする特許請求の範囲第１項乃至第３項に記
載の夫々の半導体集積回路装置の製造方法。 ５、ゲート長方向に所定の間隔で配置された第１層目の
第１ゲート電極間に第２層目の第２ゲート電極を形成し
た縦型マスクＲＯＭを有する半導体集積回路装置の製造
方法において、半導体基板上に第１ゲート電極を形成す
る工程と、該第１ゲート電極間に第１ゲート電極の端部
と重ね合せて第２ゲート電極を形成する工程と、前記第
１ゲート電極の端部と第２ゲート電極の端部との重ね合
せた部分は通過させずに、前記第１ゲート電極及び第２
ゲート電極のうち、所定の第１ゲート電極又は及び第２
ゲート電極を通して情報書込用不純物を半導体基板主面
部のチャネル形成領域に導入する工程とを備えたことを
特徴とする半導体集積回路装置の製造方法。 ６、前記情報書込用不純物の導入はマスクの開口部を通
して行われ、このマスクの開口部の内壁は前記第１ゲー
ト電極の端部と第２ゲート電極の端部とを重ね合せた領
域内に位置するように構成されていることを特徴とする
特許請求の範囲第５項に記載の半導体集積回路装置の製
造方法。 ７、メモリセルに接続されるビット線を形成した後に、
メモリセルのゲート電極を通してチャネル形成領域に情
報書込用不純物を導入するマスクＲＯＭを有する半導体
集積回路装置の製造方法において、前記メモリセルに接
続されるビット線を形成する工程と、該ビット線の表面
に耐ウェット処理用の保護膜を形成する工程と、該保護
膜上に所定のメモリセルのゲート電極に相当する部分が
開口された情報書込用不純物導入マスクを形成する工程
と、該情報書込用不純物導入マスクを用い、所定のメモ
リセルのゲート電極を通してチャネル形成領域に情報書
込用不純物を導入する工程と、前記情報書込用不純物導
入マスクを除去する工程とを備えたことを特徴とする半
導体集積回路装置の製造方法。 ８、前記ビット線はＣｕが添加されたアルミニウム合金
で形成されていることを特徴とする特許請求の範囲第７
項に記載の半導体集積回路装置の製造方法。 ９、前記情報書込用不純物導入マスクはフォトレジスト
膜で形成されていることを特徴とする特許請求の範囲第
７項又は第８項に記載の半導体集積回路装置の製造方法
。 １０、前記保護膜はＣＶＤで積層したシラン膜であるこ
とを特徴とする特許請求の範囲第７項乃至第９項に記載
の夫々の半導体集積回路装置の製造方法。 １１、前記保護膜上には、前記情報書込用不純物導入マ
スクを除去した後にパッシベーション膜が形成されるこ
とを特徴とする特許請求の範囲第７項乃至第１０項に記
載の夫々の半導体集積回路装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285318A JP2555103B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置の製造方法 |
| DE3851204T DE3851204T2 (de) | 1987-11-13 | 1988-11-04 | Herstellungsverfahren einer integrierten Halbleiterschaltungsanordnung. |
| EP88310378A EP0317136B1 (en) | 1987-11-13 | 1988-11-04 | A method of producing a semiconductor integrated circuit device |
| KR1019880014537A KR0120926B1 (ko) | 1987-11-13 | 1988-11-05 | 반도체 집적회로 장치 및 그 제조방법 |
| US07/269,702 US4898840A (en) | 1987-11-13 | 1988-11-10 | Semiconductor integrated circuit device and a method of producing the same |
| US07/460,011 US5063170A (en) | 1987-11-13 | 1990-01-02 | Semiconductor integrated circuit device and a method of producing the same |
| HK27996A HK27996A (en) | 1987-11-13 | 1996-02-15 | A method of producing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285318A JP2555103B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128564A true JPH01128564A (ja) | 1989-05-22 |
| JP2555103B2 JP2555103B2 (ja) | 1996-11-20 |
Family
ID=17689985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285318A Expired - Fee Related JP2555103B2 (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置の製造方法 |
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|---|---|
| US (2) | US4898840A (ja) |
| EP (1) | EP0317136B1 (ja) |
| JP (1) | JP2555103B2 (ja) |
| KR (1) | KR0120926B1 (ja) |
| DE (1) | DE3851204T2 (ja) |
| HK (1) | HK27996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03293763A (ja) * | 1989-09-14 | 1991-12-25 | Samsung Electron Co Ltd | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
| US8182366B2 (en) | 2008-11-26 | 2012-05-22 | Sri Sports Limited | Golf club head |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JP2509706B2 (ja) * | 1989-08-18 | 1996-06-26 | 株式会社東芝 | マスクｒｏｍの製造方法 |
| JP2509707B2 (ja) * | 1989-09-04 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JPH0487370A (ja) * | 1990-07-30 | 1992-03-19 | Sharp Corp | 半導体装置の製造方法 |
| US5639690A (en) * | 1991-03-12 | 1997-06-17 | Oki Electric Industry Co., Ltd. | Method for manufacturing a conductive pattern structure for a semiconductor device |
| JPH0669208A (ja) * | 1991-03-12 | 1994-03-11 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2604071B2 (ja) * | 1991-05-14 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
| US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
| JP2908139B2 (ja) * | 1992-09-16 | 1999-06-21 | 株式会社東芝 | ２層ゲートプログラムｒｏｍの製造方法 |
| US5393233A (en) * | 1993-07-14 | 1995-02-28 | United Microelectronics Corporation | Process for fabricating double poly high density buried bit line mask ROM |
| JP2581415B2 (ja) * | 1993-10-08 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5429967A (en) * | 1994-04-08 | 1995-07-04 | United Microelectronics Corporation | Process for producing a very high density mask ROM |
| US5380676A (en) * | 1994-05-23 | 1995-01-10 | United Microelectronics Corporation | Method of manufacturing a high density ROM |
| US5488009A (en) * | 1994-11-23 | 1996-01-30 | United Microelectronics Corporation | Post-titanium nitride mask ROM programming method |
| US5620915A (en) * | 1995-07-12 | 1997-04-15 | United Microelectronics Corporation | Method for bypassing null-code sections for read-only memory by access line control |
| US5943573A (en) * | 1997-01-17 | 1999-08-24 | United Microelectronics Corp. | Method of fabricating semiconductor read-only memory device |
| JP2001244436A (ja) * | 2000-03-01 | 2001-09-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2003099414A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239976A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | マスクｒｏｍの製造方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951143B2 (ja) * | 1976-08-25 | 1984-12-12 | 株式会社日立製作所 | Ｍｉｓ形半導体装置 |
| US4342100A (en) * | 1979-01-08 | 1982-07-27 | Texas Instruments Incorporated | Implant programmable metal gate MOS read only memory |
| JPS5831901B2 (ja) * | 1979-05-10 | 1983-07-09 | 忠敬 駒木根 | 無機質防菌防腐用飼料添加剤 |
| JPS55150860A (en) * | 1979-05-10 | 1980-11-25 | Toshiyuki Oota | Liquid food |
| US4332077A (en) * | 1979-08-10 | 1982-06-01 | Rca Corporation | Method of making electrically programmable control gate injected floating gate solid state memory transistor |
| US4295209A (en) * | 1979-11-28 | 1981-10-13 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4458406A (en) * | 1979-12-28 | 1984-07-10 | Ibm Corporation | Making LSI devices with double level polysilicon structures |
| JPS56150860A (en) * | 1980-04-24 | 1981-11-21 | Fujitsu Ltd | Manufacture of semiconductor memory device |
| JPS56150858A (en) * | 1980-04-25 | 1981-11-21 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| US4531203A (en) * | 1980-12-20 | 1985-07-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device and method for manufacturing the same |
| JPS57109190A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Semiconductor storage device and its manufacture |
| US4364165A (en) * | 1981-05-28 | 1982-12-21 | General Motors Corporation | Late programming using a silicon nitride interlayer |
| FR2530905B1 (fr) * | 1982-07-26 | 1986-07-04 | Tigre | Procede de traitement et de manipulation d'images et console pour la mise en oeuvre du procede |
| JPS6016561A (ja) * | 1983-07-06 | 1985-01-28 | Osamu Takami | 蓮根を主材とした麺類とその製造方法 |
| JPS6142168A (ja) * | 1984-08-02 | 1986-02-28 | Sharp Corp | 読み出し専用メモリ |
| JPS6143470A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS628558A (ja) * | 1985-07-05 | 1987-01-16 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6216561A (ja) * | 1985-07-15 | 1987-01-24 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
| JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1987
- 1987-11-13 JP JP62285318A patent/JP2555103B2/ja not_active Expired - Fee Related
-
1988
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- 1988-11-04 DE DE3851204T patent/DE3851204T2/de not_active Expired - Fee Related
- 1988-11-05 KR KR1019880014537A patent/KR0120926B1/ko not_active IP Right Cessation
- 1988-11-10 US US07/269,702 patent/US4898840A/en not_active Expired - Lifetime
-
1990
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-
1996
- 1996-02-15 HK HK27996A patent/HK27996A/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239976A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | マスクｒｏｍの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03293763A (ja) * | 1989-09-14 | 1991-12-25 | Samsung Electron Co Ltd | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
| US8182366B2 (en) | 2008-11-26 | 2012-05-22 | Sri Sports Limited | Golf club head |
Also Published As
| Publication number | Publication date |
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| US5063170A (en) | 1991-11-05 |
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| HK27996A (en) | 1996-02-23 |
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| DE3851204T2 (de) | 1995-03-02 |
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| EP0317136A2 (en) | 1989-05-24 |
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