JP2555103C - - Google Patents
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【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、しきい値電圧の制御を必要とし
たＭＩＳ構造の半導体集積回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 特開昭53-41188号公報に記載されるように、高集積化に最適な縦型マスクＲＯＭ
は２層ゲート構造（マルチゲート構造）を採用している。２層ゲート構造は、ゲ
ート長方向に所定間隔で配置 された第１ゲート電極間に第２ゲート電極を配置している。第１ゲート電極は第
１層目ゲート電極材料（多結晶珪素膜）で形成されている。第２ゲート電極は第
２層目ゲート電極材料(多結晶珪素膜)で形成されている。第１ゲート電極の端部
と第２ゲート電極の端部とは、製造工程におけるマスク合せ余裕寸法に相当する
分重ね合されている。 このように構成される縦型マスクＲＯＭは、第１ゲート電極と第２ゲート電極
との間のソース領域又はドレイン領域に相当する部分をなくすことができる。す
なわち、この種の縦型マスクＲＯＭは、ゲート長方向の面積を縮小することがで
きるので、集積度を向上することができる特徴がある。 前記縦型マスクＲＯＭの情報の書込は、前記第１ゲート電極及び第２ゲート電極
を形成する前に行われている。つまり、縦型マスクＲＯＭの情報の書込みは次の
ように行われている。 まず、半導体基板主面部のチャネル形成領域を予じめディプレッション型(又
はエンハンスメント型)のしきい値電圧に形成する。 次に、半導体基板主面上に不純物導入用マスクを形成する。不純物導入用マス
クは、例えばフォトレジスト膜で形成し、情報を書込む領域のチャネル形成領域
上が開口されている。 次に、前記不純物導入用マスクを用い、その開口部を通してチャネル形成領域
に情報書込用不純物を導入する。この情報書込用不純物はＢ（ボロン）を使用し
、情報書込用不純物が導入されたチャネル形成領域はエンハンスメント型のしき
い値電圧に形成される。 次に、第１ゲート電極を形成し、この後、第２ゲート電極を形成する。 まず、半導体基板主面部のチャネル形成領域を予じめエンハンスメント型のし
きい値電圧に形成する。 次に、半導体基板主面にｎチャネルＭＩＳＦＥＴからなるメモリセルを形成す
る。 次に、メモリセルのドレイン領域に接続されるビット線を形成する。ビット線
はアルミニウム或はＣuが添加されたアルミニウム合金で形成する。ビット線は
、メモリセルを覆う層間絶縁膜上に延在し、メモリセルのドレイン領域には前記
層間絶縁膜に形成された接続孔を通して接続されている。 次に、ビット線を覆うように不純物導入用マスクを形成する。不純物導入用マ
スクは、フォトレジスト膜で形成し、情報を書込むメモリセルのチャネル形成領
域上が開口されている。 次に、前記不純物導入用マスクを用い、その開口部を通してチャネル形成領域
に情報書込用不純物を導入する。この情報書込用不純物はＢ（ボロン）を使用し
、情報書込用不純物が導入されたチャネル形成領域はしきい値電庄が高くなる。
つまり、情報が書込まれたメモリセルは、ゲート電極を選択してもソース領域と
ドレイン領域とが導通しないように構成されている。 次に、前記不純物導入用マスクを除去する。 〔発明が解決しようとする問題点〕 本発明者は、前述の技術の検討の結果、次の問題点を見出した。 前記縦型マスクＲＯＭは、情報の書込みがゲート電極を形成する前に行われて
いるので、製品の完成までに要する時間が長くなる。 また、前記縦型マスクＲＯＭは、情報書込用不純物が導入される領域に対して
、第１ゲート電極、第２ゲート電極の夫々が製造工程におけるマスク合せずれを
生じる。このマスク合せずれは、それに相当する分、第１ゲート電極、第２ゲー
ト電極の夫々のゲート長方向の寸法に余裕を確保する必要があるので、縦型マス
クＲＯＭの集積度を低下させる。 本発明の目的は、半導体集積回路装置において、製品の完成までに要する時間
を短縮することが可能な技術を提供することにある。 本発明の他の目的は、縦型マスクＲＯＭを有する半導体集積回路装置において
、前記目的を達成すると共に、メモリセルの占有面積を縮小して高集積化を図る
ことが可能な技術を提供することにある。 本発明の他の目的は、縦型マスクＲＯＭを有する半導体集積回路装置において
、情報書込工程に起因するビット線の腐食を低減することが可能な技術を提供す
ることにある。 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。 〔問題点を解決するための手段〕 本発明は、ゲート長方向に所定の間隔で配置された第１層目の第１ゲート電極
間に第２層目の第２ゲート電極を形成した半導体集積回路装置の製造方法におい
て、半導体基板内に所定の不純物を導入した後、その基板上に第１ゲート電極と
、その第１ゲート電極に一部が重なるように第２ゲート電極を順次形成する工程
と、その第１ゲート電極及び第２ゲート電極のうち、所 定の第１ゲート電極又は及び第２ゲート電極を通して所定の不純物を導入する工
程を備え、 前記第１ゲート電極及び第２ゲート電極の形成に先だって上記半導体基板内に
導入される不純物は、上記半導体基板の表面をディプレッション型のしきい値電
圧をもつチャネル領域にするような不純物であり、前記第１ゲート電極又は及び
第２ゲート電極を通して導入される所定の不純物は、ディプレッション型のしき
い値電圧をエンハンスメント型のしきい値電圧に変えるような不純物であり、か
つその不純物の導入は、上記重なり合った第１ゲート電極及び第２ゲート電極下
のチャネル領域のしきい値電圧がディプレッション型のしきい値電圧のままに保
持され、上記互いに重ならない第１ゲート電極及び第２ゲート電極下の半導体基
板表面の上記ディプレッション型のしきい値電圧をもつチャネル領域をエンハン
スメント型のしきい値電圧をもつチャネル領域に変えるような不純物の導入であ
ることを特微とする。 〔作用〕 上述した手段によれば、第１ゲート電極及び第２ゲート電極を形成した後に情
報の書込みを行うので、縦型マスクＲＯＭの製品の完成までに要する時間を短縮
することができる。 また、前記重ね合された部分に規定され、所定の第１ゲート電極下又は及び第
２ゲート電極下のチャネル形成領域のみ情報書込用不純物を導入することができ
るので、第１ゲート電極又は及び第２ゲート電極に対して情報書込用不純物を自
己整合的に導入することができる。つまり、メモリセルの占有面積を縮小するこ
とができるので、縦型マスクＲＯＭの集積度を向上することができる。 また、情報書込用不純物導入マスクの形成工程及び除去工程で使用されるウエ
ット処理中に、ビット線を保護することができるので、ビット線の腐食を低減す
ることができる。 以下、本発明の構成について、一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機能を有するものは同一符
号を付け、その繰り返し説明は省略する。 〔発明の実施例〕 （実施例） 本実施例は、２層ゲート構造の縦型マスクＲＯＭを有する半導体集積回路装置
に本発明を適用した、本発明の第１実施例である。 本発明の実施例Ｉである２層ゲート構造の縦型マスクＲＯＭのメモリセルアレ
イの構成を第２図（要部平面図）で示し、第２図のI-I切断線で切った断面を第
１図で示す。 本実施例の縦型マスクＲＯＭは、８個のメモリセルＭ1〜Ｍ8を直列に接続した
所謂８段のＮＡＮＤ構造（これに限定されず例えば16段でもよい）で構成されて
いる。第１図及び第２図に示すように、縦型マスクＲＯＭは単結晶珪素からなる
ｐ-型半導体基板（又はウエル領域）１で構成されている。半導体基板１の半導
体素子形成領域間の主面にはフィールド絶縁膜２及びｐ型チャネルストッパ領域
３が設けられている。 縦型マスクＲＯＭのメモリセルＭは、半導体基板１、ゲート絶縁膜４及びゲー
ト電極５で構成される奇数列のメモリセルＭ1,Ｍ3,Ｍ5,Ｍ7と、半導体基板１、
ゲート絶縁膜６及びゲート電極７で構成される偶数列のメモリセルＭ2,Ｍ4,Ｍ6,
Ｍ8とで構成されている。すなわち、メモリセルＭは、ＭＩＳ構造で構成され、
ＭＩＳＦＥＴのソース領域及びドレイン領域に相当する半導体領域部分が存在し
ない。 奇数列のメモリセルＭのゲート電極５は、ゲート長方向（第２図では行方向）
に所定の間隔で配置されている。このゲート電極５は第１層目ゲート電極形成工
程で形成されている。例えば、ゲート電極５は、2000〜3000[Å]程度の膜厚の多
結晶珪素膜で構成されている。また、ゲート電極５は、高融点金属シリサイド（
ＭoＳi2,ＷＳi2,ＴaＳi2,ＴiＳi2）膜若しくは高融点金属（Ｍo,Ｗ,Ｔa,Ｔi）膜
の単層、成は多結晶珪素膜上に夫々の金属膜を積層した複合膜で形成してもよい
。 偶数列のメモリセルＭのゲート電極７は前記第１ゲート電極５間に配置されて
いる。ゲート電極７の端部は、ゲート電極５に対する製造工程におけるマスク合
せ余裕寸法に相当する分、ゲート電極５の端部に重ね合せて構成されている。ゲ
ート電極７は第２層目ゲート電極形成工程で形成されている。例えば、ゲート電
極７は前記ゲート電極５と同等の材料と実質的に同等の膜厚とで形成されている
。 前記ゲート電極５とゲート電極７とは、符号を付けないが、ゲート電極５の表
面に形成された層間絶縁膜（例えば酸化珪素膜）によって電気的に分離されてい
る。 奇数列のメモリセルＭのうちメモリセルＭ3及びＭ7、偶数列のメモリセルＭの
うちメモリセルＭ2及びＭ4は情報が書込まれている。つまり、情報が書込まれた
メモリセルＭは、半導体 基板１の主面部のチャネル形成領域に情報書込用不純物９が導入されている（実
際には熱処理が行れ、ｐ型半導体領域となっている）。メモリセルＭは予じめ(
情報の書込み前)ディプレッション型のしきい値電圧で形成されるが、前記情報
書込用不純物９の導入によって、しきい値電圧はエンハンスメント型に変化させ
られる。 前記８段のメモリセルＭを選択するメモリセル選択用ＭＩＳＦＥＴＱsは、半
導体基板１、ゲート絶縁膜４、ゲート電極５（又は７）、ソース領域及びドレイ
ン領域として使用される一対のｎ+型半導体領域８で構成されている。前記メモ
リセルＭは、このＭＩＳＦＥＴＱsと略同一製造工程によって形成されている。
接地電位配線Ｖssは半導体領域８によって構成されている。 前記ＭＩＳＦＥＴＱsの一方の半導体領域８には、層間絶縁膜10に形成された
接続孔11を通してビット線12が接続されている。層間絶縁膜10は、例えば、ＣＶ
Ｄで積層した酸化珪素膜上にＰＳＧ膜を形成した複合膜で形成する。ビット線12
は、アルミニウムか、Ｃu又は及びＳiを添加したアルミニウム合金で形成する。 次に、このように構成される縦型マスクＲＯＭの製造方法及び情報書込方法に
ついて、第３図乃至第７図（各製造工程毎の要部断面図）を用いて簡単に説明す
る。 まず、単結晶珪素からなるＰ-型半導体基板１を用意する。半導体基板１は１
×1012〜２×1012[atoms/cm2]程度の表面濃度で形成する。 次に、前記半導体基板１の半導体素子形成領域間の主面に、フィールド絶縁膜
２及びｐ型チャネルストッパ領域３を形成する。 次に、半導体基板１のＭＩＳＦＥＴ形成領域の主面部に、しきい値電圧調整用
の不純物13を導入する。不純物13は、例えば２×1012〜３×1012[atoms/cm2]程
度のＡs+を60〜100[ＫeＶ]程度のイオン打込みで導入する。この不純物13の導入
によって、しきい値電圧はディプレッション型に調整される。 次に、第３図に示すように、半導体基板１のメモリセルＭ形成領域及びＭＩＳ
ＦＥＴＱs形成領域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜４は、
半導体基板１の主面を熱酸化した酸化珪素膜で形成し、200〜300[Å]程度の膜厚
で形成する。 次に、第４図に示すように、第１層目ゲート電極形成工程によって、ゲート絶
縁膜４の所定上部にゲート電極（第１ゲート電極）５を形成する。ゲート電極５
は、前述のように、多結晶 珪素膜の単層で形成されている。多結晶珪素膜はＣＶＤで積層する。このゲート
電極５を形成することにより、奇数列のメモリセルＭが形成される。 次に、メモリセルＭ形成領域のゲート電極５間において、半導体基板１の主面
上にゲート絶縁膜６を形成する。ゲート絶縁膜６は、半導体基板１の主面を熱酸
化した酸化珪素膜で形成し、200〜300[Å]程度の膜厚で形成する。このゲート絶
縁膜６を形成する工程と同一製造工程によって、ゲート電極５を覆う層間絶縁膜
が形成される。 次に、第５図に示すように、前記ゲート絶縁膜６の上部に、第２層目ゲート電
極形成工程によって、ゲート電極（第２ゲート電極）７を形成する。ゲート電極
７は、前述のように多結晶珪素膜で形成する。ゲート電極７の端部は、製造工程
におけるマスク合せ余裕寸法に相当する分、ゲート電極５の端部と重ね合せ（オ
ーバーラップさせて）形成される。このゲート電極７を形成することにより、偶
数列のメモリセルＭが形成される。 次に、前記ゲート電極５及び７を不純物導入用マスクとして用い、第６図に示
すように、半導体基板１の主面部にｎ+型半導体領域８を形成する。半導体領域
８はイオン打込みで形成する。半導体領域８を形成することにより、メモリセル
選択用ＭＩＳＦＥＴＱsが形成される（同様に周辺回路を構成するＭＩＳＦＥＴ
も形成される）。 次に、情報書込工程を施す。まず、ゲート電極５及び７の上部全面に情報書込
用不純物導入マスク14を形成する。情報書込用不純物導入マスク14は、情報が書
込まれるゲート電極５上又は及びゲート電極７上の表面が露出する開口部14Ａを
有している。この開口部14Ａのゲート長方向の内壁は、第７図に示すように、ゲ
ート電極５の端部とゲート電極７の端部とが重ね合された領域内（製造工程にお
けるマスク合せ余裕寸法内）に位置するように形成されている。また、開口部14
Ａのゲート軸方向の内壁は、メモリセルＭのゲート幅よりも少なくとも製造工程
におけるマスク合せ余裕寸法に相当する分外側に位置するように形成されている
。この情報書込用不純物導入マスク14は例えばフォトレジスト膜で形成する。 そして、第７図に示すように、前記情報書込用不純物導入マスク14を用い、開
口部14から露出する奇数列のメモリセルＭのゲート電極５又は及び偶数列のメモ
リセルＭのゲート電極７を通して、情報書込用不純物９をゲート電極５又は及び
ゲート電極７下のチャネル形成領域に選択的に導入する。情報書込用不純物９の
導入は、例えば、７×1012〜９×1012[atoms/cm2]程 度のＢ+を用い、140〜160[ＫeＶ]程度のエネルギのイオン打込みで行う。このよ
うな条件においては、情報書込用不純物９の不純物濃度の最大値をゲート電極５
又は及びゲート電極７下のチャネル形成領域に設定することができる。また、情
報書込用不純物９は、ゲート電極５の端部とゲート電極７の端部とが重ね合され
た部分下の半導体基板１の主面部には膜厚が厚いので導入されない。つまり、前
記重なり合ったゲート電極５(第１ゲート電極)及びゲート電極７(第２ゲート電
極)下のチャネル領域のしきい値電圧がディプレッション型のしきい値電圧のま
まに保持されことを意味する。そして、情報書込用不純物９は、前記情報書込用
不純物導入マスク14及び前記重ね合された部分に規定され、互いに重ならないゲ
ート電極５下又は及びゲート電極７下のチャネル形成領域に自己整合的に導入さ
れる。情報書込用不純物９は導入後熱処理によって活性化される。この情報書込
用不純物９の導入は、メモリセルＭのしきい値電庄をディプレッション型からエ
ンハンスメント型に変化させる。いいかえると、互いに重ならない第ゲート電極
５及びゲート電極７下の半導体基板表面のディプレッション型のしきい値電圧を
もつチャネル領域をエンハンスメント型のしきい値電圧をもつチャネル領域に変
える。 このように、２層ゲート構造の縦型マスクＲＯＭを有する半導体集積回路装置
において、ゲート電極５、ゲート電極７を順次形成した後に、所定のゲート電極
５又は及びゲート電極７を通してチャネル形成領域に情報書込用不純物９を導入
し、情報の書込みを行うことにより、ゲート電極５及びゲート電極７を形成した
後に情報の書込みを行うので、縦型マスクＲＯＭの製品の完成までに要する時間
を短縮することができる。 また、前記情報書込用不純物９の導入は、前記ゲート電極５の端部とゲート電
極７の端部とが重ね合された部分を通過しないように行うことにより、前記重ね
合された部分に規定され、所定のゲート電極５下又は及びゲート電極７下のチャ
ネル形成領城のみ情報書込用不純物９を導入することができるので、ゲート電極
５又は及びゲート電極７に対して情報書込用不純物９を自己整合的に導入するこ
とができる。つまり、メモリセルＭのゲート長方向の占有面積を縮小することが
できるので、縦型マスクＲＯＭの集積度を向上することができる。 前記情報書込工程の後、前記情報書込用不純物導入マスク14を除去する。 そして、層間絶縁膜10、接続孔11を順次形成した後、前記第１図及び第２図に
示すように、ビット線12を形成することにより、本実施例の２層ゲート構造の縦
型マスクＲＯＭは完成する。 なお、本発明は、前記縦型マスクＲＯＭにおいて、層間絶縁膜10又はビット線
12を形成した後に情報書込工程を施してもよい。 以上、本発明者によってなされた発明を前記実施例に基づき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更し得ることは勿論である。 例えば、本発明は、前記実施例の縦型マスクＲＯＭにおいて、ビット線12を形
成した後にその表面に保護膜を形成し、この後、情報書込工程を施してもよい。 すなわち、前記保護膜は、アルミニウム又はその合金で形成されるビット線12
及びセレクト信号線12の腐食を低減するように構成されている。この保護膜は、
例えばシラン膜を用い、0.1〜0.2[μｍ]程度の膜厚で形成する。この保護膜はパ
ッシベーション膜としても使用することができるが、情報書込用不純物９を低い
エネルギで導入するために薄い膜厚で形成する。 〔発明の効果〕 本願において開示された発明のうち、代表的なものによって得られる効果を簡
単に説明すれば、次のとおりである。 ２層ゲート構造の縦型マスクＲＯＭの製品の完成までに要する時間を短縮する
ことができる。 また、前記縦型マスクＲＯＭの集積度を向上することができる。 また、マスクＲＯＭにおいて、情報書込工程に起因する配線の腐食を低減する
ことができる。
たＭＩＳ構造の半導体集積回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 特開昭53-41188号公報に記載されるように、高集積化に最適な縦型マスクＲＯＭ
は２層ゲート構造（マルチゲート構造）を採用している。２層ゲート構造は、ゲ
ート長方向に所定間隔で配置 された第１ゲート電極間に第２ゲート電極を配置している。第１ゲート電極は第
１層目ゲート電極材料（多結晶珪素膜）で形成されている。第２ゲート電極は第
２層目ゲート電極材料(多結晶珪素膜)で形成されている。第１ゲート電極の端部
と第２ゲート電極の端部とは、製造工程におけるマスク合せ余裕寸法に相当する
分重ね合されている。 このように構成される縦型マスクＲＯＭは、第１ゲート電極と第２ゲート電極
との間のソース領域又はドレイン領域に相当する部分をなくすことができる。す
なわち、この種の縦型マスクＲＯＭは、ゲート長方向の面積を縮小することがで
きるので、集積度を向上することができる特徴がある。 前記縦型マスクＲＯＭの情報の書込は、前記第１ゲート電極及び第２ゲート電極
を形成する前に行われている。つまり、縦型マスクＲＯＭの情報の書込みは次の
ように行われている。 まず、半導体基板主面部のチャネル形成領域を予じめディプレッション型(又
はエンハンスメント型)のしきい値電圧に形成する。 次に、半導体基板主面上に不純物導入用マスクを形成する。不純物導入用マス
クは、例えばフォトレジスト膜で形成し、情報を書込む領域のチャネル形成領域
上が開口されている。 次に、前記不純物導入用マスクを用い、その開口部を通してチャネル形成領域
に情報書込用不純物を導入する。この情報書込用不純物はＢ（ボロン）を使用し
、情報書込用不純物が導入されたチャネル形成領域はエンハンスメント型のしき
い値電圧に形成される。 次に、第１ゲート電極を形成し、この後、第２ゲート電極を形成する。 まず、半導体基板主面部のチャネル形成領域を予じめエンハンスメント型のし
きい値電圧に形成する。 次に、半導体基板主面にｎチャネルＭＩＳＦＥＴからなるメモリセルを形成す
る。 次に、メモリセルのドレイン領域に接続されるビット線を形成する。ビット線
はアルミニウム或はＣuが添加されたアルミニウム合金で形成する。ビット線は
、メモリセルを覆う層間絶縁膜上に延在し、メモリセルのドレイン領域には前記
層間絶縁膜に形成された接続孔を通して接続されている。 次に、ビット線を覆うように不純物導入用マスクを形成する。不純物導入用マ
スクは、フォトレジスト膜で形成し、情報を書込むメモリセルのチャネル形成領
域上が開口されている。 次に、前記不純物導入用マスクを用い、その開口部を通してチャネル形成領域
に情報書込用不純物を導入する。この情報書込用不純物はＢ（ボロン）を使用し
、情報書込用不純物が導入されたチャネル形成領域はしきい値電庄が高くなる。
つまり、情報が書込まれたメモリセルは、ゲート電極を選択してもソース領域と
ドレイン領域とが導通しないように構成されている。 次に、前記不純物導入用マスクを除去する。 〔発明が解決しようとする問題点〕 本発明者は、前述の技術の検討の結果、次の問題点を見出した。 前記縦型マスクＲＯＭは、情報の書込みがゲート電極を形成する前に行われて
いるので、製品の完成までに要する時間が長くなる。 また、前記縦型マスクＲＯＭは、情報書込用不純物が導入される領域に対して
、第１ゲート電極、第２ゲート電極の夫々が製造工程におけるマスク合せずれを
生じる。このマスク合せずれは、それに相当する分、第１ゲート電極、第２ゲー
ト電極の夫々のゲート長方向の寸法に余裕を確保する必要があるので、縦型マス
クＲＯＭの集積度を低下させる。 本発明の目的は、半導体集積回路装置において、製品の完成までに要する時間
を短縮することが可能な技術を提供することにある。 本発明の他の目的は、縦型マスクＲＯＭを有する半導体集積回路装置において
、前記目的を達成すると共に、メモリセルの占有面積を縮小して高集積化を図る
ことが可能な技術を提供することにある。 本発明の他の目的は、縦型マスクＲＯＭを有する半導体集積回路装置において
、情報書込工程に起因するビット線の腐食を低減することが可能な技術を提供す
ることにある。 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。 〔問題点を解決するための手段〕 本発明は、ゲート長方向に所定の間隔で配置された第１層目の第１ゲート電極
間に第２層目の第２ゲート電極を形成した半導体集積回路装置の製造方法におい
て、半導体基板内に所定の不純物を導入した後、その基板上に第１ゲート電極と
、その第１ゲート電極に一部が重なるように第２ゲート電極を順次形成する工程
と、その第１ゲート電極及び第２ゲート電極のうち、所 定の第１ゲート電極又は及び第２ゲート電極を通して所定の不純物を導入する工
程を備え、 前記第１ゲート電極及び第２ゲート電極の形成に先だって上記半導体基板内に
導入される不純物は、上記半導体基板の表面をディプレッション型のしきい値電
圧をもつチャネル領域にするような不純物であり、前記第１ゲート電極又は及び
第２ゲート電極を通して導入される所定の不純物は、ディプレッション型のしき
い値電圧をエンハンスメント型のしきい値電圧に変えるような不純物であり、か
つその不純物の導入は、上記重なり合った第１ゲート電極及び第２ゲート電極下
のチャネル領域のしきい値電圧がディプレッション型のしきい値電圧のままに保
持され、上記互いに重ならない第１ゲート電極及び第２ゲート電極下の半導体基
板表面の上記ディプレッション型のしきい値電圧をもつチャネル領域をエンハン
スメント型のしきい値電圧をもつチャネル領域に変えるような不純物の導入であ
ることを特微とする。 〔作用〕 上述した手段によれば、第１ゲート電極及び第２ゲート電極を形成した後に情
報の書込みを行うので、縦型マスクＲＯＭの製品の完成までに要する時間を短縮
することができる。 また、前記重ね合された部分に規定され、所定の第１ゲート電極下又は及び第
２ゲート電極下のチャネル形成領域のみ情報書込用不純物を導入することができ
るので、第１ゲート電極又は及び第２ゲート電極に対して情報書込用不純物を自
己整合的に導入することができる。つまり、メモリセルの占有面積を縮小するこ
とができるので、縦型マスクＲＯＭの集積度を向上することができる。 また、情報書込用不純物導入マスクの形成工程及び除去工程で使用されるウエ
ット処理中に、ビット線を保護することができるので、ビット線の腐食を低減す
ることができる。 以下、本発明の構成について、一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機能を有するものは同一符
号を付け、その繰り返し説明は省略する。 〔発明の実施例〕 （実施例） 本実施例は、２層ゲート構造の縦型マスクＲＯＭを有する半導体集積回路装置
に本発明を適用した、本発明の第１実施例である。 本発明の実施例Ｉである２層ゲート構造の縦型マスクＲＯＭのメモリセルアレ
イの構成を第２図（要部平面図）で示し、第２図のI-I切断線で切った断面を第
１図で示す。 本実施例の縦型マスクＲＯＭは、８個のメモリセルＭ1〜Ｍ8を直列に接続した
所謂８段のＮＡＮＤ構造（これに限定されず例えば16段でもよい）で構成されて
いる。第１図及び第２図に示すように、縦型マスクＲＯＭは単結晶珪素からなる
ｐ-型半導体基板（又はウエル領域）１で構成されている。半導体基板１の半導
体素子形成領域間の主面にはフィールド絶縁膜２及びｐ型チャネルストッパ領域
３が設けられている。 縦型マスクＲＯＭのメモリセルＭは、半導体基板１、ゲート絶縁膜４及びゲー
ト電極５で構成される奇数列のメモリセルＭ1,Ｍ3,Ｍ5,Ｍ7と、半導体基板１、
ゲート絶縁膜６及びゲート電極７で構成される偶数列のメモリセルＭ2,Ｍ4,Ｍ6,
Ｍ8とで構成されている。すなわち、メモリセルＭは、ＭＩＳ構造で構成され、
ＭＩＳＦＥＴのソース領域及びドレイン領域に相当する半導体領域部分が存在し
ない。 奇数列のメモリセルＭのゲート電極５は、ゲート長方向（第２図では行方向）
に所定の間隔で配置されている。このゲート電極５は第１層目ゲート電極形成工
程で形成されている。例えば、ゲート電極５は、2000〜3000[Å]程度の膜厚の多
結晶珪素膜で構成されている。また、ゲート電極５は、高融点金属シリサイド（
ＭoＳi2,ＷＳi2,ＴaＳi2,ＴiＳi2）膜若しくは高融点金属（Ｍo,Ｗ,Ｔa,Ｔi）膜
の単層、成は多結晶珪素膜上に夫々の金属膜を積層した複合膜で形成してもよい
。 偶数列のメモリセルＭのゲート電極７は前記第１ゲート電極５間に配置されて
いる。ゲート電極７の端部は、ゲート電極５に対する製造工程におけるマスク合
せ余裕寸法に相当する分、ゲート電極５の端部に重ね合せて構成されている。ゲ
ート電極７は第２層目ゲート電極形成工程で形成されている。例えば、ゲート電
極７は前記ゲート電極５と同等の材料と実質的に同等の膜厚とで形成されている
。 前記ゲート電極５とゲート電極７とは、符号を付けないが、ゲート電極５の表
面に形成された層間絶縁膜（例えば酸化珪素膜）によって電気的に分離されてい
る。 奇数列のメモリセルＭのうちメモリセルＭ3及びＭ7、偶数列のメモリセルＭの
うちメモリセルＭ2及びＭ4は情報が書込まれている。つまり、情報が書込まれた
メモリセルＭは、半導体 基板１の主面部のチャネル形成領域に情報書込用不純物９が導入されている（実
際には熱処理が行れ、ｐ型半導体領域となっている）。メモリセルＭは予じめ(
情報の書込み前)ディプレッション型のしきい値電圧で形成されるが、前記情報
書込用不純物９の導入によって、しきい値電圧はエンハンスメント型に変化させ
られる。 前記８段のメモリセルＭを選択するメモリセル選択用ＭＩＳＦＥＴＱsは、半
導体基板１、ゲート絶縁膜４、ゲート電極５（又は７）、ソース領域及びドレイ
ン領域として使用される一対のｎ+型半導体領域８で構成されている。前記メモ
リセルＭは、このＭＩＳＦＥＴＱsと略同一製造工程によって形成されている。
接地電位配線Ｖssは半導体領域８によって構成されている。 前記ＭＩＳＦＥＴＱsの一方の半導体領域８には、層間絶縁膜10に形成された
接続孔11を通してビット線12が接続されている。層間絶縁膜10は、例えば、ＣＶ
Ｄで積層した酸化珪素膜上にＰＳＧ膜を形成した複合膜で形成する。ビット線12
は、アルミニウムか、Ｃu又は及びＳiを添加したアルミニウム合金で形成する。 次に、このように構成される縦型マスクＲＯＭの製造方法及び情報書込方法に
ついて、第３図乃至第７図（各製造工程毎の要部断面図）を用いて簡単に説明す
る。 まず、単結晶珪素からなるＰ-型半導体基板１を用意する。半導体基板１は１
×1012〜２×1012[atoms/cm2]程度の表面濃度で形成する。 次に、前記半導体基板１の半導体素子形成領域間の主面に、フィールド絶縁膜
２及びｐ型チャネルストッパ領域３を形成する。 次に、半導体基板１のＭＩＳＦＥＴ形成領域の主面部に、しきい値電圧調整用
の不純物13を導入する。不純物13は、例えば２×1012〜３×1012[atoms/cm2]程
度のＡs+を60〜100[ＫeＶ]程度のイオン打込みで導入する。この不純物13の導入
によって、しきい値電圧はディプレッション型に調整される。 次に、第３図に示すように、半導体基板１のメモリセルＭ形成領域及びＭＩＳ
ＦＥＴＱs形成領域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜４は、
半導体基板１の主面を熱酸化した酸化珪素膜で形成し、200〜300[Å]程度の膜厚
で形成する。 次に、第４図に示すように、第１層目ゲート電極形成工程によって、ゲート絶
縁膜４の所定上部にゲート電極（第１ゲート電極）５を形成する。ゲート電極５
は、前述のように、多結晶 珪素膜の単層で形成されている。多結晶珪素膜はＣＶＤで積層する。このゲート
電極５を形成することにより、奇数列のメモリセルＭが形成される。 次に、メモリセルＭ形成領域のゲート電極５間において、半導体基板１の主面
上にゲート絶縁膜６を形成する。ゲート絶縁膜６は、半導体基板１の主面を熱酸
化した酸化珪素膜で形成し、200〜300[Å]程度の膜厚で形成する。このゲート絶
縁膜６を形成する工程と同一製造工程によって、ゲート電極５を覆う層間絶縁膜
が形成される。 次に、第５図に示すように、前記ゲート絶縁膜６の上部に、第２層目ゲート電
極形成工程によって、ゲート電極（第２ゲート電極）７を形成する。ゲート電極
７は、前述のように多結晶珪素膜で形成する。ゲート電極７の端部は、製造工程
におけるマスク合せ余裕寸法に相当する分、ゲート電極５の端部と重ね合せ（オ
ーバーラップさせて）形成される。このゲート電極７を形成することにより、偶
数列のメモリセルＭが形成される。 次に、前記ゲート電極５及び７を不純物導入用マスクとして用い、第６図に示
すように、半導体基板１の主面部にｎ+型半導体領域８を形成する。半導体領域
８はイオン打込みで形成する。半導体領域８を形成することにより、メモリセル
選択用ＭＩＳＦＥＴＱsが形成される（同様に周辺回路を構成するＭＩＳＦＥＴ
も形成される）。 次に、情報書込工程を施す。まず、ゲート電極５及び７の上部全面に情報書込
用不純物導入マスク14を形成する。情報書込用不純物導入マスク14は、情報が書
込まれるゲート電極５上又は及びゲート電極７上の表面が露出する開口部14Ａを
有している。この開口部14Ａのゲート長方向の内壁は、第７図に示すように、ゲ
ート電極５の端部とゲート電極７の端部とが重ね合された領域内（製造工程にお
けるマスク合せ余裕寸法内）に位置するように形成されている。また、開口部14
Ａのゲート軸方向の内壁は、メモリセルＭのゲート幅よりも少なくとも製造工程
におけるマスク合せ余裕寸法に相当する分外側に位置するように形成されている
。この情報書込用不純物導入マスク14は例えばフォトレジスト膜で形成する。 そして、第７図に示すように、前記情報書込用不純物導入マスク14を用い、開
口部14から露出する奇数列のメモリセルＭのゲート電極５又は及び偶数列のメモ
リセルＭのゲート電極７を通して、情報書込用不純物９をゲート電極５又は及び
ゲート電極７下のチャネル形成領域に選択的に導入する。情報書込用不純物９の
導入は、例えば、７×1012〜９×1012[atoms/cm2]程 度のＢ+を用い、140〜160[ＫeＶ]程度のエネルギのイオン打込みで行う。このよ
うな条件においては、情報書込用不純物９の不純物濃度の最大値をゲート電極５
又は及びゲート電極７下のチャネル形成領域に設定することができる。また、情
報書込用不純物９は、ゲート電極５の端部とゲート電極７の端部とが重ね合され
た部分下の半導体基板１の主面部には膜厚が厚いので導入されない。つまり、前
記重なり合ったゲート電極５(第１ゲート電極)及びゲート電極７(第２ゲート電
極)下のチャネル領域のしきい値電圧がディプレッション型のしきい値電圧のま
まに保持されことを意味する。そして、情報書込用不純物９は、前記情報書込用
不純物導入マスク14及び前記重ね合された部分に規定され、互いに重ならないゲ
ート電極５下又は及びゲート電極７下のチャネル形成領域に自己整合的に導入さ
れる。情報書込用不純物９は導入後熱処理によって活性化される。この情報書込
用不純物９の導入は、メモリセルＭのしきい値電庄をディプレッション型からエ
ンハンスメント型に変化させる。いいかえると、互いに重ならない第ゲート電極
５及びゲート電極７下の半導体基板表面のディプレッション型のしきい値電圧を
もつチャネル領域をエンハンスメント型のしきい値電圧をもつチャネル領域に変
える。 このように、２層ゲート構造の縦型マスクＲＯＭを有する半導体集積回路装置
において、ゲート電極５、ゲート電極７を順次形成した後に、所定のゲート電極
５又は及びゲート電極７を通してチャネル形成領域に情報書込用不純物９を導入
し、情報の書込みを行うことにより、ゲート電極５及びゲート電極７を形成した
後に情報の書込みを行うので、縦型マスクＲＯＭの製品の完成までに要する時間
を短縮することができる。 また、前記情報書込用不純物９の導入は、前記ゲート電極５の端部とゲート電
極７の端部とが重ね合された部分を通過しないように行うことにより、前記重ね
合された部分に規定され、所定のゲート電極５下又は及びゲート電極７下のチャ
ネル形成領城のみ情報書込用不純物９を導入することができるので、ゲート電極
５又は及びゲート電極７に対して情報書込用不純物９を自己整合的に導入するこ
とができる。つまり、メモリセルＭのゲート長方向の占有面積を縮小することが
できるので、縦型マスクＲＯＭの集積度を向上することができる。 前記情報書込工程の後、前記情報書込用不純物導入マスク14を除去する。 そして、層間絶縁膜10、接続孔11を順次形成した後、前記第１図及び第２図に
示すように、ビット線12を形成することにより、本実施例の２層ゲート構造の縦
型マスクＲＯＭは完成する。 なお、本発明は、前記縦型マスクＲＯＭにおいて、層間絶縁膜10又はビット線
12を形成した後に情報書込工程を施してもよい。 以上、本発明者によってなされた発明を前記実施例に基づき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更し得ることは勿論である。 例えば、本発明は、前記実施例の縦型マスクＲＯＭにおいて、ビット線12を形
成した後にその表面に保護膜を形成し、この後、情報書込工程を施してもよい。 すなわち、前記保護膜は、アルミニウム又はその合金で形成されるビット線12
及びセレクト信号線12の腐食を低減するように構成されている。この保護膜は、
例えばシラン膜を用い、0.1〜0.2[μｍ]程度の膜厚で形成する。この保護膜はパ
ッシベーション膜としても使用することができるが、情報書込用不純物９を低い
エネルギで導入するために薄い膜厚で形成する。 〔発明の効果〕 本願において開示された発明のうち、代表的なものによって得られる効果を簡
単に説明すれば、次のとおりである。 ２層ゲート構造の縦型マスクＲＯＭの製品の完成までに要する時間を短縮する
ことができる。 また、前記縦型マスクＲＯＭの集積度を向上することができる。 また、マスクＲＯＭにおいて、情報書込工程に起因する配線の腐食を低減する
ことができる。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉである２層ゲート構造の縦型マスクＲＯＭのメモ
リセルアレイの構成を示す要部断面図、 第２図は、前記縦型マスクＲＯＭの要部平面図、 第３図乃至第７図は、前記縦型マスクＲＯＭの製造方法及び情報書込方法を説
明するための各製造工程毎の要部断面図である。 図中、１・・・・・・半導体基板、4,6・・・・・・ゲート絶縁膜、5,7・・・・
・・ゲート電極、８・・・・・・半導体領域、９・・・・・・情報書込用不純物
、12・・・・・・ビット線又はセレクト信号線、14・・・・・・情報書込用不純
物導入マスク、14Ａ・・・・・・開口部、膜、Ｍ・・・・・・メモリセルである
。
リセルアレイの構成を示す要部断面図、 第２図は、前記縦型マスクＲＯＭの要部平面図、 第３図乃至第７図は、前記縦型マスクＲＯＭの製造方法及び情報書込方法を説
明するための各製造工程毎の要部断面図である。 図中、１・・・・・・半導体基板、4,6・・・・・・ゲート絶縁膜、5,7・・・・
・・ゲート電極、８・・・・・・半導体領域、９・・・・・・情報書込用不純物
、12・・・・・・ビット線又はセレクト信号線、14・・・・・・情報書込用不純
物導入マスク、14Ａ・・・・・・開口部、膜、Ｍ・・・・・・メモリセルである
。
Claims (1)
- 【特許請求の範囲】 【請求項１】 ゲート長方向に所定の間隔で配置された第１層目の第１ゲート電
極間に第２層目の第２ゲート電極を形成した半導体集積回路装置の製造方法にお
いて、半導体基板内に所定の不純物を導入した後、その基板上に第１ゲート電極
と、その第１ゲート電極に一部が重なるように第２ゲート電極を順次形成する工
程と、その第１ゲート電極及び第２ゲート電極のうち、所定の第１ゲート電極又
は及び第２ゲート電極を通して所定の不純物を導入する工程を備え、 前記第１ゲート電極及び第２ゲート電極の形成に先だって上記半導体基板内に
導入される不純物は、上記半導体基板の表面をディプレッション型のしきい値電
圧をもつチャネル領域にするような不純物であり、 前記第１ゲート電極又は及び第２ゲート電極を通して導入される所定の不純物
は、ディプレッション型のしきい値電圧をエンハンスメント型のしきい値電圧に
変えるような不純物であり、かつその不純物の導入は、上記重なり合った第１ゲ
ート電極及び第２ゲート電極下のチャネル領域のしきい値電圧がディプレッショ
ン型のしきい値電圧のままに保持され、上記互いに重ならない第１ゲート電極及
び第２ゲート電極下の半導体基板表面の上記ディプレッション型のしきい値電圧
をもつチャネル領域をエンハンスメント型のしきい値電圧をもつチャネル領域に
変えるような不純物の導入であることを特微とする半導体集積回路装置の製造方
法。 【請求項２】 前記第１ゲート電極、第２ゲート電極の夫々は、多結晶珪素膜で
形成されていることを特徴とする特許請求の範囲第１項に記載の半導体集積回路
装置の製造方法。
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