KR960000712B1 - 반도체 집적회로 장치 및 그의 제조방법 - Google Patents

반도체 집적회로 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR960000712B1
KR960000712B1 KR1019870000866A KR870000866A KR960000712B1 KR 960000712 B1 KR960000712 B1 KR 960000712B1 KR 1019870000866 A KR1019870000866 A KR 1019870000866A KR 870000866 A KR870000866 A KR 870000866A KR 960000712 B1 KR960000712 B1 KR 960000712B1
Authority
KR
South Korea
Prior art keywords
misfet
region
threshold voltage
forming
mask
Prior art date
Application number
KR1019870000866A
Other languages
English (en)
Other versions
KR870008389A (ko
Inventor
고우즈게 오구야마
겐 우지다
도시후미 다게다
료우지 시바다
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미쓰다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR870008389A publication Critical patent/KR870008389A/ko
Application granted granted Critical
Publication of KR960000712B1 publication Critical patent/KR960000712B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/387—Source region or drain region doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

Landscapes

  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 집적회로 장치 및 그의 제조방법
제1도는 본 발명의 1실시예인 마스크 ROM의 주요부 평면도.
제2도는 제1도의 Ⅱ-Ⅱ선에서의 단면도.
제3도는 본 발명의 1실시예의 효과를 설명하기 위한 드레인전압과 누설전류와의 관계를 도시한 도면.
제4도~제8도는 본 발명의 1실시예인 마스크 ROM을 제조공정마다 도시한 주요부 단면도.
본 발명은 반도체 집적회로 장치 및 그의 제조방법에 관한 것으로, 특히 리드전용의 불휘발성 기억기능을 갖는 반도체 집적회로 장치(이하, 마스크 ROM이라 한다)에 적용해서 유효한 기술에 관한 것이다.
마스크 ROM은 MISFET로 메모리셀을 구성하고 있다. 메모리셀의 ″0″, ″1″의 정보는 정보라이트 공정에서 MISFET의 스레쉬홀드전압을 변화시키는 것에 의해 실행된다.
이 종류의 마스크 ROM에서 정보라이트 공정은, 예를 들면 Electronics, May 31, 1983, p50, p51에 기재 되어 있는 바와 같이, 다음의 제조공정에 의해 실행되고 있다.
먼저, 제1의 스레쉬홀드전압을 갖는 다수개의 MISFET(메모리셀)을 형성한다. 그후, MISFET를 덮는 층간절연막을 형성하고, MISFET에 접속하는 데이타선용 알루미늄 배선막 및 소오스선용 알루미늄 배선막을 형성한다. 그후, 상기 다수개의 MISFET(메모리셀)중, 정보가 라이트되는 MISFET의 채널형성영역의 위만이 개방된 포토레지스트마스트를 형성한다. 그리고, 이 포토레지스트마스크를 사용하여 상기 층간절연막 및 게이트전극을 통해서 채널형성영역에 불순물(붕소 또는 인)을 도입한다. 이 불순물의 도입에 의해 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압을 갖는 MISFET(메모리셀)이 형성되고, 정보라이트공정이 실행된다. 그후, 비활성화막을 형성하는 것에 의해 마스크 ROM의 제조공정이 완료된다. 이 마스크 ROM은 반도체장치의 제조공정에 있어서, 최종에 가까운 제조공정인 데이타선 및 소오스선을 형성한 후에 정보라이트 공정이 실행된다. 즉, 다수의 반도체 집적회로 장치를 제조해 두고, 최종에 가까운 제조공정으로 각 설계의 ROM을 마스크의 변경에 의해서 제작할 수 있으므로, 다양한 설계의 ROM을 제작하는데에 각각의 ROM 설계에 대응하는 반도체 집적회로 장치를 ROM 설계가 결정되고 나서 처음으로 제작하기 시작하는 것이 불필요하게 된다. 이때문에 다양한 설계의 ROM을 제작하는데 있어서, 제조공정의 완료까지 요하는 시간을 단축할 수 있다는(이하, 공정완료단축이라 한다) 특징이 있다.
본 발명자는 상술한 마스크 ROM의 전기적 동작특성시험 및 그 검토의 결과, 다음과 같은 문제점이 발생하는 것을 발견하였다.
상기 정보라이트 공정은 층간절연막, 게이트전극 및 게이트절연막을 통과시켜서 채널형성영역은 불순물을 이온주입법을 이용해서 도입하고 있다. 이들 각 층을 통과시키므로, 불순물은 200~300[KeV]정도의 높은 에너지로 이온주입법을 사용해서 도입하고 있다. 이때문에, 게이트절연막 또는 채널형성영역의 주면(실리콘 표면)에 결정결함(결정의 미결합 등)이 발생한다. 이 결정결함은 그 결정결합을 없애기 위한 어닐처리를 실행하더라도 알르미늄막으로 이루어지는 데이타선이 녹지않도록 450℃정도의 낮은 온도의 열처리(어닐처리)할 수밖에 없으므로, 결정결함을 본래 것, 즉 완전결정으로 할 수는 없었다.
결정결함은 정보리드동작에 있어서, 드레인영역근방의 강한 전계에서 발생하는 핫 캐리어를 포획(트랩)한다. 결정결함과 핫 캐리어와의 상호작용에 의해 누설전류가 발생하고, 그 누설전류가 반도체기판쪽으로 흐른다. 누설전류는 드레인전압, 즉 데이타선에 프리차지되는 전압에 의존한다. 즉, 드레인전압이 높게되면 드레인영역근방의 전계강도가 증대하므로, 핫 캐리어의 발생량이 증대하고, 누설전류가 증대한다. 따라서, 이와 같은 마스크 ROM에 있어서는 소비전력의 증대나 기생 사이리스터에 의해 래치업이라고 하는 문제가 발생한다.
본 발명의 목적은 마스크 ROM에 있어서 공정완료단축을 도모함과 동시에 정보라이트 공정에서 발생하는 결정결함에 의한 누설전류를 저감할 수 있는 반도체 집적회로 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 마스크 ROM에 있어서 소비전력의 저감 또는 래치업의 방지를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 마스크 ROM의 전기적 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 마스크 ROM의 전기적 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
제1의 스레쉬홀드전압의 MISFET로 메모리셀을 다수개 구성하고, 이 메모리셀의 적어도 1개 이상의 메모리셀의 게이트전극을 통해서 불순물을 도입하고, 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보라이트방식의 마스크 ROM에 있어서, 상기 MISFET를 높은 불순물농도의 드레인영역과 이 드레인영역과 채널형성영역 사이에 마련한 드레인 영역과 동일 도전형이고 또는 그 보다도 낮은 불순물농도의 반도체영역으로 구성한다.
상술한 수단에 의하면, 제1의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 형성한 후 또는 그 메모리셀에 접속되는 데이타선을 형성한 후에 라이트가 실행되므로, 공정완료단축을 도모할 수 있다. 그리고 제2의 스레쉬홀드전압의 MISFET에 낮은 불순물농도의 반도체영역을 마련하는 것에 의해 드레인영역근방의 전계강도를 약하게 하고, 핫 캐리어의 발생량을 저감할 수 있으므로, 누설전류를 저감할 수 있다.
또한, 누설전류를 저감하는 것에 의해 소비전력의 저감 또는 기생 사이리스터에 의한 래치업의 방지를 도모할 수 있으므로, 마스크 ROM의 전기적 신뢰성을 향상할 수 있다.
이하, 본 발명의 구성에 대해서, n채널 MISFET를 메모리셀로 하는 횡형 마스크 ROM에 본 발명을 적용한 1실시예와 함께 설명한다.
또 실시예의 모든 도면에 있어서, 동일 기능을 갖는 것은 동일부호를 붙여서 그 반복 설명을 생략한다.
본 발명의 1실시예인 횡형 마스크 ROM의 메모리셀 어레이의 주요부 평면도를 제1도에 도시하고, 제1도의 Ⅱ-Ⅱ선으로 절단한 단면들 제2도에 도시한다. 제1도는 본 실시예의 구성을 알기 쉽게 하기 위해 각 도전층 사이에 마련되는 필드절연막 이외의 절연막을 도시하지 않는다.
제1도에 있어서, (1)은 단결정실리콘으로 이루어지는 P-형의 반도체기판(또는 웰영역)이다. (2)는 필드절연막, (3)은 p형의 체널스토퍼영역이고, 이들은 반도체소자 사이를 전기적으로 분리하도록 구성되어 있다.
마스크 ROM의 메모리셀을 구성하는 MISFET Q1및 Q2는 필드절연막(2)로 둘러싸여진 영역의 반도체기판(1)의 주면에 마련되어 있다.
정보가 라이트되어 있지 않은 MISFET Q1은 제2도의 우측에 도시한 바와 같이, 반도체기판(1), 게이트절연막(4), 게이트전극(5), n형(낮은 불순물농도)의 반도체 영역(6), n+형(높은 불순물농도)의 소오스영역 및 드레인영역(8)로 구성되어 있다. 이 MISFET Q1은 다음에 기술하는 워드선 WL이 선택레벨일때에 도통하고, ″0″(또는 ″1″)정보를 갖도록 그의 스레쉬홀드전압이 설정되어 있다.
게이트절연막(4)는, 예를들면 열산화로 형성한 산화실리콘막으로 구성되고, 200~500[Å]정도의 막두께로 구성된다.
상기 게이트전극(5)는, 예를들면 CVD로 형성한 다결정실리콘막으로 구성되고, 3000~4000[Å]정도의 막두께로 구성된다. 또, 게이트전극(5)는 단층의 고융점금속 실리사이드막, 고융점금속막 또는 그 하층에 다결정실리콘막을 마련한 복합막, 예를들면 폴리사이드막으로 구성하여도 좋다. 고융점금속 실리사이드막으로써는 MoSi2, TiSi2, TaSi2, WSi2등이 있다. 고융점금속으로써는 Mo, Ti, Ta, W 등이 있다.
게이트전극(5)는 열방향으로 배치된 다른 MISFET Q1또는 Q2의 게이트전극(5)와 일체로 구성되어 있으며, 워드선(WL)(5A)를 구성하고 있다.
낮은 불순물농도의 반도체영역(6)은 채널형성영역(반도체기판(1))과 높은 불순물농도의 소오스영역 또는 드레인영역(8) 사이에 마련되어 있다. 이 반도체 영역(6)은 LDD(Lightly Doped Drain)부로써 사용되고, 소위 LDD 구조의 MISFET Q1을 구성하도록 되어 있다. 반도체영역(6)은, 예를들면 1×1013[atoms/㎠]정도의 인(또는 비소)를 이온주입으로 도입하는 것에 의해 구성된다.
소오스영역 및 드레인영역(8)은 반도체영역(6)의 주면상에서 게이트전극(5)의 측부에 마련된 불순물도입용 마스크(7)로 구성되도록 되어 있다. 소오스영역 또는 드레인영역(8)은, 예를들면 1×1016[atoms/㎠]정도의 비소를 이온주입으로 도입하는 것에 의해 구성한다. 불순물도입용 마스크(7)은, 예를들면 CVD로 형성한 산화실리콘막에 반응성 이온에칭 등의 이방성에칭을 실시해서 구성한다. 불순물도입용 마스크(7)은 제이트전극(5)의 측부에 그것에 대해서 자기정합적으로 구성되고, 반도체영역(6)의 주면에서의 막두께가 대략 게이트전극(5)의 막두께와 같게, 게이트절연막(4)보다도 두꺼운 막두께로 구성된다.
본 실시예의 MISFET Q1의 소오스영역 또는 드레인영역(8)은 인접하는 다른 3개의 MISFET Q1또는 Q2의 소오스영역 또는 드레인영역(8)과 일체로 구성되어 있다.
정보라 라이트된 MISFET Q2는 제2도의 좌측에 도시한 바와 같이 MISFET Q1의 채널형성영역(반도체기판(1))에 p형의 불순물(예를들면, 붕소)(12)가 도입되어 있다. 불순물(12)는 실질적으로 반도체기판(1)보다도 높은 불순물농도의 p형 반도체영역을 구성하고, MISFET Q1의 스레쉬홀드전압보다도 높은 스레쉬홀드전압을 구성하도록, 예를들면 1×1013[atoms/㎠]정도의 불순물농도로 도입한다. 즉, MISFET Q2는 워드선(5A)를 선택하여도 도통하지 않도록 되어 있으며, 데이타선 DL의 프리차지 전위(예를들면, 3[V])를 유지하도록 구성되어 있다. 다시말하면, 데이타선 DL에는 소오스선 SL의 전위(예를들면, 0[V])가 나타나지 않아 정보의 리드기간내에서 실질적으로 프리차지 전위에서 변화하지 않는다.
따라서, 이 MISFET Q2는 ″1″(또는 ″0″)정보를 갖도록 구성되어 있다.
상기 불순물(12)는 제1도에 부호(13A)를 붙여서 1점쇄선으로 둘러싸인 영역내(정보라이트용 마스크의 열림구멍부내)로 도입된다.
이와 같이, 높은 불순물농도의 드레인영역(8)과 채널형성영역(반도체기판(1)) 사이에 낮은 불순물농도의 반도체영역(LDD부)(6)을 마련한 LDD 구조의 MISFET Q1로 정보 ″0″의 메모리셀을 구성하고, 이중의 소정의 메모리셀에 불순물(12)를 도입해서 정보 ″1″의 LDD 구조의 MISFET Q1로 이루어지는 메모리셀을 구성하는 것에 의해 정보의 라이트를 위해 도입한 불순물(12)로 형성되는 p형 반도체영역과 반도체영역(6)의 pn 접합부의 불순물농도의 기술기를 완화할 수 있으므로, MISFET Q2의 드레인영역(8) 근방의 전계강도를 약하게 할 수 있다. 따라서, 드레인영역(8)에 프리차지전압이 인가되는 정보리드동작중에서 MISFET Q2의 드레인영역(8) 근방에 발생하는 핫 캐리어를 저감할 수 있다. 즉, 불순물(12)의 도입으로 발생하는 게이트절연막(4)중, 또는 채널형성영역(반도체기판(1))의 주면에 발생하는 결정결함에 핫 캐리어가 포획되는 확률을 저감할 수 있으므로, 누설전류를 저감하여 마스크 ROM의 전기적 신뢰성을 향상할 수 있다.
또, 제2도의 좌측에 도시한 바와 같이, 드레인영역(8)측의 반도체영역(LDD부)(6)의 주면에서 MISFET Q2의 게이트전극(5)의 측부에 게이트절연막(4)보다 두꺼운 막두께의 불순물도입용 마스크(7)을 마련하는 것에 의해, 정보의 라이트를 위한 불순물(12)의 도입을 억제할 수 있으므로, 불순물도입용 마스크(7) 아래의 게이트절연막(4)중 및 반도체영역(6)의 주면에 결정결함이 발생하는 것을 저감할 수 있다. 따라서, 누설전류를 보다 저감하여 마스크 ROM의 전기적 신뢰성을 향상할 수 있다.
드레인영역(8)에 인가되는 전압과 누설전류의 관계를 제3도에 도시한다. 횡축에는 드레인전압[V], 종축에는 누설전류[A]를 나타낸다.
데이터Ⅰ은 정보를 라이트 하기 위한 불순물(12)를 채널형성영역에 도입하지 않은 MISFET의 드레인전압에 대한 누설전류[A]를 나타낸다.
데이터 Ⅱ는 데이타선 DL을 형성하는 공정전에 불순물(12)를 채널형성영역에 도입하고, 900~1000[℃]의 열처리고 불순물(12)를 활성화하는 제조방법에 의해 구성한 MISFET의 드레인전압에 대한 누설전류를 나타낸다. 데이터 Ⅱa는 반도체영역(LDD부)(6)을 마련하고 있지 않은 MISFET, 데이터 Ⅱb는 반도체영역(LDD부)(6)을 마련한 LDD 구조의 MISFET를 각각 나타낸다. 이 제조방법으로 구성한 LDD 구조의 MISFET(데이터 Ⅱb)는 데이터 Ⅱa 및 Ⅱb로 나타낸 바와 같이, 불순물(12)를 도입하고 있지 않은 MISFET에 비해서 누설전류를 증가하지만, LDD 구조를 채용하고 있지 않은 MISFET(데이터 Ⅱa)에 비해서 누설전류를 저감할 수 있다.
데이터 Ⅲ는 데이타선 DL을 형성하는 공정 후에 불순물(12)를 채널형성영역에 도입하고, 데이타선(알루미늄막) DL이 녹지않도록 450[℃]의 열처리로 불순물(12)를 활성화하는 제조방법으로 구성한 MISFET의 드레인전압에 대한 누설전류를 나타낸다. 데이터 Ⅲa는 반도체영역(LDD부)(6)을 마련하고 있지 않은 MISFET, 데이터 Ⅲb는 반도체영역(LDD부)(6)을 마련한 LDD 구조의 MISFET를 각각 나타낸다. 이 제조방법으로 구성한 LDD 구조의 MISFET(데이터 Ⅲb)는 데이터 Ⅲa 및 Ⅲb에 나타낸 바와 같이, 불순물(12)를 도입하고 있지 않은 것 또는 불순물(12)를 도입해서 900~1000[℃]의 열처리를 실시한 것에 비해서 누설전류는 증가하지만, 데이터 Ⅱ와 마찬가지로, LDD 구조를 채용하지 않은 MISFET(Ⅲa)에 비해서 누설전류를 현저하게 저감할 수 있다.
또, 정보가 라이트된 MISFET Q2는 상술한 바와 같이 누설전류를 저감할 수 있으므로, 불순물(12)의 도입량을 증가하고, 스레쉬홀드전압을 높게할 수 있다. 즉, 정보가 라이트되어 있지 않은 MISFET Q1과 정보가 라이트 되어 있는 MISFET Q2의 스레쉬홀드전압의 차를 크게해서 ″0″, ″1″ 정보의 판정전압을 크게할 수 있으므로, 정보리드동작에 있어서의 전기적 신뢰성을 향상할 수 있다.
(9)는 MISFET Q1및 Q2를 덮는 층간절연막, (10)은 접속구멍, (11)은 소오스선(SL) 또는 데이타선(DL)이다.
층간절연막(9)는, 예를들면 CVD로 형성한 산화실리콘막과 그 상부에 CVD로 형성한 PSG막으로 구성한다.
소오스선 또는 데이타선(11)은 접속구성(10)을 통해서 소정의 소오스영역 또는 드레인영역(8)과 전기적으로 접속되어 있다. 소오스선 또는 데이타선(11)은, 예를들면 알루미늄막, 소정의 불순물이 첨가된 알루미늄막 등의 비저항값이 작은 도전층으로 구성한다.
이와 같이 구성되는 마스크 ROM은 도시하지 않지만, 비활성막으로 덮여져서 수지로 봉하여져 있다.
다음에, 본 실시예의 제조방법을 설명한다.
본 발명의 1실시예인 마스크 ROM의 제조방법을 각 제조공정마다의 주요부 단면도를 도시한 제4도~제8도에 따라 설명한다.
먼저, 반도체소자 형성영역 사이의 반도체기판(1)의 주면에 필드절연막(2) 및 p형 채널스토퍼영역(3)을 형성한다.
그후, 제4도에 도시한 바와 같이 필드절연막(2) 이외의 반도체기판(1)의 주면상에 게이트절연막(4)를 형성한다. 게이트절연막(4)는, 예를들면 열산화 기술로 형성한 산화실리콘막으로 형성한다.
제4도에 도시한 게이트절연막(4)를 형성하는 공정후에 게이트절연막(4)의 소정의 상부에 게이트전극(5) 및 도시하지 않은 워드선(WL)(5A)를 형성한다.
그후, 제5도에 도시하는 바와 같이 MISFET Q1(메모리셀) 형성영역의 게이트전극(5)의 측부에 반도체 기판(1)의 주면부에 n형 반도체영역(LDD부)(6)을 형성한다.
제5도에 도시한 반도체영역(6)을 형성하는 공정후에 게이트전극(5)의 측부에 불순물도입용 마스크(7)을 형성한다. 불순물도입용 마스크는(7)은, 예를들면 CVD로 형성한 산화실리콘막에 반응성 이온에칭 등의 이방성에칭을 실시해서 형성한다.
그후, 부호는 붙이지 않았지만 상기 이방성에칭으로 반도체영역(6)상의 게이트절연막(4)가 제거되므로, 이 제거된 부분에 새롭게 절연막을 형성한다. 이 절연막은 이온주입에 의한 불순물을 도입할 때 MISFET Q1및 Q2의 스레쉬홀드전압을 변동시키는 오염물의 배리어로써 가능한다.
그리고, 제6도에 도시한 바와 같이 MISFET Q1형성영역의 게이트전극(5)의 측부의 반도체기판(1)의 주면부에 n+형의 소오스영역 및 드레인영역(8)을 형성한다. 소오스영역 및 드레인영역(8)은 주로 불순물도입용 마스크(7), 게이트전극(5) 및 필드절연막(2)를 마스크로써 사용하고, n형의 불순물(예를들면, 비소)를 이온주입으로 도입해서 형성한다. 이 소오스영역 및 드레인영역(8)을 형성하는 공정에서, 메모리셀 어레이내에는 ″0″(또는 ″1″)정보를 갖는 LDD 구조의 이 MISFET Q1형성된다.
메모리셀 어레이 이외의 주변회로, 예를들면 디코더회로에 있어서도 LDD 구조의 MISFET를 형성하는 경우에 MISFET Q1은 주변회로를 구성하는 LDD 구조의 MISFET와 동일 제조공정으로 형성한다.
제6도에 도시하는 MISFET Q1을 형성하는 공정후에 제7도에 도시한 바와 같이, 층간절연막(9), 접속구멍(10), 소오스선 및 데이타선(11)을 순차적으로 형성한다.
제7도에 도시한 소오스선 및 데이타선(11)을 형성하는 공정후에 제8도에 도시하는 바와 같이, ″1″(또는 ″0″)정보를 라이트하기 위해, 불순물도입용의 마스크(정보라이트용 마스크)(13)을 형성한다. 이 불순물도입용 마스크(13)은 제8도 및 상기 제1도에 1점쇄선으로 나타낸 바와 같이 메모리셀 어레이내에 있어서 정보를 라이트하는 MISFET Q1의 채널형성영역상의 층간절연막(9)가 노출하는 열림구멍부(13A)를 갖고 있다.
불순물도입용 마스크(13)은, 예를들면 포토레지스트막으로 형성한다.
제8도에 도시하는 불순물도입용 마스크(13)을 형성하는 공정후에 이 불순물도입용 마스크(13)을 사용하여 열림구멍부(13A)내의 층간절연막(9), 게이트전극(5) 및 게이트절연막(4)를 통해서 MISFET Q1의 채널형성영역에 p형의 불순물(12)를 이온주입에 의해서 도입한다. 이것에 의해서, 상기 제2도에 도시한 바와 같이, ″1″(또는 ″0″)정보가 라이트된 LDD구조의 MISFET Q2가 완성된다. 불순물(12)는 상술한 불순물농도의 붕소를 층간절연막(9), 게이트전극(5) 등을 통과하도록 200~300[KeV]정도의 에너지의 이온주입으로 도입한다. 또한, 불순물(12)는 주입에너지 및 이온종류에 의한 반도체기판(1)로의 불순물의 도달율 및 열처리(어닐처리)에 의한 이온활성화율 등의 조건을 고려해서 도입하므로, 상술한 값에 한정되지 않는다.
제2도에 도시한 불순물(12)를 도입하는 정보라이트 공정 후에 열처리를 실시하여 상기 불순물(12)를 활성화시킨다. 열처리는 소오스선 및 데이타선(예를들면, 알루미늄막(11)이 형성되어 있으므로, 450[℃]정도로 활성화시킨다. 이 온도는 알루미늄막이 용해하지 않은 온도 이하로서, 가능한한 높은 온도로 설정한 것이다.
이와 같이 본 발명은 정보가 라이트되어 있지 않은 MISFET(메모리셀) Q1을 형성하고 층간절연막(9) 및 데이타선(DL)(11)을 형성한 후에 층간절연막(9) 및 게이트전극(5)를 통해서 p형 불순물(12)를 도입하고, 정보가 라이트된 MISFET(메모리셀) Q2를 형성하는 것이다. 따라서, 반도체장치의 제조공정의 최종단측인 데이타선(11)을 형성한 후에 정보의 라이트가 실행되므로, 공정완료단축을 도모할 수 있다. 즉, 다수의 반도체 집적회로 장치를 제조해 놓고, 최종에 가까운 제조공정에서 각 설계의 ROM을 마스크의 변경에 의해서 제작할 수 있으므로, 여러가지 설계의 ROM을 제작하는데 각각의 ROM 설계에 대응하는 반도체 집적회로 장치를 ROM 설계가 결정되고 나서 처음으로 제작하기 시작하는 것이 불필요하게 된다. 따라서, 여러 가지 설계의 ROM을 제작하는데 있어서 제조공정의 완료까지 요하는 시간을 단축할 수 있다.
상기 제1도 및 제2도에 도시한 MISFET Q2를 형성하는 공정후에 비활성화막을 형성하여 수지로 봉하여 막는 것에 의해 본 실시예의 마스크 ROM이 완성된다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변형가능한 것은 물론이다.
예를들면, 본 발명은 층간절연막(9) 및 데이타선(11)을 형성하는 공정전에 있어서, 정보가 라이트되어 있지 않은 LDD 구조의 MISFET Q1을 형성한 후에 게이트전극(5) 및 게이트절연막(4)를 통해서 채널형성영역에 불순물(12)를 도입해서 정보가 라이트된 LDD 구조의 MISFET Q2를 형성하여도 좋다. 이 경우에는 상기 제3도의 데이터 Ⅱ로 설명한 바와 같이, 누설전류를 저감할 수 있다.
또, 본 발명은 데이타선(11)을 형성한 후에 불순물도입용 마스크(13)의 열림구멍부(13A)에서 노출하는 층간절연막(9)를 제거하고, 게이트전극(5)를 노출하게한 상태에서 정보를 라이트하기 위한 불순물(12)를 도입하여도 좋다. 이 경우에는 층간절연막(9)를 통과하기 위한 에너지를 생략할 수 있으므로, 낮은 에너지로 불순물(12)를 도입할 수 있다.
또, 본 발명은 p채널 MISFET를 메모리셀로 하는 횡형마스크 ROM에 적용할 수 있다.
본원에 있어서 개시되는 발명중, 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.
제1의 스레쉬홀드전압의 MISFET로 메모리셀을 구성하고, 이 메모리셀의 게이트전극을 통해서 불순물을 도입하고, 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보 라이트방식의 마스크 ROM에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET를 높은 불순물농도의 드레인영역과 이 드레인영역과 채널형성영역 사이에 마련한 드레인영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성하는 것에 의해, 제1의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 형성한 후 또는 그 메모리셀에 접속되는 데이타선을 형성한 후에 정보의 라이트가 실행되므로, 공정완료단축을 도모할 수 있다. 또한, 제2의 스레쉬홀드전압의 MISFET에 낮은 불순물농도의 반도체영역을 마련하는 것에 의해 드레인영역 근방의 전계강도를 약하게 하여 핫 캐리어의 발생량을 저감할 수 있으므로, 누설전류를 저감할 수 있다.
또, 상기 낮은 불순물농도의 반도체영역의 주면부에서, 제1의 스레쉬홀드전압의 MISFET의 게이트전극의 측부에 게이트절연막보다도 두꺼운 막두께의 절연막을 구성하는 것에 의해, 상기 불순물의 도입을 억제하여 게이트절연막중 또는 채널형성영역의 주면에 결정결함을 저감할 수 있으므로, 누설전류를 한층 저감할 수 있다.
또, 상기 누설전류를 저감하는 것에 의해 소비전력의 저감 또는 기생 사이리스터에 의해 래치업의 방지를 도모할 수 있으므로, 마스크 ROM의 전기적 신뢰성을 향상할 수 있다.

Claims (40)

  1. 제1의 스레쉬홀드전압의 MISFET로 다수개의 메모리셀을 구성하고, 상기 다수개의 메모리셀에 있어서의 일부의 메모리셀로써 그 메모리셀을 구성하고 있는 MISFET의 채널형성영역에 게이트전극을 통해서 불순물을 도입하고, 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보라이트 방식의 불휘발성 기억기능을 구비한 반도체 집적회로 장치에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET에 있어서의 드레인을 높은 불순물농도의 드레인영역과 상기 드레인영역과 채널형성영역 사이에 마련한 드레인영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체형영역으로 구성한 것을 특징으로 하는 반도체 집적회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET에 있어서의 소오스는 높은 불순물농도의 소오스영역과 상기 소오스영역과 채널형성영역 사이에 마련된 소오스영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 특허청구범위 제1항에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET는 소오스가 소오스선에 접속되고, 드레인이 데이타선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 메모리셀은 횡형 마스크 ROM을 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정전에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 특허청구범위의 제4항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정후에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제1의 스레쉬홀드전압의 MISFET로 다수개의 메모리셀을 구성하고, 상기 다수개의 메모리셀에 있어서의 일부에 메모리셀로써 그 메모리셀을 구성하고 있는 MISFET의 채널형성영역에 게이트전극을 통해서 불순물을 도입하고, 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보라이트 방식의 불휘발성 기억기능을 구비한 반도체 집적회로 장치에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET에 있어서의 드레인을 높은 불순물농도의 드레인영역과 상기 드레인영역과 채널형성영역 사이에 마련된 드레인영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성하고, 상기 MISFET의 반도체영역의 주면상의 게이트전극의 측부에 게이트절연막보다도 두꺼운 막두께의 절연막을 게이트전극의 사이드월구조로서 구성한 것을 특징으로 하는 반도체 집적회로 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 절연막은 게이트전극을 덮는 산화실리콘막을 형성한 후에 그 산화실리콘막에 이방성에칭을 실시해서 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  9. 특허청구의 범위 제7항에 있어서, 상기 절연막은 제1의 스레쉬홀드전압의 MISFET의 소오스영역 또는 드레인영역을 형성하는 불순물도입용 마스크로써 사용되는 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제1의 스레쉬홀드전압의 MISFET로 다수개의 메모리셀을 구성하고, 상기 다수개의 메모리셀에 있어서의 일부의 메모리셀로써 그 메모리셀을 구성하고 있는 MISFET의 채널형성영역에 게이트전극을 통해서 불순물을 도입하고, 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보라이트 방식의 불휘발성 기억기능을 구비한 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET를 LDD 구조의 것으로 하고, 상기 제1의 스레쉬홀드전압의 MISFET에 있어서의 드레인을 높은 불순물농도의 드레인영역과 상기 드레인영역과 접촉해서 이루어지며 이 드레인영역과 채널형성영역 사이에 마련한 드레인영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성하고, 상기 드레인이 알루미늄 배선막으로 이루어지는 데이타선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 MISFET에 있어서의 소오스는 높은 불순물농도의 소오스영역과 상기 소오스영역과 접촉해서 이루어지며 이 소오스영역과 채널형성영역 사이에 마련된 소오스영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성되고, 상기 MISFET의 소오스가 알루미늄 배선막으로 이루어지는 소오스선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  12. 특허청구의 범위 제10항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정전에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  13. 특허청구의 범위 제10항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정 후에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  14. 제1의 스레쉬홀드전압의 MISFET로 다수개의 메모리셀을 구성하고, 상기 다수개의 메모리셀에 있어서의 일부의 메모리셀로써 그 메모리셀을 구성하고 있는 MISFET의 채널형성영역에 게이트전극을 통해서 불순물을 도입하고, 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압의 MISFET로 이루어지는 메모리셀을 구성하는 정보라이트 방식의 불휘발성 기억기능을 구비한 마스크 ROM을 갖는 반도체 집적회로 장치에 있어서, 상기 제1의 스레쉬홀드전압의 MISFET에 있어서의 드레인을 높은 불순물농도의 드레인영역과 상기 드레인영역과 접촉해서 이루어지며 이 드레인영역과 채널형성영역 사이에 마련한 드레인영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성하고, 상기 MISFET의 반도체영역의 주면상의 게이트전극의 측부에 게이트절연막보다도 두꺼운 막두께의 절연막을 게이트전극의 사이드월구조로서 구성하고, 상기 드레인이 알루미늄 배선막으로 이루어지는 데이타선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 MISFET에 있어서의 소오스는 높은 불순물농도의 소오스영역과 상기 소오스영역과 접촉해서 이루어지며 이 소오스영역과 채널형성영역 사이에 마련된 소오스영역과 동일도전형이고 또한 그 보다도 낮은 불순물농도의 반도체영역으로 구성되고, 상기 MISFET의 소오스가 알루미늄 배선막으로 이루어지는 소오스선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  16. 특허청구의 범위 제14항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정전에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  17. 특허청구의 범위 제14항에 있어서, 상기 제2의 스레쉬홀드전압의 MISFET는 데이타선을 형성하는 공정 후에 불순물을 도입해서 구성되는 것을 특징으로 하는 반도체 집적회로 장치.
  18. 특허청구의 범위 제14항에 있어서, 상기 절연막은 게이트전극을 덮는 산화실리콘막을 형성한 후에 그 산화실리콘막에 이방성에칭을 실시해서 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  19. 특허청구의 범위 제14항에 있어서, 상기 절연막은 제1의 스레쉬홀드전압의 MISFET의 소오스영역 또는 드레인영역을 형성하는 불순물도입용 마스크로서 사용되는 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제1의 스레쉬홀드전압을 갖는 제1의 MISFET와 상기 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압을 갖는 제2의 MISFET로 구성되는 여러개의 메모리셀을 갖는 리드온리메모리의 제조방법에 있어서, 반도체기판상의 게이트절연막상에 제1 및 제2의 MISFET의 게이트전극을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 반도체기판에 제1 및 제2의 MISFET의 제1도전형인 제1의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극의 측면에 불순물도입용 마스크를 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크와 자지정합적으로 상기 반도체기판에 상기 제1 및 제2의 MISFET의 제2의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극상 및 상기 불순물도입용 마스크상에 층간절연막을 형성하는 스텝, 상기 층간절연막상에 데이타선을 형성하는 스텝과 상기 층간절연막을 형성하는 스텝 또는 데이타선을 형성하는 스텝 후에 상기 제2의 MISFET의 게이트전극을 통해서 상기 제2의 MISFET의 채널형성영역으로 제2도전형이 불순물을 선택적으로 도입하는 스텝을 포함하고, 상기 제1 및 제2의 영역은 상기 제1 및 제2의 MISFET의 드레인영역으로써 가능하고, 상기 제2도전형의 불순물의 도입은 상기 불순물도입용 마스크에 의해 억제되고, 이것에 의해 상기 제2의 MISFET는 제2의 스레쉬홀드전압을 갖고, 상기 제1의 MISFET는 제1의 스레쉬홀드전압을 갖는 리드온리메모리의 제조방법.
  21. 특허청구의 범위 제20항에 있어서, 상기 불순물도입용 마스크는 상기 게이트전극과 자기정합적으로 상기 게이트전극의 측면에 형성되는 리드온리메모리의 제조방법.
  22. 특허청구의 범위 제21항에 있어서, 상기 MISFET의 게이트절연막 근방의 제1의 부분에서 상기 게이트전극의 측면과 직교하는 방향에서의 상기 불순물도입용 마스크의 막두께는 상기 게이트절연막으로부터 휠씬 먼 제2의 부분에서의 막두께보다 두꺼운 리드온리메모리의 제조방법.
  23. 특허청구의 범위 제22항에 있어서, 상기 불순물도입용 마스크는 퇴적에 의해 형성된 절연막을 포함하는 리드온리메모리의 제조방법.
  24. 특허청구의 범위 제21항에 있어서, 상기 불순물은 이온주입에 의해 도입되는 리드온리메모리의 제조방법.
  25. 특허청구의 범위 제20항에 있어서, 상기 제2의 MISFET의 상기 채널형성영역으로 도입되는 상기 불순물은 붕소인 리드온리메모리의 제조방법.
  26. 특허청구의 범위 제25항에 있어서, 상기 제1 및 제2의 MISFET의 각각은 n채널 MISFET이고, 상기 제2의 스레쉬홀드전압은 상기 제1의 스레쉬홀드전압보다 높은 리드온리메모리의 제조방법.
  27. 특허청구의 범위 제20항에 있어서, 상기 MISFET의 게이트전극은 다결정실리콘막과 상기 다결정실리콘막상의 금속실리사이드막을 각각 포함하는 리드온리메모리의 제조방법.
  28. 특허청구의 범위 제20항에 있어서, 상기 반도체기판의 표면과 직교하는 방향에서의 불순물도입용 마스크의 막두께는 게이트절연막의 막두께보다 두꺼운 리드온리메모리의 제조방법.
  29. 제1의 스레쉬홀드전압을 갖는 제1의 MISFET와 상기 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압을 갖는 제2의 MISFET로 구성되는 여러개의 메모리셀을 갖는 마스크 ROM의 제조방법에 있어서, 반도체기판상의 게이트절연막상에 제1 및 제2의 MISFET의 게이트전극을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 반도체기판에 상기 반도체기판에 상기 제1 및 제2의 MISFET의 제1도전형인 제1의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극의 측면에 불순물도입용 마스크를 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크와 자기정합적으로 상기 반도체기판에, 상기 제1도전형이고 또한 상기 제1의 영역의 불순물농도보다 높은 불순물농도를 갖는 상기 제1 및 제2의 MISFET의 제2의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크를 덮도록, 상기 제1 및 제2의 MISFET의 게이트전극상 및 상기 불순물도입용 마스크상에 층간절연막을 형성하는 스텝, 상기 층간절연막상에 상기 불순물도입용 마스크와 채널영역상에 열림구멍부를 갖는 정보라이트용 마스크를 형성하는 스텝과 상기 정보라이트용 마스크를 마스크로써 사용해서 상기 열림구멍의 내부의 상기 제2의 MISFET의 게이트전극을 통해서 상기 제2의 MISFET의 채널영역으로 제2도전형의 불순물을 선택적으로 도입하는 스텝을 포함하고, 상기 제1 및 제2의 영역은 상기 제1 및 제2의 MISFET의 드레인영역으로써 기능하고, 상기 제2도전형의 불순물의 도입은 상기 불순물도입용 마스크에 의해 억제되고, 이것에 의해 상기 제2의 MISFET는 제2의 스레쉬홀드전압을 갖고, 상기 제1의 MISFET는 제1의 스레쉬홀드전압을 갖는 리드온리메모리의 제조방법.
  30. 특허청구의 범위 제29항에 있어서, 상기 제1도전형은 n도전형이고, 상기 제2도전형은 p도전형이며, 상기 제2의 스레쉬홀드전압은 상기 제1의 스레쉬홀드전압보다 높은 마스크 ROM의 제조방법.
  31. 특허청구의 범위 제29항에 있어서, 상기 불순물도입용 마스크는 상기 게이트전극과 자기정합적으로 상기 게이트전극의 측면에 형성되는 마스크 ROM의 제조방법.
  32. 특허청구의 범위 제31항에 있어서, 상기 MISFET의 게이트절연막 근방의 제1의 부분에서 상기 게이트전극의 측면과 직교하는 방향에서의 상기 불순물도입용 마스크의 막두께는 상기 게이트절연막으로부터 휠씬 먼 제2의 부분에서의 막두께보다 두꺼운 마스크 ROM의 제조방법.
  33. 특허청구의 범위 제29항에 있어서, 상기 불순물은 이온주입에 의해 도입되는 마스크 ROM의 제조방법.
  34. 특허청구의 범위 제29항에 있어서, 상기 제2의 MISFET의 상기 채널형성영역으로 도입되는 상기 불순물은 붕소인 마스크 ROM의 제조방법.
  35. 특허청구의 범위 제34항에 있어서, 상기 제1 및 제2의 MISFET의 각각은 n채널 MISFET이고, 상기 제2의 스레쉬홀드전압은 상기 제1의 스레쉬홀드전압보다 높은 마스크 ROM의 제조방법.
  36. 특허청구의 범위 제29항에 있어서, 상기 MISFET의 게이트전극은 다결정실리콘막과 상기 다결정성실리콘막상의 금속실리사이드막을 각각 포함하는 마스크 ROM의 제조방법.
  37. 특허청구의 범위 제29항에 있어서, 상기 반도체기판의 표면과 직교하는 방향에서의 불순물도입용 마스크의 막두께는 상기 게이트절연막의 막두께보다 두꺼운 마스크 ROM의 제조방법.
  38. 제1의 스레쉬홀드전압을 갖는 제1의 MISFET와 상기 제1의 스레쉬홀드전압보다 높은 제2의 스레쉬홀드전압을 갖는 제2의 MISFET로 구성되는 여러개의 메모리셀을 갖는 마스트 ROM의 제조방법에 있어서, 반도체기판상의 게이트절연막상에 제1 및 제2의 MISFET의 게이트전극을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 반도체기판에 상기 제1 및 제2의 MISFET의 n도전형인 제1의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 제1 및 제2의 MISFET의 게이트전극의 측면에 불순물도입용 마스크를 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용마스크와 자기정합적으로 상기 반도체기판에, n도전형이고 또한 상기 제1의 영역의 불순물농도보다 높은 불순물농도를 갖는 상기 제1 및 제2의 MISFET의 제2의 영역을 형성하는 스텝, 상기 제1 및 제2의 게이트전극 및 상기 제1 및 제2의 MISFET의 제2의 영역을 형성하는 스텝, 상기 제1 및 제2의 게이트전극 및 상기 불순물도입용 마스크를 덮도록, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크상에 퇴적에 의해 제1의 절연막을 형성하는 스텝, 상기 불순물도입용 마스크와 채널영역상에 열림구멍부를 갖는 레지스트막을 상기 제1의 절연막상에 형성하는 스텝과 상기 제2의 스레쉬홀드전압을 갖는 제2의 MISFET를 형성하도록 상기 레지스터막을 마스크로써 사용해서 상기 열림구멍부의 내부의 제2의 MISFET의 게이트전극을 통해서 제2의 MISFET의 채널영영으로 p도전형의 불순물을 주입하는 스텝을 포함하고, 상기 제1 및 제2의 영역은 상기 제1 및 제2의 MISFET의 소오스 및 드레인영역으로써 기능하고, 상기 제1 및 제2의 MISFET는 제1의 스레쉬홀드전압을 가지며, 상기 p도전형의 불순물의 도입은 상기 불순물도입용 마스크에 의해 억제되는 마스크 ROM의 제조방법.
  39. 특허청구의 범위 제38항에 있어서, 상기 불순물도입용 마스크는 상기 게이트전극을 덮는 산화실리콘막을 형성한 후, 상기 산화실리콘막에 이방성에칭을 실시하는 것에 의해 형성되는 마스크 ROM의 제조방법.
  40. 제1의 스레쉬홀드전압을 갖는 제1의 MISFET와 상기 제1의 스레쉬홀드전압과 다른 제2의 스레쉬홀드전압을 갖는 제2의 MISFET로 구성되는 여러개의 메모리셀을 갖는 마스트 ROM의 제조방법에 있어서, 반도체기판상의 게이트절연막상에 제1 및 제2의 MISFET의 게이트전극을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 반도체기판에 상기 제1 및 제2의 MISFET의 제1도전형인 제1의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극과 자기정합적으로 상기 제1 및 제2의 MISFET의 게이트전극의 측면에 상기 반도체기판의 표면과 직교하는 방향에서의 그의 막두께가 게이트절연막의 막두께보다 두꺼운 불순물도입용 마스크를 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크와 자기정합적으로 상기 반도체기판에, 상기 제1도전형이고 상기 제1의 영역의 불순물농도보다 높은 불순물농도를 갖는 상기 제1 및 제2의 MISFET의 제2의 영역을 형성하는 스텝, 상기 제1 및 제2의 MISFET의 게이트전극 및 상기 불순물도입용 마스크를 덮도록 상기 제1 및 제2의 MISFET의 게이트전극상 및 상기 불순물도입용 마스크상에 층간절연막을 형성하는 스텝, 상기 층간절연막상에, 상기 불순물도입용 마스크와 채널영역상에 열림구멍부를 갖는 정보라이트용 마스크를 형성하는 스텝과 상기 제2의 스레쉬홀드전압을 갖는 제2의 MISFET를 형성하도록 상기 정보라이트용 마스크를 마스크로써 사용해서 상기 열림구멍부의 내부의 상기 제2의 MISFET의 게이트전극을 통해서 상기 제2의 MISFET의 채널형성영역으로 제2도전형의 불순물을 도입하는 스텝을 포함하고, 상기 제1 및 제2의 영역은 상기 제1 및 제2의 MISFET의 드레인영역으로써 기능하고, 상기 제1 및 제2의 MISFET는 제1의 스레쉬홀드전압을 갖는 마스크 ROM의 제조방법.
KR1019870000866A 1986-02-14 1987-02-04 반도체 집적회로 장치 및 그의 제조방법 KR960000712B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP28817 1986-02-14
JP61028817A JPS62188360A (ja) 1986-02-14 1986-02-14 半導体集積回路装置及びその製造方法
JP61-28817 1986-02-14

Publications (2)

Publication Number Publication Date
KR870008389A KR870008389A (ko) 1987-09-26
KR960000712B1 true KR960000712B1 (ko) 1996-01-11

Family

ID=12258955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870000866A KR960000712B1 (ko) 1986-02-14 1987-02-04 반도체 집적회로 장치 및 그의 제조방법

Country Status (2)

Country Link
JP (1) JPS62188360A (ko)
KR (1) KR960000712B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442863U (ko) * 1987-09-10 1989-03-14
US5486487A (en) * 1990-03-30 1996-01-23 Sgs-Thomson Microelectronics S.R.L. Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage
AU6940800A (en) * 1999-08-27 2001-03-26 Macronix America, Inc. New approach for multilevel mrom

Also Published As

Publication number Publication date
JPS62188360A (ja) 1987-08-17
KR870008389A (ko) 1987-09-26

Similar Documents

Publication Publication Date Title
US4080718A (en) Method of modifying electrical characteristics of MOS devices using ion implantation
KR930007195B1 (ko) 반도체 장치와 그 제조 방법
US5300802A (en) Semiconductor integrated circuit device having single-element type non-volatile memory elements
KR900002007B1 (ko) 반도체 기억장치
US4818716A (en) Semiconductor device and manufacturing method thereof
EP0124115B1 (en) Semiconducter rom device and method for manufacturing the same
US4380866A (en) Method of programming ROM by offset masking of selected gates
US5602048A (en) Semiconductor integrated circuit device and method of manufacturing the same
US4600933A (en) Semiconductor integrated circuit structure with selectively modified insulation layer
JPH07114264B2 (ja) 半導体集積回路装置の製造方法
JPH02222174A (ja) Ｍｏｓ型半導体装置
KR960000712B1 (ko) 반도체 집적회로 장치 및 그의 제조방법
JPS62194662A (ja) 半導体集積回路装置の製造方法
US5610428A (en) Semiconductor integrated circuit
JPS62245658A (ja) 半導体集積回路装置
JP2948256B2 (ja) 半導体記憶装置の製造方法
JPH0642547B2 (ja) 不揮発性半導体メモリおよびその製造方法
JPS61148863A (ja) 半導体集積回路装置
JPS62165970A (ja) 半導体集積回路装置の製造方法
JPS60247975A (ja) 半導体集積回路装置およびその製造方法
JPS62183162A (ja) 半導体集積回路装置の製造方法
JPH035668B2 (ko)
JPH0555599A (ja) 半導体装置
JPS62150877A (ja) 半導体集積回路装置
JPH04257259A (ja) 読み出し専用半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020105

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee