JPS61148863A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、電界効果トランジスタを有する半導体集積回路装置
に適用して有効な技術に関するものである。

［背景技術］ 不揮発性記憶記能を備えた半導体集積回路装置として、
フローティングゲート電極を有する電界効果トランジス
タをメモリセルとするＥＰＲＯＭがある。ＥＰＲＯＭは
、情報の書込み効率を向上して書込み時間を短縮し、読
出し効率を向上して読出し時間を短縮することが重要な
技術的課題の一つとされている。

書込み効率は、メモリセルのドレイン領域近傍の電界強
度を高めて、フローティングゲート電極へのホットキャ
リアの注入量を増大させることにより、その向上を図る
ことができる。また、読出し効率は、メモリセルのチャ
ネル抵抗値を低減し、ソース領域とドレイン領域との間
に流れる電流量を増大させることにより、その向上を図
ることができる。

そこで、ドレイン領域近傍の電界強度を高め、かつ、チ
ャネル抵抗値を低減するために、メモリセルすなわち電
界効果トランジスタを短チヤネル化することが考えられ
る。

ところが、チャネル長が１．５［μｍ］程度以下の高集
積化のＥ　Ｐ　ＲＯ，Ｍを形成すると、短チヤネル効果
によりメモリセルのしきい値電圧が著しく変動する現象
を生じる。

そこで、ソース領域又はドレイン領域とチャネルが形成
される領域との間に、低い不純物濃度の半導体領域から
なるＬ　Ｄ　Ｄ　（Ｌ　ｉｇｂｔｌｙ旦ｏｐｅｄ旦ｒａ
ｉｎ）部を設けたＬＤＤ構造の電界効果トランジスタを
メモリセルに採用する傾向にある。ＬＤＤ構造の電界効
果トランジスタは、ＬＤＤ部のチャネルが形成される領
域への回り込みが小さいので、実効チャネル長を充分に
確保することができ、短チヤネル効果を抑制することが
できる。また、ＬＤＤ部と半導体基板とで低い不純物濃
度のｐｎ接合を構成し、電界強度を緩和して読出し動作
でのホットキャリアの発生を抑制しているので、誤書込
み（ソフトライティング）を抑制することができる。

しかしながら、かかる技術における実験ならびにその検
討の結果１本発明者は、メモリセルをＬＤＤＩ！ＩＩ造
の電界効果トランジスタとすると、読出し動作速度を低
下するという問題点を見出した。

すな゛わち、不純物濃度が姓いＬＤＤ部を設けたので、
ソース領域とドレイン領域との間の抵抗値が＾きく、相
互コンダクタンスが小さくなるからである。

なお、ＬＤＤ構造の電界効果トランジスタをメモリセル
とするＥＰＲＯＭは、例えば、本願出願人によって先に
出願された特願昭５９−１０２５５５号の明細書及び図
面に記載されている。

［発明の目的］ 本発明の目的は、電界効果トランジスタを有する半導体
集積回路装置において、電界効果トランジスタの動作速
度め高速化を図ることが可能な技術を提供することにあ
る。

本発明の他の目的は、電界効果トランジスタを有する半
導体集積回路装置において、電界効果トランジスタの□
動作速度の高速化及び電気的信頼性の向上□を図ること
が可能な技術を提供することにある。　′ 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。゛ すなわち、電界効果トランジスタを有する半導体集積回
路装置において、チャネルが形成される領域と接する部
分のドレイン領域に比べてソース領°域を高□い不純物
濃度で構成する。゛これによって、ソース領域とドレイ
ン領域との間の抵抗値を低減し、相互コンダクタンスの
低下を抑制することができるので、電界効果トランジス
タの高速化を図ることができる。

以下、本発明の構成について１本発明を、フローティン
グゲート電極を有する電界効果トランジスタをメモリセ
ルとするＥＰＲＯＭに適用した実施例とともに説明する
。

［実施例１］ 第１図は１本発明の実施例！を説明するためのＥＰＲＯ
Ｍのメモリセルアレイを示す要部平面図。

第２図は、第１図の１１切断線におけるメモリセルの断
面図（左側）及び周辺回路を構成する電界効果トランジ
スタの断面図（右側）である。第１図及びこれ以後に説
明する第９図において、その構成をわかり易すくするた
めに、導電層間に設けられるフィールド絶縁膜以外の絶
縁膜は図示しない。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、１は単結晶シリコンからな
るｐ−型の半導体基板、２は半導体素子間となる半導体
基板ｌ主面上部に設けられたフィールド絶縁膜、３はフ
ィールド絶縁膜２の下部に設けられたｐ型のチャネルス
トッパ領域である。

４は絶縁膜であり、メモリセル形成領域となる半導体基
板ｌ主面上部に設けられている６絶縁膜４は、主として
、電界効果トランジスタの第１のゲート絶縁膜を構成す
るようになっている。

５は導電層であり、絶縁膜４の所定上部に設けられてい
る。導電層５は、情報となる電荷を保持する電界効果ト
ランジスタのフローティングゲート電極（ＦＧ）を構成
するようになっている。

６Ａ、６Ｂは絶縁膜であり、導電層５を覆うように又周
辺回路の電界効果トランジスタ形成領域の半導体基板１
主面部に設けられている。絶縁膜６Ａは、主として、第
２のゲート絶縁膜、絶縁膜６Ｂは、主として、ゲート絶
縁膜を構成するようになっている。

７Ａは導電層であり、絶縁膜６Ａを介して導電層５上部
に設けられている。導電層７Ａは、電界効果トランジス
タのＯＮ、ＯＦＦを制御するコントロールゲート１！極
（ＣＧ）を構成するようになっている。

７Ｂは導電層であり１行方向に配置された導電層７Ａと
電気的に接続し、フィールド絶縁膜２上部を行方向に延
在して設けられている。導電層７Ｂは、メモリセルアレ
イに延在するワードＩＩ　（ＷＬ）を構成するようにな
っている。

７Ｃは導電層であり、絶縁膜６Ｂの所定の上部に設けら
れている。導電層７Ｃは、電界効果トランジスタのゲー
ト電極を構成するようになっている。

８は絶縁膜であり、導電層５，７Ａ、７Ｂ、７Ｃを覆う
ように設けられている。絶縁膜８は、少なくとも導電層
５の側部を覆うように設けられていればよく、導電層（
ＦＧ）５に蓄積される情報となる電荷の保持特性を向上
することができる。

９Ａ又は９Ｃはｎ型の半導体領域（ＬＤＳ　（旦１ｇｂ
ｔｌｙ　Ｄ　ａｐｅｄ−ε−ｏｕｃｅ）部フであり、メ
モリセル又は周辺回路の電界効果トランジスタ形成領域
における実質的なソース領域とチャネルが形成される領
域との間の半導体基板ｌ主面部に設けられている。

９Ｂ又は９Ｄはｎ−型の半導体領域（ＬＤＤ部）であり
、メモリセル又は周辺回路の電界効果トランジスタ形成
領域における実質的なドレイン領域とチャネルが形成さ
れる領域との間の半導体基板１主面部に設けられている
。そして、半導体領域９Ａ又は９Ｃは、半導体領域９Ｂ
又は９Ｄに比べて高い不純物濃度で構成され、その抵抗
値が低減されている。

１０は不純物導入用マスクであり、導電層５゜７Ａ、７
Ｂ、７Ｃの両側部に絶縁膜８を介在させて設けられてい
る。不純物導入用マスク１０は、実質的なソース領域又
はドレイン領域を構成し、ＬＤＤ構造の電界効果トラン
ジスタを構成するようになっている。

１１Ａ乃至１１Ｄはｎ＋型の半導・本領域であり、導電
層５．７Ａの両側部又は導電層７Ｃの両側部に、半導体
領域９Ａ乃至９Ｄのいずれかと電気的に接続している。

半導体領域１１Ａ乃至１１Ｄは、メモリセル又は周辺回
路の電界効果トランジスタの実質的なソース領域又はド
レイン領域を構成するようになっている。

１１Ｅはｎ＋型の半導体領域であり、半導体領域１１Ａ
と一体化されて設けられ、導電層７Ｂと同一方向に延在
して設けられている。半導体領域１１Ｅは、基準電圧配
線（グランド線ＧＬ）を構成するようになっている。

メモリセルとなる電界効果トランジスタＴｍは。

主として、半導体基板１．絶縁膜４．６Ａ、導電層５　
（ＦＧ）　、７Ａ　（ＣＧ）、一対の半導体領域９Ａ、
９Ｂ及び一対の半導体領域１１Ａ、ｌｌＢによって構成
されている。

周辺回路の電界効果トランジスタＴａは、主として、半
導体基板ｌ、絶縁膜６Ｂ、導電層７Ｇ。

一対の半導体領域９Ｃ，９Ｄ及び一対の半導体領域１１
ｃ、ｌＩＤによって構成されている。

電界効果トランジスタＴｍ又はＴａは、チャネルが形成
される領域と接する部分□の半導体領域９Ａ又は９Ｇ（
ソース領域の一部）と、半導体領域９Ｂ又は９Ｄ（ドレ
イン領域の一部）とを設けたので、チャネルが形成され
る領域への回り込みが半導体領域１１Ａ乃至１１０に比
べて小さく、実効チャネル長を充分に確保できるので、
短チヤネル効果を抑制することができる。

また、ソース領域として使用される半導体領域９Ａ又は
９Ｃと半導体基板１とに比べ、ドレイン領域として使用
される半導体領域９Ｂ又は９Ｄと半導体基板ｌとが低い
不純物濃度のｐｎ接壱で構成されているので、その近傍
部における電界強度を緩和することができる。これは、
ホットキャリアの発生を抑制することができ、電界効果
トランジスタＴｍにおける誤書込みを抑制し、電界効果
トランジスタＴｏにおけるしきい値電圧の変動を抑制す
ることができる。

さらに、半導体領域９Ａ、９Ｃの不純物濃度を高＜シ、
飽和領域での動作で電荷が直接移動する部分の抵抗値を
低減したので、半導体領域１１Ａと半導体領域１１Ｂ又
は半導体領域１１Ｃと半導体領域１１Ｄとの間（ソース
領域とドレイン領域との間）の抵抗値を低減することが
できる。すなわち、電界効果トランジスＴｍ又はＴａの
相互コンダクタンスを低下を抑制することができる。

なお、電界効果トランジスタＴｍ、Ｔ’ａは、チャネル
領域が形成される領域と接する部分の半導体領域９Ａ又
は９Ｇ（ソース領域）′″途、同□様に接する部分の半
導体領域９Ｂ又は９Ｄ（ドレ゛イし領域）に比べて高い
不純物濃度で構成□されて′いればよく、半導体領域９
Ａと９’Ｃ１半導体′領□域９Ｂと９Ｄ又は半導体領域
１１Ａ乃至１１Ｄを、それぞ゛れ異なる不純物濃度で構
成しても□よい、　　１２は絶縁膜であり、電界効果ト
ランジスＴｍ。

Ｔａ等の半導体素子を覆うように設けられてい□る。

１３は接続孔であり、所定漬半導体領域１１Ｂ′又はＩ
ＩＤ上部の絶縁膜４．１２又は６Ｂ、１２を除去して設
けられている。

１４は導電層であり、接続孔１３’！’通して所定の半
導体領域１１Ｂ又はＩＩＤと電気的に接続し、−縁ｙ１
４１２上部を行方向に延在して設けられている。導電Ｎ
１４は、メモリセルアレイで電界効果トランジスタＴｍ
が接続されるデータ線ＤＬを構成し１周辺回路で電界効
果トランジスタＴａが接続される配線を構成するように
なっている。

次に、本実施例１の製造方法について、簡単に説明する
。

第３図乃至第７図は１本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるＥＰＲＯＭのメモリセ
ルアレイの電界効果トランジス及Ｊ周辺回路の電界効果
トランジスタを示す要部断面図である。

まず、ｐ−型の半導体基板１を用意する。そし　、て、
半導体基板１主面上部に、フィールド絶縁膜２を形成し
、その主゛面部に、ｐ型のチャネルストッパ□領域３を
形成する。

二の後、第３図に示すように、半導体素子形成領域とな
る半導体基板１の主面上部に、絶縁膜４を形成する。絶
縁膜４は、熱酸化波−術で形成した酸′化シリコーン膜
を用いる。

第３１！Ｉに示す絶縁ｗＡ４を形成する工程の後に、第
４゛図に示すように、導電層（ＦＧ）５．絶縁膜６Ａ、
６Ｂ及び導電層（ＣＧ、ＷＬ）７Ａ、７Ｂ。

７Ｃを形成する。導電層５は、例えば、ＣＶＤ技術で形
成した多結晶シリコン膜を用いる。絶縁膜６Ａ及び６Ｂ
は、導電層５の第１回目の所定のバータンニングの後に
１例えば、熱酸化技術で形成した酸化シリコン膜を用い
て形成する。なお、絶縁膜６Ｂは、その形成の前に、絶
縁膜４を除去しておく。導電層７Ａ乃至７Ｃは、例えば
、ＣＶＤ技術で形成した多結晶シリコン膜上部に、スパ
ッタ技術で形成したシリサイド（Ｍ　ｏ　Ｓ　ｉ　２　
、　Ｔ　ａ　Ｓ　ｉ　２１ＴｉＳｉ２．ＷＳｉ□）膜を
設けたものを用いる。また、導電層７Ａ乃至７Ｃは、高
融点金属（Ｍｏ、Ｔａ　、　Ｔ　ｉ　、　Ｗ　）膜で形
成してもよい。

第４図に示す導電層７Ａ乃至７Ｃを形成する工程の後に
、絶縁膜８を形成する。絶縁膜８は１例えば、熱酸化技
術で形成した酸化シリコン膜を用いる。

そして、第５図に示すように、メモリセルアレイにおけ
る導電層５．７Ａの両側部の半導体基板主面部に、ｎ−
型の半導体領域９Ｂを形成し、周辺回路における導電層
７Ｃの両側部の半導体基板ｌ主面部に、ｎ−型の半導体
領域９Ｄを形成する。

半導体領域９Ｂ及び９Ｄは、例えば　ｒ　ｘ　ｒｏ１３
［ａシｏｍｓ／ｃ＋ａ”　］程度のリンイオンをイオン
注入技術で導入して形成する。

もちろん、半導体領域９Ｂ及び９Ｄは、異なるイオン種
及び異なる導入量であってもよい。

第５図に示す半導体領域９Ｂ及び９Ｄを形成する工程の
後に、第６図に示すように、ソース領域となる半導体領
域９Ｂ主面部に、ｎ型の半導体領域９Ａを形成し、ソー
ス領域となる半導体領域９Ｄ主面部に、ｎ型の半導体領
域９Ｃを形成する。

半導体領域９Ａ及び９Ｃは、例えば、１×１０１４−　
ｌ　ＸＩＯ”　　［ａｔ、ｏｍｓ／ｃｍ’　］程度のヒ
素イオンをイオン注入技術で導入して形成する。

第６図に示す半導体領域９Ａ及び９Ｃを形成する工程の
後に、導電層５，７Ａの両側部又は導電層７Ｃの両側部
に不純物導入用マスクｌＯを形成する。不純物導入用マ
スク１０は、例えば、ＣＶＤ技術で形成した酸化シリコ
ン膜に、異方性エツチング技術を施して形成する。

そして、第７図に示すように、不純物導入用マスク１０
を用いて、その側部の半導体基板１主面部（半導体領域
９Ａ乃至９Ｄのいずれかの主面部）に、ｎ＋型の半導体
領域１１Ａ乃至１１Ｄを形成する。

半導体領域１１Ａ乃至ｌｌＤは、例えば、ｔｘｌｏ”　
Ｇ［ａｔ；ｏＩｌｓ／ｃ＋ｉ”　］程度のヒ素イオンを
イオン注入技術で導入して形成する。

第７図に示す半導体領域１１Ａ乃至ＬＩＤを形成する工
程の後に、絶縁膜１２．接続孔１３及び導電層１４を形
成することによって、前記第１図及び第２図に示すＥＰ
ＲＯＭは完成する。

なお、この後に、保護膜等の処理工程を施してもよい。

また、前記実施例■は、絶縁膜６Ａと絶縁膜６Ｂ及び導
電層７Ａ乃至７Ｃを同一製造工程で形成したが、絶縁膜
４と絶縁膜６Ｂ及び導電層５と導電ＪＥ３７Ｇとを同一
製造工程で形成してもよい。さらに、それぞれを別の製
造工程で形成してもよい。

［実施例■］ 本実施例１は、ＥＰＲＯＭのメモリセルアレイ又は周辺
回路に、ＬＤＳ部を設けない電界効果トランジスを構成
した例である。

第８図は９本発明の実施例■を説明するためのＥＰＲＯ
Ｍのメモリセルアレイの電界効果トランジスタ及び周辺
回路の電界効果トランジスタを示す要部断面図である。

第８図において、前記実施例ｉと同様に、チャネルが形
成される領域と接する部分のソース領域となる半導体領
域１１Ａ又はｌｌＣは、半導体領域９Ｂ又は９Ｄに比べ
て高い不純物濃度で構成されている。

この電界効果トランジスＴｍ又はＴａは、半導体領域９
Ｂ及び９Ｄを形成した後に、ドレイン領域側に不純物導
入用マスク１０を形成し、この後に、半導体領域１１Ａ
乃至１１Ｄを″形成することによって構成することがで
きる。

本実施例■によれば、前記実施例■と略同様の効果を得
ることができる。

［実施例■］ 本実施例■は、ＥＰＲＯＭのメモリセルアレイを延在す
る基準電圧配線の実質的な面積を拡大した例について説
明する。

第９図は、本発明の実施例■を説明するためのＥＦＲＯ
Ｍのメモリセルアレイを示す要部平面図、第１Ｏ図は、
第９図のＸ−Ｘ切断線における断面図である。

第９図及び第１Ｏ図において、電界効果トランジスタＴ
　ｒｎのソース領域となる半導体領域１１Ａ及び基準電
圧配線ＧＬとなる半導体領域１１Ｅを規定するフィール
ド絶縁膜２の端部２Ａは、導電層５，７Ａ及び７Ｂの一
側部に自己整合で規定されている。

すなわち、フィールド絶縁膜２の端部２Ａと。

導電層５，７Ａ及び７Ｂの一′側部とのマスク合せ余裕
度を必要としないので、半導体領域１１Ａ及びＩＩＥの
面積を拡大することができる。

半導体領域９Ａ、１１Ａ、ＩＩＢ及びＩＩＥは、導電層
５．７　Ａ’をエツチング用マスクとして用い。

フィールド絶縁＋１ｉｉ２をエツチングした後に、半導
体領域９Ａ、９Ｂ、不純物導入用マスク１０を形成し、
この後に、所定の不純物を導入することで形成すること
ができる。

本実施例■によれば、前記実施例■と略同様の効果を得
ることができる。

さらに、半導体領域１１Ａ及びＩＩＥを規定するフィー
ルド絶縁膜２の端部２Ａを、導電層５゜７Ａ及び７Ｂの
一側部で自己整合で規定したことにより、それらのマス
ク合せ余裕度を必要としないので、半導体領域１１Ａ及
び１１Ｅの実質的な面積を拡大することができる。これ
によって、半導体領域１１Ａ（ソース領域）及びＩＩＥ
（基準電圧配線ＧＬ）の電位の浮き上りを抑制すること
ができるので、書込み効率を向上することができる。

［効果］ 以上説明したように１本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）電界効果トランジスタを有する半導体集積回路装
置において、チャネルが形成される領域と接する部分の
ドレイン領域に比べてソース領域を高い不純物濃度で構
成したので、ソース領域とドレイン領域゛との間の抵抗
値を低減し、相互コンダクタンスの低下を抑制すること
ができ忘。

（２）前記（１）により、電界効果トランジスタの動作
速度の高速化を図ることができる。特に。

メモリセルとなる電界効果トランジスタを有するＥＦＲ
ＯＭにおいて、情報の□読出し動作速度を向上し、その
高速化を図ることができ゛る□。

（３）前記（’ｌ）より、ドレイン領域近傍の電界強度
を緩和し、ホットキャリアの発生を抑制することができ
るので、電界効果トランジスタのしきい値電圧の変動を
抑制することができる。特に、メモリセルとなる電界効
果トランジスタを有するＥＦＲＯＭにおいて、読出し動
作でのホットキャリアの発生を抑制することができるの
で、誤書込みを防止することができる。　　　　　　　
′（４）前記（３）により、半導体集積回路装置の電気
的信頼性を向上することができる。

（５）前記（２）及び（４）により、半導体集積回路装
置の動作速度の高速化とその電気的信頼性を図ることが
できる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、電界効果トランジス
タをメモリセルとするＥＰＲＯＭに適用した例について
説明したが、これに限定されるものでなく、マスクＲＯ
Ｍ、ＤＲＡＭ、ＳＲＡＭ。

（：ＭＩＳ等の゛電界効果トランジスタを備えた半導体
集積回路装置に適用することができる。

【図面の簡単な説明】

第１図は１本発明の実施例■を説−明するためのＥＦＲ
ＯＭのメモリセルアレイを示す要部平面図、第２図は、
第１図の■−■切断線におけるメモリセルの断面図及び
周辺回路を構成する電界効果トランジスタの断面図。 第３図乃至第７図は１本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるＥＰＲＯＭのメモリセ
ルアレイの電界効果トランジスタ及び周辺回路の電界効
果トランジスタを示す要部断面図、 第８図は、本発明の実施例■を説明するためのＥＰＲＯ
Ｍのメモリセルアレイの電界効果トランジスタ及び周辺
回路の電界効果トランジスタを示す要部断面図、 第９図は、本発明の実施例ＩＩＩを説明するためのＥＰ
ＲＯＭのメモリセルアレイを示す要部平面図。 第１Ｏ図は、第９図のＸ−Ｘ切断線における断面図であ
る。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４．６Ａ、６Ｂ、８
．１２・・・絶縁膜、５．７Ａ、７Ｂ、７Ｇ、１４・・
・導電層、９Ａ乃至９Ｄ、１１Ａ乃至１１Ｄ・・・半導
体領域、１０・・・不純物導入用マスク、１３・・・接
続孔である。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 ／（Ｐ−） ／’（ｆ’す 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
   半導体領域の主面上部に、絶縁膜を介在してゲート電極
   を設け、該ゲート電極の両側部の第１の半導体領域の主
   面部に、ソース領域又はドレイン領域として使用される
   一対の第２導電型の第２の半導体領域を設けてなる電界
   効果トランジスタを有する半導体集積回路装置であって
   、チャネルが形成される領域と接する部分の前記一方の
   第２の半導体領域と前記他方の第２の半導体領域とを、
   異なる不純物濃度で構成してなることを特徴とする半導
   体集積回路装置。 ２、前記チャネルが形成される領域と接する不純物濃度
   の低い一方の前記第２の半導体領域の外側に、チャネル
   が形成される領域と接しないように第２の半導体領域と
   同一導電型でかつ前記一方の半導体領域より不純物濃度
   の高い半導体領域を設けてなることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ３、前記チャネルが形成される領域と接する不純物濃度
   の高い他方の前記第２の半導体領域の外側に、チャネル
   が形成される領域と接しないように、第２の半導体領域
   と同一導電型で、かつ前記他方の半導体領域よりも不純
   物濃度が高い半導体領域を設けてなることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置。 ４、前記チャネルが形成される領域と接して構成される
   異なる不純物濃度の前記第２の半導体領域の各々の外側
   に、チャネルが形成される領域と接しないように、前記
   第２の半導体領域の各々の不純物濃度よりも高い前記第
   ２の半導体領域と同一導電型の半導体領域を設けてなる
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ５、前記ゲート電極は、フローティングゲート電極と、
   その上部にコントロールゲート電極を設けてなることを
   特徴する特許請求の範囲第１項乃至第４項に記載の半導
   体集積回路装置。