JPS6329589A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、電気的消去型の
不揮発性記憶機能を備えた半導体集積回路装置（以下、
Ｅ　Ｅ　Ｐ　ＲＯＭという）に適用して有効な技術に関
するものである。 〔従来の技術〕 高集積化を目的として、フローティングゲート電極、制
御用ゲート電極及び消去用ゲート電極を有する電界効果
トランジスタでメモリセルを構成する、Ｅ　Ｅ　Ｐ　Ｒ
ＯＭが知られている。 フローティングゲート電極は、ソース、ドレイン領域間
の中間部に、第２層目の多結晶シリコン膜で形成されて
いる。制御用ゲート電極は、ソース、ドレイン領域間に
、フローティングゲート電極を覆うように構成され、第
３層目の多結晶シリコン膜で形成されている。消去用ゲ
ート電極は、フィールド絶縁膜上に引き伸ばしたフロー
ティングゲート電極と重ね合せ、第１層目の多結晶シリ
コン膜で形成されている。消去用ゲート電極は。 フィールド絶縁膜上を延在するように構成されており、
メモリセル面積を増加させずに、電気的消去を可能とし
ている。 メモリセル上、つまり、制御用ゲート電極上には、アル
ミニウムで形成されたデータ線が延在するように構成さ
れている。 なお、前述のＥ　Ｅ　Ｆ　ＲＯＭについては、例えば、
日経マグロウヒル社発行、「日経エレクトロニクスＪ　
１９８５年７月２９日号、Ｐρ１９５〜２０９に記載さ
れている。 〔発明が解決しようとする問題点〕 本発明者は、前述のＥＥＰＲＯＭについて検討した結果
、次の問題点が生じることを見出した。 前記メモリセルは、フローティングゲート電極、制御用
ゲート電極、消去用ゲート電極の夫々を異なる層の多結
晶シリコン膜で構成している。このため、夫々のゲート
電極間に、製造工程におけるマスク合せ余裕寸法を必要
とするので、メモリセル面積が増大し、集積度が低下す
るという問題が生じる。 また、前記メモリセルは、フローティングゲート電極、
制御用ゲート電極、消去用ゲート電極の夫々を重ね合せ
て構成しているので、データ線の下地には大きな段差形
状が形成される。このため、段差部でデータ線の断線等
を生じるので、電気的信頼性が低下するという問題が生
じる。 本発明の目的は、ＥＥＰＲＯＭにおいて、集積度を向上
することが可能な技術を提供することにある。 本発明の他の目的は、ＥＥＰＲＯＭにおいて、前記目的
を達成すると共に、電気的信頼性を向上することが可能
な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。 ＥＥＰＲＯＭにおいて、メモリセルを構成する電界効果
トランジスタを、制御用ゲート電極と、その−側部に自
己整合的に形成されたフローティングゲート電極と、前
記制御用ゲート電極、フローティングゲート電極の夫々
の側部に形成されたソース、ドレイン領域と、前記フロ
ーティングゲート電極の上部に形成された消去用ゲート
電極とで構成する。 〔作　用〕 上記した手段によれば、前記フローティングゲート電極
と制御用ゲート電極との製造工程におけるマスク合せ余
裕寸法をなくすことができるので、メモリセル面積を縮
小し、ＥＥＰＲＯＭの集積度を向上することができる。 また、前記フローティングゲート電極を制御用ゲート電
極の側部に形成し、フローティングゲート電極分の段差
形状を低減したので、上層に延在するデータ線の断線等
を防止し、ＥＥＰＲＯＭの電気的信頼性を向上すること
ができる。 〔実施例〕 以下、本発明の構成について、一実施例とともに説明す
る。 なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省絡する。 本発明の一実施例であるＥＥＰＲＯＭのメモリセルアレ
イを第１図（要部平面図）で示し、第１図の■−■線で
切った断面を第２図で示す。なお、第１図は、本実施例
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。 第１図及び第２図において、１は単結晶シリコンからな
るｐ−型の半導体基板（又はウェル領域）である。半導
体素子形成領域間の半導体基板１の主面には、フィール
ド絶縁膜２、Ｐ型のチャネルストッパ領域３の夫々が設
けられている。フィールド絶縁膜２及びチャネルストッ
パ領域３は、半導体素子間を電気的に分離するように構
成されている。 ＥＥＰＲＯＭのメモリセルを構成する電界効果トランジ
スタＱは、フィールド絶縁膜２で規定された領域内の半
導体基板１の主面に形成されている。つまり、電界効果
トランジスタＱは、ゲート絶縁膜４．制御用ゲート電極
（ＣＧ）５、ゲート絶縁＠７Ｂ、フローティングゲート
電極（ＦＧ）８、ゲート絶縁［１０、消去用ゲート電極
（ＥＧ）１１゜ソース、ドレイン領域である一対のｎ４
型の半導体領域９で構成されている。 前記ゲート絶縁膜７Ｂは、半導体基板１からフローティ
ングゲート１！極８に情報となる電子を注入する、所謂
、情報を書込むためのトンネル絶縁膜として使用される
。ゲート絶縁膜１０は、フローティングゲート電極８か
ら消去用ゲート電極１１に情報となる電子を消去する。 所謂、情報を消去するためのトンネル絶縁膜として使用
される。 フローティングゲート電極８は、制御用ゲート電極５の
一側部に、絶縁膜７Ａを介在させ、制御用ゲート電極５
に対して自己整合的に構成されている。フローティング
ゲート電極８は、ドレイン領域である半導体領域９側に
構成される。制御用ゲート電極５は、例えば多結晶シリ
コン膜、高融点金属シリサイド（Ｍ　ｏ　Ｓ　ｉ　２　
、　Ｔ　ｉ　Ｓ　ｉ　２　、　Ｔ　ａ　Ｓ　ｉ　２１Ｗ
Ｓｉｚ）膜、若しくは高融点金属（Ｍｏ、Ｔｉ、Ｔａ。 Ｗ）膜で構成する。また、制御用ゲート電極５は、多結
晶シリコン膜上に、高融点金属シリサイド膜若しくは高
融点金属膜を重ね合せた複合膜で構成してもよい。フロ
ーティングゲート電極８は、例えば多結晶シリコン膜で
構成する。制御用ゲート電極５は、第１図において行方
向（上下方向）に延在するワード線（ＷＬ）５Ａと一体
的に構成されている。フローティングゲート電極８は、
電界効果トランジスタ（メモリセル）Ｑ毎に設けられて
いる。 ソース領域である半導体領域９は、制御用ゲート電極５
の側部に設けられている。この半導体領ｈｉ９は、他の
ソース領域である半導体領域９と一体的に形成され、ソ
ース線を構成する。ドレイン領域である半導体領に！１
．９は、フローティングゲート電極８の側部に設けられ
ている。この半導体領域９は、他のドレイン領域である
半導体領域９と一体的に構成されている。 消去用ゲート電極１１は、ゲート絶縁膜１０を介在させ
て、フローティングゲート電極８の上部に設けられてい
る。消去用ゲート電極１１は、ワード線５Ａと同一の行
方向に延在′するように構成されている。消去用ゲート
電極１１は、例えば、多結晶シリコン膜、若しくは前記
制御用ゲート電極５と同様の複合膜で構成する。消去用
ゲート電極１１は、絶縁膜６を介在させて、制御用ゲー
ト電極５と電気的に分離されている。 電界効果トランジスタＱの上部には、眉間絶縁膜１２が
設けられている。ドレイン領域である半導体領域９の上
部の眉間絶縁膜１２には、接続孔１３が設けられている
。 層間絶縁膜１２の上部し；は、第１図において列方向（
左右方向）に延在するデータ線（ＤＬ）１４が設けられ
ている。データ線１４は、前記接続孔１３を通して半導
体領域９に接続さ九ている。データ線１４は、例えば、
アルミニウム膜、所定の添加物（Ｓ１＋　Ｃｕ　）を含
有するアルミニウム膜で構成されている。 このように構成されるＥＥＰＲＯＭは、明細書の末尾に
掲載する第１表に示す電圧を印加することにより、情報
の書込動作及び情報の消去動作を行うことができる。メ
モリセルの情報は、半導体基板１からフローティングゲ
ート電極８に、ホットンネル電流を流すことにより書込
むことができる。また、メモリセルの情報は、ブローテ
ィングゲート電極８から消去用ゲート電極１１に、トン
ネル電流を流すことにより消去することができる。 なお、本発明は、制御用ゲート電極５とフローティング
ゲート電極８との間の絶縁膜７Ａをトンネル絶ａ＠とし
て使用し、制御用ゲート電極５からフローティングゲー
ト電極８に、トンネル電流を流して情報を書込むように
構成してもよい。 次に、本実施例の製造方法について、第３図乃至第７図
（製造工程毎の要部断面図）を用いて、簡単に説明する
。 まず、半導体素子形成領域間の半導体基板１の主面に、
フィールド絶縁膜２、ｐ型のチャネルストッパ領域３の
夫々を形成する。 この後、第３図に示すように、半導体素子形成領域の半
導体基板１の主面上に、ゲート絶縁膜４を形成する。ゲ
ート絶縁膜４は、例えば、半導体基板１の主面を酸化し
た酸化シリコン膜で形成し、２００［入コ程度の膜厚で
形成する。 次に、第４図に示すように、ゲート絶秋１１ＩＪ上に、
制御用ゲート電極５及びその上部に絶縁膜６を形成する
。制御用ゲート電極５は、例えば、ＣＶＤで形成した多
結晶シリコン膜で形成し、１５００〜３０００　［λコ
程度の膜厚で形成する。絶縁膜６は、例えば、ＣＶＤで
形成した酸化シリコン膜で形成し、２０００〜３０００
　ｎ入］程度の膜厚で形成する。制御用ゲート電極５、
絶縁膜６の夫々は、同一マスクを用い、ＲＩＥ等の異方
性エツチングで重ね切りすることで形成できる。 次に、制御用ゲート電極５の側部に絶縁膜７Ａを形成す
ると共に、制御用ゲート電極５以外の半導体基板１の主
面上にゲート絶縁膜７Ｂを形成する。ゲート絶縁膜７Ｂ
は、前記制御用ゲート電極５を形成する異方性エツチン
グで半導体基板１の表面が露出するので、この露出した
部分に形成される。ゲート絶縁膜７Ａ、７Ｂの夫々は、
酸化して形成した酸化シリコン膜で形成し、２００［λ
コ程度の膜厚で形成する。 次に、第５図に示すように、制御用ゲート電極５の一側
部にフローティングゲート電極８を形成する。フローテ
ィングゲート電極８は、例えばＣＶＤ（若しくはスパッ
タ）で形成した多結晶シリコン膜に、ＲＩＥ等の異方性
エツチングを施すことで形成できる。制御用ゲート電極
５の他側部（ソース領域側）のフローティングゲート電
極５は、エツチングにより除去される。 このように形成されるフローティングゲート電極８は、
制御用ゲート電ｐｉ５の一側部に、制御用ゲート電極５
に対して自己整合的に形成することができる。すなわち
、制御用ゲート電極５とフローティングゲート電極８は
、製造工程におけるマスク合せ余裕寸法をなくすことが
できる。つまり、電界効果トランジスタ（メモリセル）
Ｑ面積を縮小し、Ｅ　Ｅ　Ｐ　ＲＯＭの集積度を向上す
ることができる。 また、フローティングゲート電極８を制御用ゲート１厖
５の側部しこ形成し、フローティングゲート電極８分の
段差形状を低減したので、上層の層間絶縁膜（１２）の
表面の段差形状を小さくし、この層間絶縁膜上を延在す
るデータ線（１４）の断線等を防止することができる。 つまり、ＥＥＰＲＯＭの電気的信頼性を向上することが
できる。 次に、第６図に示すように、制御用ゲート電極５、フロ
ーティングゲート電極８の夫々の側部の半導体基ＦＬｌ
の主面部に、ソース、ドレイン領域であるｎ゛型の半導
体領域９を形成する。半導体領域９は、両ゲート電極５
及び６を不純物導入用マスクとして用い、ｎ型の不純物
をイオン打込みで導入することで形成できる。つまり、
半導体領域９は、ゲート電極５，６の夫々に対して自己
整合的に形成することができる。 次に、少なくとも、フローテインググー１−電唖８上に
ゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、酸
化して形成した酸化シリコン膜で形成し、２００［入コ
程度の膜厚で形成する。 この後、第７図に示すように、ゲート絶縁膜１０を介在
させて、フローティングゲート電型８の上部に消去用ゲ
ート電極１１を形成する。消去用ゲート電極１１は１例
えば、ＣＶＤで形成した多結晶シリコン膜にＲＩＥ等の
異方性エツチングを施して形成し、１５００〜２０００
　［入］程度の膜厚で形成する。この消去用ゲートｆｆ
１ｐｉ１１を形成する工程により、メモリセルとして使
用される電界効果トランジスタＱが完成する。 次に、層間絶縁膜１２、接続孔１３を順次形成し、この
後、前記第１図及び第２図に示すように、データａ１４
を形成する。 これら一連の製造工程を施すことにより、本実施例のＥ
　Ｅ　Ｐ　ＲＯＭは完成する。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。 例えば、本発明は、電界効果トランジスタＱを、Ｌ　Ｄ
　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構
造で構成してもよい。 〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。 ＥＥＰＲＯＭにおいて、フローティングゲート電極と制
御用ゲート電極との製造工程におけるマスク合せ余裕寸
法をなくすことができるので、メモリセル面積を縮小し
、ＥＥＰＲＯＭの集積度を向上することができる。 また、フローティングゲート電極を制御用ゲート電極の
側部に形成し、フローティングゲート電極分の段差形状
を低減したので、上層に延在するデータ線の断線等を防
止し、ＥＥＰＲＯＭの電気

【第１表】 但し、半導体基板（１）の電位は、Ｏ［Ｖ］である。 以下、余白

【図面の簡単な説明】

第１図は、本発明の一実施例であるＥＥＦＲＯＭのメモ
リセルアレイの要部平面図、 第２図は、第１図の■−■線で切った断面図、第３図乃
至第７図は、第１図及び第２図に示すメモリセルの各製
造工程毎の断面図である。 図中、１・・・半導体基板、４．７Ａ、７Ｂ、１０゜１
２・・・絶縁膜、Ｓ、ＣＧ・・・制御用ゲート電極、５
Ａ、ＷＬ・・・ワード線、８．ＦＧ・・フローティング
ゲート電極、１１．ＥＧ・・消去用ゲート電極、９・・
・半導体領域、１４．ＤＬ　・データ線、Ｑ−電界効果
トランジスタである。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタでメモリセルを構成する電気
   的消去型の不揮発性記憶機能を備えた半導体集積回路装
   置において、前記電界効果トランジスタを、制御用ゲー
   ト電極と、該制御用ゲート電極の一側部に、該制御用ゲ
   ート電極に対して自己整合的に形成されたフローティン
   グゲート電極と、前記制御用ゲート電極、フローティン
   グゲート電極の夫々の側部に形成されたソース、ドレイ
   ン領域と、前記フローティングゲート電極の上部に形成
   された消去用ゲート電極とで構成したことを特徴とする
   半導体集積回路装置。 ２、前記フローティングゲート電極は、前記制御用ゲー
   ト電極を形成した後に、ＣＶＤで導電層を形成し、該導
   電層にＲＩＥ等の異方性エッチングを施して形成したこ
   とを特徴とする特許請求の範囲第１項に記載の半導体集
   積回路装置。 ３、前記フローティングゲート電極は、前記ドレイン領
   域側の制御用ゲート電極の一側部に構成されていること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ４、前記フローティングゲート電極と制御用ゲート電極
   との間、又は前記フローティングゲート電極とその下部
   の基板との間には、情報を書込むためのトンネル絶縁膜
   が構成されていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。 ５、前記フローティングゲート電極と前記消去用ゲート
   電極との間には、情報を消去するためのトンネル絶縁膜
   が構成されていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。