JPH02129968A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02129968A
JPH02129968A JP63284587A JP28458788A JPH02129968A JP H02129968 A JPH02129968 A JP H02129968A JP 63284587 A JP63284587 A JP 63284587A JP 28458788 A JP28458788 A JP 28458788A JP H02129968 A JPH02129968 A JP H02129968A
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敏明 西本
Satoshi Meguro
目黒　怜
Hitoshi Kume
久米　均
Yoshiaki Kamigaki
良昭 神垣
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、不揮発性
記憶回路を有する半導体集積回路装置に適用して有効な
技術に関するものである。
〔従来の技術〕
電気的消去が可能な読出専用の不揮発性記憶回路（Ｅ　
１ｅｃｔｒｉｃａｌｌｙ旦ｒａｓａｂｌｅ　Ｐ　ｒｏｇ
ｒａｍｍａｂｌｅ尺ｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）
の不揮発性メモリ素子として１素子型の不揮発性メモリ
素子が提案されている。
この不揮発性メモリ素子は情報蓄積用ゲート電極（フロ
ーティングゲート電極）及び制御用ゲート電極（コント
ロールゲート電極）を有する電界効果トランジスタで構
成されている。電界効果トランジスタのソース領域はソ
ース線に接続され、ドレイン領域はデータ線に接続され
ている。
前記不揮発性メモリ素子は、フラッシュ（Ｆｌａｓｈ）
型不揮発性メモリ素子と称され、ホットニレクモン書込
み型でかつトンネル消去型で構成されている。つまり、
不揮発性メモリ素子の情報書込み動作は、ドレイン領域
近傍の高電界でホットエレクトロンを発生させ、このホ
ットエレクトロンを情報蓄積用ゲート電極に注入するこ
とにより行っている。一方、不揮発性メモリ素子の情報
消去動作は、情報蓄積用ゲート電極に蓄積されたエレク
トロンをソース領域にトンネル放出することにより行っ
ている。
このフラッシュ型不揮発性メモリ素子で構成されるＥＥ
ＰＲＯＭは、前述のように１素子型でセル面積を縮小す
ることができるので、大容量化を図ることができる特徴
がある。
なお、前述のＥＥＰＲｏＭについては、１９８５年アイ
イーデイ−エムテクニカルダイジェスト第４６８頁乃至
第４７１頁（１９８５ＩＥＤＭ　Ｔｅｃｈ　Ｄｉｇ、　
ｐｐ４６８〜４７１）に記載されている。
〔発明が解決しようとする課題〕
本発明者は、前述のＥＥＰＲＯＭについて検討した結果
、次のような問題点が生じることを見出した。
（１）前記フラッシュ型不揮発性メモリ素子の情報消去
動作において情報消去効率を向上するにはソース領域の
不純物濃度を高くしかつ接合深さを深く構成する必要が
ある。つまり、ソース領域の不純物濃度を高くすると、
ソース領域の表面の空乏化を低減し、ソース領域の表面
の電圧降下を低減することができるので、トンネル電流
量を増加することができる。また、ソース領域の接合深
さを深くすると、ソース領域のチャネル形成領域側への
拡散量が増加し、ソース領域と情報蓄積用ゲート電極と
の重合面積が増加し、トンネル面積が増加するので、ト
ンネル電流量を増加することができる。しかしながら、
前記ソース領域、ドレイン領域の夫々は同一製造工程で
形成されているので、ドレイン領域の不純物濃度が高く
しかも接合深さが深くなる。つまり、ドレイン領域と情
報蓄積用ゲート電極と、の重合面積が増大するので、カ
ップリング容量が゛増大する。このため、情報書込み動
作において、制御用ゲート電極が接地され。
ドレイン電極が高電位にされた非選択のメモリセルは前
記カップリング容量により情報蓄積用ゲート電極の電位
が上昇し、メモリ素子が導通状態になるので、リーク電
流が流れ１、選択されたメモリ素子の情報書込み特性が
劣化する。
（２）また、前記ドレイン領域の不純物濃度が高くなる
と、ドレイン領域近傍の電界強度が高くなる。このため
、情報書込み動作において、既に書込みが行われ、ドレ
イン電極のみ高電位にされた非選択状態の不揮発性メモ
リ素子がホットホールを発生し消去されてしまうので、
電気的信頼性が低下する。また、前記ドレイン領域の不
純物濃度が高く、接合深さが深くなると、情報書込み動
作において、既に書込みが行われ、ドレイン電極のみ高
電位にされた非選択状態の不揮発性メモリ素子が情報蓄
積ゲート電極とドレイン領域との間でトンネルし易くな
るので、誤消去を生じ、電気的信頼性が低下する。
（３）また、前記ドレイン領域の不純物濃度が高くかつ
接合深さが深くなると、データ線に付加される寄生容量
が増大する２このため、情報読出し動作速度が低下する
ので、動作速度の高速化を図ることができない。
（４）また、前記（１）の問題点を解決するために、チ
ャネル長を長くし、ドレイン領域と情報蓄積用ゲート電
極との間に形成されるカップリング容量を相対的に小さ
くすることが考えられる。ところが、チャネル長の増加
は不揮発性メモリ素子の占有面積を増大するので、高集
積化を図ることができない。
本発明の目的は、不揮発性記憶回路を有する半導体集積
回路装置において、情報消去効率を向上すると共に、情
報書込み特性を向上することが可能な技術を提供するこ
とにある。
本発明の他の目的は、前記半導体集積回路装置において
、電気的信頼性を向上することが可能な技術を提供する
ことにある。
本発明の他の目的は、前記半導体集積回路装置において
、動作速度の高速化を図ることが可能な技術を提供する
ことにある。
本発明の他の目的は、前記半導体集積回路装置において
、高集積化を図ることが可能な技術を提供することにあ
る。
本発明の他の目的は、前記半導体集積回路装置の製造工
程数を低減することが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
フラッシュ型不揮発性メモリ素子で構成された不揮発性
記憶回路を備えた半導体集積回路装置において、前記フ
ラッシュ型不揮発性メモリ素子の電界効果トランジスタ
のソース領域の不純物濃度を高く又は接合深さを深く構
成し、前記電界効果トランジスタのドレイン領域の不純
物濃度を低く又は接合深さを浅く構成する。
〔作　　用〕
上述した手段によれば、（１）前記不揮発性メモリ素子
の電界効果トランジスタのソース領域の不純物濃度を高
くしたことにより、情報消去動作におけるソース領域の
表面の空乏化を低減し、ソース領域の表面の電圧降下を
低減することができるので、トンネル電流量を増加し、
情報消去効率を向上することができる。
（２）また、前記ソース領域の接合深さを深くしたこと
により、ソース領域のチャネル形成領域側への拡散量を
増加し、ソース領域と情報蓄積用ゲート電極との重合面
積を増加してトンネル面積を増加することができるので
、トンネル電流量を増加し、情報消去効率を向上するこ
とができる。
（３）また、前記ドレイン領域の不純物濃度を低くした
ことにより、ドレイン領域近傍の電界強度を緩和し、ホ
ットホールの発生を低減することができるので、情報書
込み動作時において既に書込まれた非選択状態の不揮発
性メモリ素子の情報が消去されることを防止できるので
、電気的信頼性を向上することができる。また、ドレイ
ン領域の不純物濃度を低くしたことにより１表面が空乏
化し易くなるので、トンネル電流量を減少し、既に書込
まれたメモリ素子の情報が消去されることを防止できる
。
（４）また、前記ドレイン領域の接合深さを浅くしたこ
とにより、ドレイン領域のチャネル形成領域側への拡散
量を低減し、ドレイン領域と情報蓄積用ゲート電極との
重合面積を低減してドレイン領域−情報蓄積用ゲート電
極間のカップリング容量を低減することができるので、
情報書込み動作時における非選択状態のメモリセルの導
通現象を防止し、リーク電流を防止して情報書込み特性
を向上することができる。
（５）また、前記ドレイン領域の不純物濃度を低くかつ
接合深さを浅くすることにより、データ線に付加される
寄生容量を低減し、情報読出し動作速度を速くすること
ができるので、動作速度の高速化を図ることができる。
（６）また、前記（４）のカップリング容量を低減する
ことにより、不揮発性メモリ素子のチャネル長を縮小す
ることができるので、セル面積を縮小し、高集積化を図
ることができる。
以下、本発明の構成について、フラッシュ型不揮発性メ
モリ素子で構成されたＥ　Ｅ　Ｐ　ＲＯＭを有する半導
体集積回路装置に本発明を適用した一実施例とともに説
明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔発明の実施例〕
本発明の一実施例であるＥＥＰＲＯＭの構成を第１図（
要部断面図）で示す。第１図は、図中左側にフラッシュ
型不揮発性メモリ素子、図中右側に周辺回路素子の夫々
を示している。
第１図に示すように、ＥＥＰＲＯＭは単結晶珪素からな
るｐ−型半導体基板１で構成されている。
フラッシュ型不揮発性メモリ素子Ｑｍ及びｎチャネルＭ
ＩＳＦＥＴＱｎの形成領域において、半導体基板１の主
面部にはｐ型ウェル領域３が設けられている。ｐチャネ
ルＭＩ　５ＦＥＴＱｐの形成領域において、半導体基板
１の主面部にはｎ型ウェル領域２が設けられている。
素子形成領域間において、ｎ型ウェル領域２、ｐ型ウェ
ル領域３の夫々の主面上には素子分離用絶縁膜４が設け
られている。ｐ型ウェル領域３の主面部には素子分離用
絶縁膜４下においてｐ型チャネルストッパ領域５が設け
られている。
フラッシュ型不揮発性メモリ素子Ｑｍは、素子分離用絶
縁膜４及びチャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウェル領域３の主面に構成されて
いる。つまり、フラッシュ型不揮発性メモリ素子Ｑｍは
、ｐ型ウェル領域３、ゲート絶縁膜６．情報蓄積用ゲー
ト電極（フローティングゲート電極）７、ゲート絶縁膜
８、制御用ゲート電極（コントロールゲート電極）９、
ソース領域及びドレイン領域で構成されている。このフ
ラッシュ型不揮発性メモリ素子Ｑｍは、ｎチャネル電界
効果トランジスタで構成され、１素子型で構成されてい
る。
前記Ｐ型ウェル領域３はチャネル形成領域として使用さ
れている。
ゲート絶縁膜６はｐ型ウェル領域３の表面を酸化して形
成した酸化珪素膜で形成されている。ゲート絶縁膜６は
例えば１００〜１５０［人コ程度の膜厚で形成されてい
る。
情報蓄積用ゲート電極７は例えばｎ型不純物が導入され
た多結晶珪素膜で形成されている。
ゲート絶縁膜８は例えば情報蓄積用ゲート電極７（多結
晶珪素膜）の表面を酸化した酸化珪素膜で形成されてい
る。ゲート絶縁膜８は例えば２００〜２５０［人］程度
の膜厚で形成されている。
制御用ゲート電極９は例えばｎ型不純物が導入された多
結晶珪素膜で形成されている。また、制御用ゲート電極
９は、高融点金属膜若しくは高融点金属シリサイド膜の
単層、或は多結晶珪素膜上にそれらの金属膜を積層した
複合膜で形成してもよい、この制御用ゲート電極９は、
そのゲート幅方向に隣接して配置された他のフラッシュ
型不揮発性メモリ素子Ｑｍの制御用ゲート電極９と一体
に構成され、ワード線（ＷＬ）を構成している。
ソース領域は高不純物濃度のｎ゛型半導体領域１１及び
低不純物濃度のｎ型半導体領域１２で構成されている。
ｎ型半導体領域１２はゴ型半導体領域１１の外周に沿っ
て設けられている。つまり、ソース領域は所！！！２重
拡散構造で構成されている。高不純物濃度のゴ型半導体
領域１１は、主に、不純物濃度を高め、しかも接合深さ
を深くするために構成されている。低不純物濃度のｎ型
半導体領域１２は、主に、接合深さを深くするために構
成されている。
つまり、ソース領域は、情報消去動作時に制御用ゲート
電極９との間に高電圧が印加された場合、表面が空乏化
しないようにゴ型半導体領域１１で不純物濃度を高めて
いる。また、ソース領域は、高不純物濃度のｎ°型半導
体領域１１又は低不純物濃度のｎ型半導体領域１２又は
両者により、チャネル形成領域側への拡散量（拡散距離
）を増加し、情報蓄積用ゲート電極７との重合面積（オ
ーバラップ量）を増加し、情報消去動作時のトンネル面
積を増加している。半導体領域１１．１２の夫々はゲー
ト電極子及び９に対して自己整合で形成されている。
前記ドレイン領域は低不純物濃度のｎ型半導体領域１４
及び高不純物濃度のゴ型半導体領域１７で構成されてい
る。このドレイン領域の低不純物濃度のｎ型半導体領域
１４はフラッシュ型不揮発性メモリ素子Ｑｍの特に情報
書込み特性を制御するように構成されている。すなわち
、この低不純物濃度のｎ型半導体領域１４は、前記ソー
ス領域の高不純物濃度のｎ゛型半導体領域１１に比べて
、低不純物濃度で接合深さを浅く構成しているが、書込
み動作時にはホットエレクトロンの発生が十分となるよ
うな濃度に構成している。すなわち、ドレイン領域は、
主に、書込み動作時選択メモリ素子では低不純物濃度の
ｎ型半導体領域１４でホットエレクトロンの発生を維持
しつつ、非選択メモリ素子ではドレイン領域近傍の電界
強度を緩和し、フラッシュ型不揮発性メモリ素子におけ
るホットホールの発生を低減できるように構成されてい
る。また、ドレイン領域は、主に接合深さの浅いｎ型半
導体領域１４でチャネル形成領域側への拡散量を低減し
、情報蓄積用ゲート電極子との重合面積を低減し、ドレ
イン領域と情報蓄積用ゲート電極７との間に形成される
カップリング容量を低減できるように構成されている。
ｎ型半導体領域１４はゲート電極７及び９に対して自己
整合で形成されている。ゴ型半導体領域１７はゲート電
極７及び９に対して自己整合で形成されたサイドウオー
ルスペーサ１６に対して自己整合で形成されている。
前記ドレイン領域の外周に沿った半導体基板１の主面部
には高不純物濃度のｐ°型半導体領域１３が設けられて
いる。ｐ゛型半導体領域１３は、ドレイン領域近傍の電
界強度を高め、特に、情報書込み動作時に選択状態のフ
ラッシュ型不揮発性メモリ素子Ｑｍにおけるホットエレ
クトロンの発生を促進し、情報書込み効率を向上できる
ように構成されている。
このフラッシュ型不揮発性メモリ素子Ｑｍのドレイン領
域であるゴ型半導体領域１７には配線（データＩＤＬ）
２１が接続されている。配［２１は、層間絶縁膜１９上
に延在し、眉間絶縁膜１９に形成された接続孔２０を通
してゴ型半導体領域１７に接続されている。配線２１は
例えばアルミニウム合金膜で形成されている。
前記フラッシュ型不揮発性メモリ素子Ｑｍの情報書込み
動作、情報読出し動作、情報消去動作の夫々において使
用される一例の動作電圧については明細書の末尾に掲載
した第１表に示している。
デコーダ回路等の周辺回路素子はこれに限定されないが
相補型ＭＩＳＦＥＴ（０ＭＯ８）で構成されている。Ｃ
ＭＯ５のうち、ｎチャネルＭＩＳＦＥＴＱｎは、素子分
離用絶縁膜４及びチャネルストッパ領域５で周囲を規定
され、ｎ型ウェル領域３の主面に構成されている。つま
り、ｎチャネルＭＩＳＦＥＴＱｎは、ｎ型ウェル領域３
、ゲート絶縁膜８、ゲート電極９．ソース領域及びドレ
イン領域である一対のｎ型半導体領域１４及びｎ°型半
導体領域１７で構成されている。ｎチャネルＭＩＳＦＥ
ＴＱｎはＬＤＤ構造で構成されている。このｎチャネル
ＭＩＳＦＥＴＱｎのゴ型半導体領域１７には配線２１が
接続されている。
０ＭＯ８のうち、ｐチャネルＭＩＳＦＥＴＱｐは、素子
分離用絶縁膜４で周囲を規定され、ｎ型ウェル領域２の
主面に構成されている。つまり。
ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウェル領域２、ゲ
ート絶縁膜８．ゲート電極９．ソース領域及びドレイン
領域である一対のｐ型半導体領域１５及びｐ°型半導体
領域１８で構成されている。ｐチャ＊）ＬｔＭＩＳＦＥ
ＴＱｐＬｔ、ＬＤＤａ造で構成されている。このｐチャ
ネルＭＩＳＦＥＴＱＰのｐ゛型半導体領域１８には配線
２１が接続されている。
次に、前記Ｅ　Ｅ　Ｐ　ＲＯＭの製造方法について、第
２図乃至第１０図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。
まず、ｐ−型半導体基板１を用意する。
次に、ｐチャネルＭＩＳＦＥＴＱＰの形成領域においで
、半導体基板１の主面部にｎ型ウェル領域２を形成する
。前記ｐ型ウェル領域３は例えば２　Ｘ　１０”　〜３
　Ｘ　１０”［ａｔｏｍｓ／Ｃｉｌ程度の不純物濃度で
形成されている。この後、フラッシュ型不揮発性メモリ
素子Ｑｍ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領
域において、半導体基板ｌの主面部にｎ型ウェル領域３
を形成する。
次に、ｎ型ウェル領域２、Ｐ型ウェル領域３の夫々の主
面上に素子分離用絶縁膜４を形成すると共に、ｎ型ウェ
ル領域３の主面部にｐ型チャネルストッパ領域５を形成
する。
次に、第２図に示すように、半導体素子形成領域におい
て、ｎ型ウェル領域２、ｎ型ウェル領域３の夫々の主面
上にゲート絶縁膜６を形成する。
次に、ゲート絶縁膜６上を含む基板全面に導電膜７Ａを
形成する。導電膜７Ａは例えばＣＶＤ法で堆積した多結
晶珪素膜で形成する。この多結晶珪素膜にはｎ型不純物
例えばＰが導入され低抵抗化される。この後、第３図に
示すように、導電膜７Ａを所定の形状にパターンニング
する。導電膜７Ａはフラッシュ型不揮発性メモリ素子Ｑ
ｍの形成領域だけに残存し、導電膜７Ａはチャネル幅方
向の寸法が規定されている。
次に、フラッシュ型不揮発性メモリ素子Ｑｍの形成領域
において、導電膜７Ａの表面にゲート絶縁膜８を形成す
る。この工程と実質的に同一製造工程により、ｎチャネ
ルＭＩＳＦＥＴＱｎの形成領域のｐ型ウェル領域３、ｐ
チャネルＭＩＳＦＥＴＱｐの形成領域のｎ型ウェル領域
２の夫々の主面上にゲート絶縁膜８を形成する。この後
、第４図に示すように、ゲート絶縁膜８上を含む基板全
面に導電膜９Ａを形成する。導電膜９Ａは例えばＣＶＤ
法で堆積した多結晶珪素膜で形成する。この多結晶珪素
膜にはｎ型不純物例えばＰが導入され低抵抗化される。
次に、フラッシュ型不揮発性メモリ素子Ｑｍの形成領域
において、導電膜９Ａ、７Ａの夫々を順次パターンニン
グし、制御用ゲート電極９及び情報蓄積用ゲート電極７
を形成する。このパターンニングはＲＩＥ等の異方性エ
ツチングを用いた所謂重ね切り技術で行う。この後９周
辺回路素子の形成領域の導電膜９Ａにパターンニングを
施し、ゲート電極９を形成する。この後、基板全面に酸
化処理を施し、第５図に示すように、各ゲート電極７．
９の夫々の表面を覆う絶縁膜１０を形成する。
絶縁膜１０は主にフラッシュ型不揮発性メモリ素子Ｑｍ
の情報蓄積用ゲート電極７に蓄積された情報の保持特性
を向上するために形成されている。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのソース領
域の形成領域が開口された不純物導入用マスク３０を形
成する。不純物導入用マスク３０は例えばフォトレジス
ト膜で形成する。この後、第６図に示すように、前記不
純物導入用マスク３０を用い、ソース領域の形成領域と
なるｐ型ウェル領域３の主面部にｎ型不純物１２ｎ、ｌ
ｌｎの夫々を順次導入する。このｎ型不純物１２ｎ、１
１ｎの夫々の導入順序は逆でもよい。ｎ型不純物１２ｎ
は、例えばＩ　Ｘ　１０　”〜Ｉ　Ｘ　１０１ｓ［ａｔ
ｏｍｓ／ａＪ］程度の不純物濃度のＰイオンを用い、５
０［ＫｅＶ］程度のエネルギのイオン打込法で導入され
ている。ｎ型不純物１１ｎは１例えば５　Ｘ　Ｉ　Ｏ”
〜Ｉ　Ｘ　１０”［ａｔｏｍｓ／ａ＃］程度の不純物濃
度のＡｓイオンを用い、６゜［ＫｅＶ］程度のエネルギ
のイオン打込法で導入されている。ｎ型不純物１１ｎ及
び１２ｎは、同一不純物導入用マスク３０を用いて導入
され、情報蓄積用ゲート電極７及び制御用ゲート電極９
に対して自己整合で導入されている。そして、前記不純
物導入用マスク３０を除去する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域が開口された不純物導入用マスク３１を
形成する。不純物導入用マスク３１は例えばフォトレジ
スト膜で形成する。この後、第７図に示すように、前記
不純物導入用マスク３１を用い、ドレイン領域の形成領
域となるＰ型ウェル領域３の主面部にＰ型不純物１３ｐ
を導入する。ｐ型不純物１３ｐは、例えば５Ｘ１０”　
〜１．５Ｘ１０”［ａｔｏｍｓ／ａｊ］程度の不純物濃
度のＢＦ、イオンを用い、６０［ＫｅＶ］程度のエネル
ギのイオン打込法で導入されている。ｐ型不純物１３ｐ
は情報蓄積用ゲート電極７及び制御用ゲート電極９に対
して自己整合で導入されている。そして、前記不純物導
入用マスク３１を除去する。
次に、窒素ガス雰囲気中、約１０００［’Ｃ］の熱処理
を施し、前記導入されたｎ型不純物１１ｎ、１２ｎ、ｐ
型不純物１３Ｐの夫々に引き伸し拡散を施す。
前記ｎ型不純物１２ｎの拡散により、ｎ型半導体領域１
２を形成することができる。ｎ型半導体領域１２は約０
．５［μｍ］程度の深い接合深さで形成される。前記ｎ
型不純物１１ｎの拡散により、高不純物濃度のゴ型半導
体領域１１を形成することができる。
ゴ型半導体領域１１は約０．３［μｍ］程度の深い接合
深さで形成される。前記ｐ型不純物１３ｐの拡散により
、高不純物濃度のＰ°型半導体領域１３を形成すること
ができる。ｐ°型半導体領域１３は約０．３〜０．５［
μｍ］程度の深い接合深さで形成される。
次に、フラッシュ型不揮発性メモリ素子Ｑｍの形成領域
が開口された不純物導入用マスク３２を形成する。不純
物導入用マスク３２は例えばフォトレジスト膜で形成す
る。この後、第８図に示すように、前記不純物導入用マ
スク３２を用い、主に、ｐ。
型半導体領域１３の主面部にｎ型不純物１４ｎを導入す
る。ｎ型不純物１４ｎは、例えば５Ｘ１０”〜３Ｘ　１
０”［ａｔｏｗｅｓ／ａＪ］程度の不純物濃度のＡｓイ
オンを用い、６０［ＫｅＶ］程度のエネルギのイオン打
込法で導入されている。ｎ型不純物１４ｎは情報蓄積用
ゲート電極７及び制御用ゲート電極９に対して自己整合
で導入されている。ｎ型不純物１４ｎで形成されるｎ型
半導体領域１４は約０．１〜０．２［μｍ］程度の浅い
接合深さで形成される。そして、前記ｎ型不純物１４ｎ
の導入後に、前記不純物導入用マスク３２を除去する。
次に、ｎチャネルＭＩＳＦＥＴＱｎの形成領域が開口さ
れた不純物導入用マスクを形成する。そして、この不純
物導入用マスクを用いて、ｐ型ウェル領域３の主面部に
ｎ型不純物を導入し、ＬＤＤ構造を形成するための低不
純物濃度のｎ型半導体領域１４を形成する。前記ｎ型不
純物は、例えば１０　”　”　［ａｔｏｍｓ／　ａｌ　
］程度の低不純物濃度のＰイオンを用い、５０［ＫｅＶ
］程度のエネルギのイオン打込法で導入されている。前
記ｎ型半導体領域１４はゲート電極９に対して自己整合
で形成されている。
この後、前記不純物導入用マスクは除去される。
次に、ｐチャネルＭＩＳＦＥＴＱｐの形成領域が開口さ
れた不純物導入用マスクを形成する。そして、この不純
物導入用マスクを用いて、ｎ型ウェル領域２の主面部に
ｐ型不純物を導入し、ＬＤＤ構造を形成するための低不
純物濃度のｎ型半導体領域１５を形成する。前記ｐ型不
純物は、例えば１０°［ａｔｏｍｓ／ａＪ］程度の低不
純物濃度のＢＦ、イオンを用い、６０［ＫｅＶ］程度の
エネルギのイオン打込法で導入されている。前記ｐ型半
導体領域１５はゲート電極９に対して自己整合で形成さ
れている。この後、第９図に示すように、前記不純物導
入用マスクは除去される。
次に、各ゲート電極７，９の夫々の側壁にサイドウオー
ルスペーサ１６を形成する。サイドウオールスペーサ１
６は、例えば基板全面にＣＶＤ法で酸化珪素膜を堆積し
、この堆積した膜厚に相当する分基板全面にＲＩＥ等の
異方性エツチングを施すことにより形成することができ
る。
次に、前記異方性エツチングにより、ｎ型ウェル領域２
、ｐ型ウェル領域３等の主面が露出するので、酸化処理
を施し、それらの表面を薄い酸化珪素膜で被覆する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍ、ｎチャネ
ルＭＩＳＦＥＴＱｎの夫々の形成領域が開口された不純
物導入用マスクを形成する。そして、この不純物導入用
マスクを用いて、各領域の主面部にｎ型不純物を導入し
、高不純物濃度のゴ型半導体領域１７を形成する。前記
ｎ型不純物は。
例えば５　Ｘ　１０”［ａｔｏｍｓ／ａＪ］程度の低不
純物濃度のＡｓイオンを用い、６０［ＫｅＶ］程度のエ
ネルギのイオン打込法で導入されている。ｎ°型半導体
領域１７は約０．２［μｍ］程度の接合深さで形成され
る。前記ゴ型半導体領域１７は各ゲート電極７及び９に
対して自己整合で形成されている。この後、前記不純物
導入用マスクは除去される。このゴ型半導体領域１７を
形成する工程により、フラッシュ型不揮発性メモリ素子
Ｑｍである電界効果トランジスタ及びｎチャネルＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎが完成する。
次に、ｐチャネルＭＩＳＦＥＴＱＰの形成領域が開口さ
れた不純物導入用マスクを形成する。そして、この不純
物導入用マスクを用いて、ｎ型半導体領域１５の主面部
にｐ型不純物を導入し、高不純物濃度のｐ°型半導体領
域１８を形成する。前記ｐ型不純物は、例えば２　Ｘ　
Ｉ　Ｏ”［ａｔｏｍｓ／ａ＃コ程度の高不純物濃度のＢ
Ｆ、イオンを用い、６０［ＫｅＶ］程度のエネルギのイ
オン打込法で導入されている。前記ｐ°型半導体領域１
８はゲート電極９に対して自己整合で形成されている。
この後、第１０図に示すように、前記不純物導入用マス
クは除去される。このＰ°型半導体領域１８を形成する
ことにより、ｐチャネルＭＩＳＦＥＴＱＰが完成する。
次に、基板全面に眉間絶縁膜１９を形成する。層間絶縁
膜１９は例えばＣＶＤ法で堆積させたＢＰＳＧ膜で形成
する。そして、前記層間絶縁膜１９に接続孔２０を形成
し９層間絶縁膜１９にグラスフローを施した後、前記第
１図に示すように配線２１を形成する。これら一連の製
造工程を施すことにより。
本実施例のＥＥＰＲＯＭは完成する。なお、図示しない
が、配線２１の上部にはパッシベーション膜が設けられ
るようになっている。
このように、フラッシュ型不揮発性メモリ素子Ｑｍで構
成されたＥＥＦＲＯＭを備えた半導体集積回路装置にお
いて、前記フラッシュ型不揮発性メモリ素子Ｑｍの電界
効果トランジスタのソース領域（ゴ型半導体領域１１）
の不純物濃度を高く構成し、ドレイン領域（ｎ型半導体
領域１４）の不純物濃度を低く構成する。この構成によ
り、（１）前記情報消去動作におけるソース領域の表面
の空乏化を低減し、ソース領域の表面の電圧降下を低減
することができるので、トンネル電流量を増加し。
情報消去効率を向上することができると共に、（２）前
記ドレイン領域近傍の電界強度を緩和し、ホットホール
の発生及びトンネル電流量を低減することができるので
、情報書込み動作時における非選択状態のフラッシュ型
不揮発性メモリ素子Ｑｍの情報が消去されることを防止
することができるので、電気的信頼性を向上することが
できる。
また、前記フラッシュ型不揮発性メモリ素子Ｑｍの電界
効果トランジスタのソース領域（ゴ型半導体領域１１）
の接合深さを深く構成し、ドレイン領域（ｎ型半導体領
域１４）の接合深さを浅く構成する。この構成により、
（３）前記ソース領域のチャネル形成領域側への拡散量
を増加し、ソース領域と情報蓄積用ゲート電極７との重
合面積を増加してトンネル面積を増加することができる
ので。
トンネル電流量を増加し、情報消去効率を向上すること
ができると共に、（４）前記ドレイン領域のチャネル形
成領域側への拡散量を低減し、ドレイン領域と情報蓄積
用ゲート電極７との重合面積を低減してドレイン領域−
情報蓄積用ゲート電極７間のカップリング容量を低減す
ることができるので、情報書込み動作時における非選択
状態のメモリセルの導通現象を防止し、リーク電流を防
止して情報書込み特性を向上することができる。
また、前記フラッシュ型不揮発性メモリ素子Ｑｍのドレ
イン領域（ｎ型半導体領域１４）の不純物濃度を低くか
つ接合深さを浅くすることにより、データ線ＤＬ（配線
２１）に付加される寄生容量を低減し、情報読出し動作
速度を速くすることができるので、動作速度の高速化を
図ることができる。
また、前記フラン、シュ型不揮発性メモリ素子Ｑｍのド
レイン領域−情報蓄積用ゲート電極７間に形成されるカ
ップリング容量を低減することにより、フラッシュ型不
揮発性メモリ素子Ｑｍのチャネル長を縮小することがで
きるので、メモリセル面積を縮小し、高集積化を図るこ
とができる。
また、前記フラッシュ型不揮発性メモリ素子Ｑｍのソー
ス領域の不純物濃度を高く又は接合深さを浅く構成する
ことにより、ソース領域及びソース線の抵抗値を低減す
ることができるので、ソース線の電圧降下や上昇がなく
、安定な情報書込み動作、情報読出し動作、情報消去動
作の夫々を行うことができる。
また、前記フラッシュ型不揮発性メモリ素子Ｑｍのソー
ス領域は、高不純物濃度のｄ型半導体領域１１を形成す
るｎ型不純物１１ｎ、低不純物濃度のｎ型半導体領域１
２を形成するｎ型不純物１２ｎの夫々を同一不純物導入
用マスク３０を用いて導入しているので、一方の不純物
を導入する工程に相当する分、Ｅ　Ｅ　Ｐ　ＲＯＭの製
造工程数を低減することができる。
前記ＥＥＰＲＯＭの製造方法は、前述の製造方法に限定
されず、以下の他の製造方法で形成することができる。
く製造方法１〉 まず、前記第５図に示す工程の後に、フラッシュ型不揮
発性メモリ素子Ｑｍのソース領域の形成領域にｎ型不純
物１２ｎを導入する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域にｐ型不純物１３ｐ及びｎ型不純物１４
ｎを導入する。
次に、前記導入された不純物に引き伸し拡散を施し、低
不純物濃度のｎ型半導体領域１２．高不純物濃度のｐ°
型半導体領域１３、低不純物濃度のｎ型半導体領域１４
の夫々を形成する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのソース領
域の形成領域にｎ全不純物ｔｉｎを導入し、このｎ型不
純物１１ｎに引き伸し拡散を施してゴ型半導体領域１１
を形成する。
この後、前記第９図に示す工程及びそれ以後の工程を施
すことにより、Ｅ　Ｅ　Ｐ　ＲＯＭは完成する。
〈製造方法２〉 まず、前記第５図に示す工程の後に、フラッシュ型不揮
発性メモリ素子Ｑｍのソース領域の形成領域にｎ型不純
物１２ｎを導入する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域にＰ型不純物１３ｐを導入する。
次に、前記導入された不純物に引き伸し拡散を施し、低
不純物濃度のｎ型半導体領域１２．高不純物濃度のｐ°
型半導体領域１３の夫々を形成する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域にｎ型不純物１４ｎを導入し、このｎ型
不純物１４ｎに引き伸し拡散を施して低不純物濃度のｎ
型半導体領域１４を形成する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのソース領
域の形成領域にｎ型不純物１１ｎを導入し。
このｎ型不純物ｆｉｎに引き伸し拡散を施してゴ型半導
体領域１１を形成する。
この後、前記第９図に示す工程及びそれ以後の工程を施
すことにより、ＥＥＰＲＯＭは完成する。
く製造方法３〉 まず、前記第５図に示す工程の後に、フラッシュ型不揮
発性メモリ素子Ｑｍのソース領域の形成領域にｎ型不純
物１２ｎを導入する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域にｎ型不純物１４ｎを導入する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのソース領
域の形成領域にｎ型不純物１１ｎを導入する。
次に、前記導入された不純物に引き伸し拡散を施し、低
不純物濃度のｎ型半導体領域１２．高不純物濃度のゴ型
半導体領域１１、低不純物濃度のｎ型半導体領域１４の
夫々を形成する。
次に、フラッシュ型不揮発性メモリ素子Ｑｍのドレイン
領域の形成領域にｐ型不純物ｔａｐを導入し、このＰ型
不純物１３Ｐに引き伸し拡散を施して高不純物濃度のｐ
゛型半導体領域１３を形成する。
この後、前記第９図に示す工程及びそれ以後の工程を施
すことにより、Ｅ　Ｅ　Ｐ　ＲＯＭは完成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は、紫外線消去型の読出専用の不揮発性
記憶回路（ＥＰＲＯＭ）に適用することができる。この
ＥＥＰＲＯＭのフラッシュ型不揮発性メモリ素子は情報
蓄積用ゲート電極及び制御用ゲート電極を有する電界効
果トランジスタで構成されている。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
不揮発性記憶回路を有する半導体集積回路装置において
、情報消去効率を向上すると共に、情報書込み特性を向
上することができる。
また、前記半導体集積回路装置の電気的信頼性を向上す
ることができる。
また、前記半導体集積回路装置の動作速度の高速化を図
ることができる。
また、前記半導体集積回路装置の高集積化を図ることが
できる。
以下、余白 【第 表１
【図面の簡単な説明】
第１図は、本発明の一実施例であるＥＥＰＲＯＭの構成
を示す要部断面図、 第２図乃至第１０図は、各製造工程毎に示す前記ＥＥＰ
ＲＯＭの要部断面図である。 図中、２，３・・・ウェル領域、６，８・・・ゲート絶
縁膜、７，９・・・ゲート電極、１１．１２．１３．１
４．　Ｉｓ。 １７、１８・・・半導体領域、１１　ｎ　ｖ　１２　ｎ
　ｔ　１３　Ｐ　Ｆ　１４　ｎ・・・不純物、Ｑｍ・・
・フラッシュ型不揮発性メモリ素子、Ｑｎ、Ｑｐ−ＭＩ
ＳＦＥＴである。

Claims (1)

  1. 【特許請求の範囲】 １、電界効果トランジスタで不揮発性メモリ素子を構成
    する不揮発性記憶回路を備えた半導体集積回路装置にお
    いて、前記不揮発性メモリ素子である電界効果トランジ
    スタのソース領域の不純物濃度を高く又は接合深さを深
    く構成し、前記電界効果トランジスタのドレイン領域の
    不純物濃度を低く又は接合深さを浅く構成したことを特
    徴とする半導体集積回路装置。 ２、前記不揮発性メモリ素子である電界効果トランジス
    タのソース領域は不純物濃度を高くかつ接合深さを深く
    構成し、前記ドレイン領域は不純物濃度を低くかつ接合
    深さを浅く構成したことを特徴とする請求項１に記載の
    半導体集積回路装置。 ３、前記不揮発性メモリ素子である電界効果トランジス
    タのソース領域は２重拡散構造で構成され、前記ドレイ
    ン領域はＬＤＤ構造で構成されていることを特徴とする
    請求項１又は請求項２に記載の半導体集積回路装置。 ４、前記不揮発性メモリ素子はホットエレクトロン書込
    み型でかつトンネル消去型であることを特徴とする請求
    項１乃至請求項３に記載の夫々の半導体集積回路装置。
JP63284587A 1986-05-26 1988-11-09 半導体記憶装置 Expired - Lifetime JP3059442B2 (ja)

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US08/179,960 US5407853A (en) 1988-11-09 1994-01-11 Method of making semiconductor integrated circuit device having single-element type non-volatile memory elements
KR1019940026092A KR0158939B1 (ko) 1988-11-09 1994-10-12 반도체직접회로장치의 제조방법
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