JPH05136427A - プログラム可能トランジスタ及びその製造方法 - Google Patents
プログラム可能トランジスタ及びその製造方法Info
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- JPH05136427A JPH05136427A JP4123782A JP12378292A JPH05136427A JP H05136427 A JPH05136427 A JP H05136427A JP 4123782 A JP4123782 A JP 4123782A JP 12378292 A JP12378292 A JP 12378292A JP H05136427 A JPH05136427 A JP H05136427A
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Abstract
(57)【要約】
【目的】 パンチスルー及びソフト書き込みに対して保
護がなされ、既知のプログラム可能トランジスタよりも
高速で動作するプログラム可能トランジスタを提供する
ことを目的としている。 【構成】 本発明によるトランジスタは、第２導電型の
ドレインとソースとの間に位置する第１導電型のメイン
半導体ゾーン内のチャネル領域にわたる電荷記憶領域を
具えている。第１導電型の第１不純物領域は、前記ドレ
インとほぼ横方向に隣接し、前記チャネル領域に延在
し、前記メイン半導体ゾーンよりも高ドープされてい
る。前記ドレインは、高ドープされた第３不純物領域
と、ほぼ前記第３領域と前記ゾーンとの間に位置する低
ドープされた第２不純物領域とを有している。
護がなされ、既知のプログラム可能トランジスタよりも
高速で動作するプログラム可能トランジスタを提供する
ことを目的としている。 【構成】 本発明によるトランジスタは、第２導電型の
ドレインとソースとの間に位置する第１導電型のメイン
半導体ゾーン内のチャネル領域にわたる電荷記憶領域を
具えている。第１導電型の第１不純物領域は、前記ドレ
インとほぼ横方向に隣接し、前記チャネル領域に延在
し、前記メイン半導体ゾーンよりも高ドープされてい
る。前記ドレインは、高ドープされた第３不純物領域
と、ほぼ前記第３領域と前記ゾーンとの間に位置する低
ドープされた第２不純物領域とを有している。
Description
【０００１】
【産業上の利用分野】本発明は、第１導電型とは逆の第
２導電型のドレインとソースとの間に位置する第１導電
型のメイン半導体ゾーン内のチャネル領域にわたる電荷
記憶領域を具えているプログラム可能トランジスタに関
するものである。更に、このトランジスタは、前記チャ
ネル領域に延在し、前記メイン半導体ゾーンよりも高ド
ープされた第１導電型の第１不純物領域とを具えてい
る。前記ドレインは、高ドープされた不純物領域と、低
ドープされた不純物領域とを具えている。
２導電型のドレインとソースとの間に位置する第１導電
型のメイン半導体ゾーン内のチャネル領域にわたる電荷
記憶領域を具えているプログラム可能トランジスタに関
するものである。更に、このトランジスタは、前記チャ
ネル領域に延在し、前記メイン半導体ゾーンよりも高ド
ープされた第１導電型の第１不純物領域とを具えてい
る。前記ドレインは、高ドープされた不純物領域と、低
ドープされた不純物領域とを具えている。
【０００２】
【従来の技術】プログラム可能トランジスタは、よく知
られており、例えば、消去可能プログラム可能リードオ
ンリーメモリ(EPROM) 又は消去可能プログラム可能な論
理素子（EPLD）の基本構成要素を形成する。電荷記憶領
域の電荷状態を変更する１つの方法は、いわゆるチャネ
ルホットキャリア注入機構によるものである。
られており、例えば、消去可能プログラム可能リードオ
ンリーメモリ(EPROM) 又は消去可能プログラム可能な論
理素子（EPLD）の基本構成要素を形成する。電荷記憶領
域の電荷状態を変更する１つの方法は、いわゆるチャネ
ルホットキャリア注入機構によるものである。
【０００３】ホットキャリア注入 チャネルホットキャリア注入機構を以下に説明する。電
荷キャリアは、チャネル中で、ソースからドレインに向
かって加速される。平均すると、電荷キャリアの運動エ
ネルギーは、ソース付近よりもドレイン付近で大きい。
結晶格子中での衝突のために、電荷キャリアがすべての
方向に散乱する。散乱したキャリアを電荷記憶領域の方
向に向ける電界を作ることによって、前記方向に散乱す
るキャリア数を多くすることができる。これらのキャリ
アの幾つかは、必要なエネルギーが十分大きい場合に、
チャネルを電荷記憶領域から孤立させる電気絶縁層を通
過する。これらのキャリアは電荷記憶領域にトラップさ
れ、トランジスタの敷居値電圧を変更させる。プログラ
ム可能トランジスタの論理状態の検出は、敷居値電圧の
ハイ及びローを識別することによって行われる。
荷キャリアは、チャネル中で、ソースからドレインに向
かって加速される。平均すると、電荷キャリアの運動エ
ネルギーは、ソース付近よりもドレイン付近で大きい。
結晶格子中での衝突のために、電荷キャリアがすべての
方向に散乱する。散乱したキャリアを電荷記憶領域の方
向に向ける電界を作ることによって、前記方向に散乱す
るキャリア数を多くすることができる。これらのキャリ
アの幾つかは、必要なエネルギーが十分大きい場合に、
チャネルを電荷記憶領域から孤立させる電気絶縁層を通
過する。これらのキャリアは電荷記憶領域にトラップさ
れ、トランジスタの敷居値電圧を変更させる。プログラ
ム可能トランジスタの論理状態の検出は、敷居値電圧の
ハイ及びローを識別することによって行われる。
【０００４】ダウンスケール問題 より高速の集積回路及びより高いトランジスタ密度を提
供しようとする傾向のために、技術者は、かなり小さな
トランジスタを製造する方法を見いだすように強いられ
る。しかし、トランジスタ特にプログラム可能トランジ
スタのダウンスケールによって、種々の込み入った問題
が生じる。この内の幾つかを以下に簡単に説明する。
供しようとする傾向のために、技術者は、かなり小さな
トランジスタを製造する方法を見いだすように強いられ
る。しかし、トランジスタ特にプログラム可能トランジ
スタのダウンスケールによって、種々の込み入った問題
が生じる。この内の幾つかを以下に簡単に説明する。
【０００５】I. 供給電圧 小型トランジスタ内の電界を、その構造に比して大きく
し過ぎると、耐えることができず、トランジスタが破壊
されてしまう場合がある。高電界とは、短い距離にわた
る電圧差が大きいことである。構造に供給される電圧を
小さくすることにある程度の利益はあるが、動作速度及
びプログラム効率を犠牲にするものである。
し過ぎると、耐えることができず、トランジスタが破壊
されてしまう場合がある。高電界とは、短い距離にわた
る電圧差が大きいことである。構造に供給される電圧を
小さくすることにある程度の利益はあるが、動作速度及
びプログラム効率を犠牲にするものである。
【０００６】II. パンチスルー いわゆる”パンチスルー”又は”ドレイン誘導ターンオ
ン”と称する現象に関する問題もある。これは、ドレイ
ン領域と電荷記憶領域（例えばフローティングゲート）
との間の容量性結合が大きいために生じる。ドレイン電
圧が上昇すると、容量性結合によって、電荷記憶領域の
電圧がドレイン電圧にしたがって上昇する。電荷記憶領
域の電圧がトランジスタの敷居値電圧を越えると、チャ
ネルが発達し、トランジスタがオンされる。
ン”と称する現象に関する問題もある。これは、ドレイ
ン領域と電荷記憶領域（例えばフローティングゲート）
との間の容量性結合が大きいために生じる。ドレイン電
圧が上昇すると、容量性結合によって、電荷記憶領域の
電圧がドレイン電圧にしたがって上昇する。電荷記憶領
域の電圧がトランジスタの敷居値電圧を越えると、チャ
ネルが発達し、トランジスタがオンされる。
【０００７】III.ソフト書き込み 更に他の問題は、ドレイン付近の電界が大きすぎるため
に、ソフト書き込みの発生、すなわちプログラムされて
いないトランジスタの読みだし動作の間の意図しないプ
ログラミングが発生することである。知られていること
であるが、電界効果トランジスタのチャネルは、反転層
を形成することによって形成される。反転層は、基板の
面領域であり、その導電型は、局所的な電界によって反
転される。制御ゲート、電荷記憶領域及び基板面との間
の電位差によって電界が生じる。表面の電圧は不均一で
ある。トランジスタが導通状態の場合、チャネルと電荷
記憶領域との間の電位差はソース付近で最大であり、ド
レインの方向に減少する。電位差がゼロに到達すると、
反転層は消失する。消失位置をピンチオフポイントと称
する。ピンチオフポイントの位置は、ドレイン電圧に依
存している。ドレイン電圧の増加によって、ピンチオフ
ポイントはドレインから更に離間する。
に、ソフト書き込みの発生、すなわちプログラムされて
いないトランジスタの読みだし動作の間の意図しないプ
ログラミングが発生することである。知られていること
であるが、電界効果トランジスタのチャネルは、反転層
を形成することによって形成される。反転層は、基板の
面領域であり、その導電型は、局所的な電界によって反
転される。制御ゲート、電荷記憶領域及び基板面との間
の電位差によって電界が生じる。表面の電圧は不均一で
ある。トランジスタが導通状態の場合、チャネルと電荷
記憶領域との間の電位差はソース付近で最大であり、ド
レインの方向に減少する。電位差がゼロに到達すると、
反転層は消失する。消失位置をピンチオフポイントと称
する。ピンチオフポイントの位置は、ドレイン電圧に依
存している。ドレイン電圧の増加によって、ピンチオフ
ポイントはドレインから更に離間する。
【０００８】ピンチオフポイントにおいて、電荷キャリ
アは、反転層からドレイン空乏層に伝播する。この際、
これらは空乏層の電界によって加速される。電荷キャリ
アは、基板結晶格子によって散乱される際に、電荷記憶
領域に到達するのに十分なエネルギーを必要とする。こ
のことが読みだし動作の間に生じると、疑似書き込み処
理が発生する。
アは、反転層からドレイン空乏層に伝播する。この際、
これらは空乏層の電界によって加速される。電荷キャリ
アは、基板結晶格子によって散乱される際に、電荷記憶
領域に到達するのに十分なエネルギーを必要とする。こ
のことが読みだし動作の間に生じると、疑似書き込み処
理が発生する。
【０００９】従来の解決手段 従来より、上記問題点を軽減するための種々の解決手段
が知られている。
が知られている。
【００１０】I. 電 圧 種々の従来のプログラム可能トランジスタは、基板と同
一導電型で、該基板よりも不純物濃度の高い、トランジ
スタのチャネル領域に延在する層を具えている。例え
ば、ヨシカワ氏等による "Extended Abstracts of the
20th Conf. SolidState Devices and Materials, Toky
o", 1988年、 165〜168 ページ、及びChiu等による米国
特許出願第 4,376,947号明細書（図７及び図８）を参照
されたい。
一導電型で、該基板よりも不純物濃度の高い、トランジ
スタのチャネル領域に延在する層を具えている。例え
ば、ヨシカワ氏等による "Extended Abstracts of the
20th Conf. SolidState Devices and Materials, Toky
o", 1988年、 165〜168 ページ、及びChiu等による米国
特許出願第 4,376,947号明細書（図７及び図８）を参照
されたい。
【００１１】ヨシカワ氏等の論文では、Ｎチャネルプロ
グラム可能トランジスタに、Ｐ型基板よりも不純物濃度
の高いＰ型層に埋め込まれた多重特性Ｎ型ドレインを設
ける。Ｐ型層は、チャネル領域に延在する。Chiu等の出
願において、Ｎ型プログラム可能トランジスタは、浅い
低ドープされたＮ領域及び横方向に隣接する高ドープさ
れたＮ領域を有しているドレインを具えている。低ドー
プされたＮ領域のみが、Ｐ型基板よりも高ドープされた
Ｐ型層に隣接している。従来のＰ型層は共に、書き込み
機構の効率を改善するものとされている。これは、チャ
ネルが形成される際のＰ型層の固定電荷（移動電荷（電
子及びホール）に対するイオン）が高濃度であることを
用いて計画的な局所的高電界を発生させることに関する
ものである。所定の供給電圧の場合の、チャネルのピン
チオフポイントとＰ層の位置との間の空間的な関係を、
プログラムモードにおける電荷記録領域への電流注入と
の関係で最適化することができる。
グラム可能トランジスタに、Ｐ型基板よりも不純物濃度
の高いＰ型層に埋め込まれた多重特性Ｎ型ドレインを設
ける。Ｐ型層は、チャネル領域に延在する。Chiu等の出
願において、Ｎ型プログラム可能トランジスタは、浅い
低ドープされたＮ領域及び横方向に隣接する高ドープさ
れたＮ領域を有しているドレインを具えている。低ドー
プされたＮ領域のみが、Ｐ型基板よりも高ドープされた
Ｐ型層に隣接している。従来のＰ型層は共に、書き込み
機構の効率を改善するものとされている。これは、チャ
ネルが形成される際のＰ型層の固定電荷（移動電荷（電
子及びホール）に対するイオン）が高濃度であることを
用いて計画的な局所的高電界を発生させることに関する
ものである。所定の供給電圧の場合の、チャネルのピン
チオフポイントとＰ層の位置との間の空間的な関係を、
プログラムモードにおける電荷記録領域への電流注入と
の関係で最適化することができる。
【００１２】II. パンチスルー ヨシカワ氏等による論文において、パンチスルー問題
は、上記Ｐ層によって軽減される。このＰ層は、敷居値
を電流導通が生じる値よりもわずかに大きくするため、
パンチスルー抵抗値を改善するものとされている。サト
ウ氏による欧州特許出願公開第273728号明細書におい
て、多重特性Ｎ型ドレインを基板から分離する類似のＰ
層が、パンチスルーを防ぐことができるものとされてい
る。
は、上記Ｐ層によって軽減される。このＰ層は、敷居値
を電流導通が生じる値よりもわずかに大きくするため、
パンチスルー抵抗値を改善するものとされている。サト
ウ氏による欧州特許出願公開第273728号明細書におい
て、多重特性Ｎ型ドレインを基板から分離する類似のＰ
層が、パンチスルーを防ぐことができるものとされてい
る。
【００１３】III.ソフト書き込み ヨシカワ氏等による論文においては、電荷記録領域の下
方の横方向に途中まで延在する低ドープされたＮ部分を
Ｎ型ドレインに設けることによって、読みだしモードに
おけるホットキャリアの発生を低減させることができ
る。読みだしモードにおけるチャネルのピンチオフポイ
ントは、このＮ層に位置している。Ｎ層の位置を、プロ
グラミングモードにおける電荷記憶領域への電流注入に
とって最適となる様にすることができる。
方の横方向に途中まで延在する低ドープされたＮ部分を
Ｎ型ドレインに設けることによって、読みだしモードに
おけるホットキャリアの発生を低減させることができ
る。読みだしモードにおけるチャネルのピンチオフポイ
ントは、このＮ層に位置している。Ｎ層の位置を、プロ
グラミングモードにおける電荷記憶領域への電流注入に
とって最適となる様にすることができる。
【００１４】
【発明が解決しようとする課題】上記既知の構造は、ソ
フト書き込み及びパンチスルー問題をある程度解決する
ものである。しかし、これらは、動作速度を低下させる
寄生効果をも発生させる。相対する導電型の隣接層は、
トランジスタの動作中に充放電される付加的な負荷であ
る接合容量を形成し、これによって動作速度を低下させ
る。
フト書き込み及びパンチスルー問題をある程度解決する
ものである。しかし、これらは、動作速度を低下させる
寄生効果をも発生させる。相対する導電型の隣接層は、
トランジスタの動作中に充放電される付加的な負荷であ
る接合容量を形成し、これによって動作速度を低下させ
る。
【００１５】したがって、本発明は、パンチスルー及び
ソフト書き込みに対して保護がなされ、既知のプログラ
ム可能トランジスタよりも高速で動作するプログラム可
能トランジスタを提供することを目的としている。更に
本発明は、高速プログラム可能不揮発性メモリ、及び高
速プログラム可能論理素子を提供することも目的として
いる。更に本発明は、このようなプログラム可能トラン
ジスタを製造する方法を提供することも目的としてい
る。
ソフト書き込みに対して保護がなされ、既知のプログラ
ム可能トランジスタよりも高速で動作するプログラム可
能トランジスタを提供することを目的としている。更に
本発明は、高速プログラム可能不揮発性メモリ、及び高
速プログラム可能論理素子を提供することも目的として
いる。更に本発明は、このようなプログラム可能トラン
ジスタを製造する方法を提供することも目的としてい
る。
【００１６】
【課題を解決するための手段】本発明によるプログラム
可能トランジスタは、第１導電型のメイン半導体ゾーン
内のチャネル領域に存在する電荷記憶領域を具えてい
る。このチャネル領域は、前記第１導電型とは逆の第２
導電型のドレインとソースとの間に位置している。更に
このトランジスタは、前記ドレインとほぼ横方向に隣接
し、前記チャネル領域に延在する前記メイン半導体ゾー
ンよりも高ドープされた第１導電型の第１不純物ゾーン
とを具えている。このドレインは、高ドープされた第３
不純物領域と、ほぼ前記第３領域と前記ゾーンとの間に
位置する低ドープされた第２不純物領域とを有してい
る。
可能トランジスタは、第１導電型のメイン半導体ゾーン
内のチャネル領域に存在する電荷記憶領域を具えてい
る。このチャネル領域は、前記第１導電型とは逆の第２
導電型のドレインとソースとの間に位置している。更に
このトランジスタは、前記ドレインとほぼ横方向に隣接
し、前記チャネル領域に延在する前記メイン半導体ゾー
ンよりも高ドープされた第１導電型の第１不純物ゾーン
とを具えている。このドレインは、高ドープされた第３
不純物領域と、ほぼ前記第３領域と前記ゾーンとの間に
位置する低ドープされた第２不純物領域とを有してい
る。
【００１７】より寸法が小さい場合、pn接合容量等の寄
生効果が更に明らかになる。接合のいづれかの側におけ
る少なくとも１個の不純物濃度が上昇すると、接合容量
が上昇する。本発明によるプログラム可能トランジスタ
の場合、従来のトランジスタとの関連で、相互に逆の導
電型の２個の隣接ドメイン間の接合容量を減少させるこ
とができるように、種々の不純物ドメインを配置、及び
形成する。ドレインの低ドープされた第２領域は、高ド
ープされた第３不純物領域の少なくともメイン部分と、
メインゾーンとの間にインターフェースしている。第１
不純物ゾーンは、小さく保たれ、ドレインの低ドープさ
れた第２不純物領域に隣接している。
生効果が更に明らかになる。接合のいづれかの側におけ
る少なくとも１個の不純物濃度が上昇すると、接合容量
が上昇する。本発明によるプログラム可能トランジスタ
の場合、従来のトランジスタとの関連で、相互に逆の導
電型の２個の隣接ドメイン間の接合容量を減少させるこ
とができるように、種々の不純物ドメインを配置、及び
形成する。ドレインの低ドープされた第２領域は、高ド
ープされた第３不純物領域の少なくともメイン部分と、
メインゾーンとの間にインターフェースしている。第１
不純物ゾーンは、小さく保たれ、ドレインの低ドープさ
れた第２不純物領域に隣接している。
【００１８】“高ドープされた”及び“低ドープされ
た”といった表現は、同一導電型のドメインと関連する
相対的な正味不純物濃度を示すのに使用される。
た”といった表現は、同一導電型のドメインと関連する
相対的な正味不純物濃度を示すのに使用される。
【００１９】実際に、ドレインの第２及び第３不純物領
域は、一般的に鋭く良好に画成されたインターフェース
を有していない。ここに記載されている“第２不純物領
域”及び“第３不純物領域”といった用語は、集中不純
物分布に関するものであり、ここで、その接合容量は、
ドレインの低レベル不純物濃度によってほぼ決定され、
トランジスタによって供給される電流との関係で、ドレ
インのオーミック抵抗は、ほぼ高レベル不純物濃度によ
って決定される。
域は、一般的に鋭く良好に画成されたインターフェース
を有していない。ここに記載されている“第２不純物領
域”及び“第３不純物領域”といった用語は、集中不純
物分布に関するものであり、ここで、その接合容量は、
ドレインの低レベル不純物濃度によってほぼ決定され、
トランジスタによって供給される電流との関係で、ドレ
インのオーミック抵抗は、ほぼ高レベル不純物濃度によ
って決定される。
【００２０】プログラム可能トランジスタは、例えば第
１導電型の表面隣接メインゾーンを具えている単結晶半
導体基体から製造される。前記メインゾーンのチャネル
領域にわたって電荷記憶領域、例えばフローティングゲ
ートを形成する。マスクとして電荷記憶領域を使用し、
前記メインゾーンに、第１導電型の第１ドーパントを注
入し、前記チャネル領域に延在し、前記メインゾーンよ
りも高ドープされた第１導電型の第１不純物ゾーンを設
ける。その上、前記メインゾーンに、前記第１導電型と
は逆の第２導電型の第２ドーパントを注入し、前記第１
不純物ゾーンとほぼ横方向に隣接している低ドープされ
た第２不純物領域を設ける。このことは、例えば第１不
純物領域のチャネル領域に延在する部分を除き、第１不
純物領域を完全にカウンタードープすることによって行
われる。このため、スペーサを、第１不純物領域にわた
って、且つ電荷記憶領域に沿って形成する。前記第２領
域に、第２導電型の第３ドーパントを注入し、ほぼ埋め
込まれ前記第２領域よりも高ドープされた表面隣接第３
不純物領域を形成する。第２スペーサを、第２領域にわ
たって、且つ電荷記憶領域に沿って設ける。第１及び第
２スペーサは、第１、第２及び第３領域の必要な横方向
の配置を決定する。
１導電型の表面隣接メインゾーンを具えている単結晶半
導体基体から製造される。前記メインゾーンのチャネル
領域にわたって電荷記憶領域、例えばフローティングゲ
ートを形成する。マスクとして電荷記憶領域を使用し、
前記メインゾーンに、第１導電型の第１ドーパントを注
入し、前記チャネル領域に延在し、前記メインゾーンよ
りも高ドープされた第１導電型の第１不純物ゾーンを設
ける。その上、前記メインゾーンに、前記第１導電型と
は逆の第２導電型の第２ドーパントを注入し、前記第１
不純物ゾーンとほぼ横方向に隣接している低ドープされ
た第２不純物領域を設ける。このことは、例えば第１不
純物領域のチャネル領域に延在する部分を除き、第１不
純物領域を完全にカウンタードープすることによって行
われる。このため、スペーサを、第１不純物領域にわた
って、且つ電荷記憶領域に沿って形成する。前記第２領
域に、第２導電型の第３ドーパントを注入し、ほぼ埋め
込まれ前記第２領域よりも高ドープされた表面隣接第３
不純物領域を形成する。第２スペーサを、第２領域にわ
たって、且つ電荷記憶領域に沿って設ける。第１及び第
２スペーサは、第１、第２及び第３領域の必要な横方向
の配置を決定する。
【００２１】
【実施例】以下図面を参照して本発明を実施例につき説
明するに、図１〜10は、本発明による自己整合フローテ
ィングゲートプログラム可能トランジスタ（例えば EPR
OMトランジスタ、１回書き込み可能、又は書き込み消去
可能）の製造方法の一例を示す図である。図に示されて
いる方法は、更に拡張されたBiCMOS処理の一部を形成す
るものである。図示されているプログラム可能トランジ
スタの構造に直接関連する中間生成物のみをここでは考
える。
明するに、図１〜10は、本発明による自己整合フローテ
ィングゲートプログラム可能トランジスタ（例えば EPR
OMトランジスタ、１回書き込み可能、又は書き込み消去
可能）の製造方法の一例を示す図である。図に示されて
いる方法は、更に拡張されたBiCMOS処理の一部を形成す
るものである。図示されているプログラム可能トランジ
スタの構造に直接関連する中間生成物のみをここでは考
える。
【００２２】方 法 図１において、光ドープされたＰ型＜100 ＞単結晶シリ
コン基板40にわたって、２酸化ケイ素層42をほぼ 200〜
400nm の厚さに熱成長させる。300KeV、1013cm -2のドー
ズで、ブランケットボロンイオン注入（Ｂ+ ）を行う。
その後に、一般的に950℃で3060分間ドライ酸素内で熱
アニールを行い、適切にドープされたＰ型層44を形成す
る。この層44は、完成装置のラッチアップ現象を防止す
る。
コン基板40にわたって、２酸化ケイ素層42をほぼ 200〜
400nm の厚さに熱成長させる。300KeV、1013cm -2のドー
ズで、ブランケットボロンイオン注入（Ｂ+ ）を行う。
その後に、一般的に950℃で3060分間ドライ酸素内で熱
アニールを行い、適切にドープされたＰ型層44を形成す
る。この層44は、完成装置のラッチアップ現象を防止す
る。
【００２３】図２において、酸化層42を除去し、クリー
ニング工程を行った後、層44にわたって薄い真性（ドー
パント濃度1015cm-3以下）エピタキシャル層46を 0.8〜
1.0nmの厚さで形成する。厚さ30nmの薄い２酸化ケイ素4
8を、エピタキシャル層46にわたって熱成長させる。
ニング工程を行った後、層44にわたって薄い真性（ドー
パント濃度1015cm-3以下）エピタキシャル層46を 0.8〜
1.0nmの厚さで形成する。厚さ30nmの薄い２酸化ケイ素4
8を、エピタキシャル層46にわたって熱成長させる。
【００２４】図３において、100KeV，２〜 2.5×1012cm
-2でボロンイオン注入を行い、その後一般的に窒素中で
60〜90分間、1050℃でアニール及びドライブイン工程を
行うことによって、Ｐ型ドメイン50が形成される。
-2でボロンイオン注入を行い、その後一般的に窒素中で
60〜90分間、1050℃でアニール及びドライブイン工程を
行うことによって、Ｐ型ドメイン50が形成される。
【００２５】図４において、ウェット酸素除去を行い、
酸化層48を除去する。厚さ15〜25nmの、後にゲート誘電
体を提供する新たな薄い２酸化ケイ素層52を、ドライ酸
素中900 〜950 ℃で熱成長させる。厚さ40〜70nmの非晶
質ケイ素層54を、温度550℃でLPCVD 処理することによ
って酸化層52にわたって堆積させる。その上に、800℃
でLPCVD 処理することによって、窒化ケイ素層56を層54
にわたって厚さ 150〜250nm に堆積させる。
酸化層48を除去する。厚さ15〜25nmの、後にゲート誘電
体を提供する新たな薄い２酸化ケイ素層52を、ドライ酸
素中900 〜950 ℃で熱成長させる。厚さ40〜70nmの非晶
質ケイ素層54を、温度550℃でLPCVD 処理することによ
って酸化層52にわたって堆積させる。その上に、800℃
でLPCVD 処理することによって、窒化ケイ素層56を層54
にわたって厚さ 150〜250nm に堆積させる。
【００２６】図５において、好適なフォトレジストマス
ク（図示せず）を用いて、ドライエッチングを行い、窒
化層56及び非晶質ケイ素層54の一部を除去し、これによ
って、LOCOS成長のための位置60及び62を規定する。次
にボロンイオン注入を行い、高ドープされたＰ+ 非反転
領域64及び66を形成する。
ク（図示せず）を用いて、ドライエッチングを行い、窒
化層56及び非晶質ケイ素層54の一部を除去し、これによ
って、LOCOS成長のための位置60及び62を規定する。次
にボロンイオン注入を行い、高ドープされたＰ+ 非反転
領域64及び66を形成する。
【００２７】図６において、900 〜1000℃でフィールド
酸化が行われ、露出領域60及び62にわたって、厚さ 600
〜700nm の酸化層68 (LOCOS)を生成させる。Ｐ+ 領域64
及び66が、LOCOS 68の形成以前に下方に移動する。この
とき、高温の隣酸内で窒化層56を除去すると共に、420
℃で厚さ70〜100nm の低温酸化物（LTO)層70が形成され
る。LTO層70のエッチングにおいて、セル領域72を露光
し、５〜８×1012cm-2のドーズ、50KeV のボロンイオン
注入を行う。このことによって、完成装置の敷居値電圧
を調整する。LTO 層70によって被覆されていない非晶質
ケイ素層70の一部を、POCl3 技術によりＰ型ドープされ
る。次に、デグレーズ（deglaze)及びLTO 除去工程が行
われる。
酸化が行われ、露出領域60及び62にわたって、厚さ 600
〜700nm の酸化層68 (LOCOS)を生成させる。Ｐ+ 領域64
及び66が、LOCOS 68の形成以前に下方に移動する。この
とき、高温の隣酸内で窒化層56を除去すると共に、420
℃で厚さ70〜100nm の低温酸化物（LTO)層70が形成され
る。LTO層70のエッチングにおいて、セル領域72を露光
し、５〜８×1012cm-2のドーズ、50KeV のボロンイオン
注入を行う。このことによって、完成装置の敷居値電圧
を調整する。LTO 層70によって被覆されていない非晶質
ケイ素層70の一部を、POCl3 技術によりＰ型ドープされ
る。次に、デグレーズ（deglaze)及びLTO 除去工程が行
われる。
【００２８】拡大して示されている図７において、誘電
体 ONO共重合膜74が形成される。ONO 膜74の形成には、
まず 900〜1075℃で10〜15nmの２酸化ケイ素層を成長さ
せ、次に 800℃でLPCVD 処理によって10〜15nmの窒化ケ
イ素層を堆積させ、最終的に900 〜920 ℃で窒化層の酸
化を行い、２nmの２酸化ケイ素層を形成する。250 〜30
0nm の厚さの第２非晶質ケイ素層76を、550 ℃でのLPCV
D によって堆積させる。低温酸化物堆積(LTO) をその上
に行い、100nm 厚の薄い層78を形成する。ドライエッチ
ングを行い、LTO 層78、非晶質ケイ素層76、重合膜74、
及び非晶質ケイ素層54の一部を部分的に除去する。層54
及び74〜78の残存部分が、スタックゲート構造を形成す
る。
体 ONO共重合膜74が形成される。ONO 膜74の形成には、
まず 900〜1075℃で10〜15nmの２酸化ケイ素層を成長さ
せ、次に 800℃でLPCVD 処理によって10〜15nmの窒化ケ
イ素層を堆積させ、最終的に900 〜920 ℃で窒化層の酸
化を行い、２nmの２酸化ケイ素層を形成する。250 〜30
0nm の厚さの第２非晶質ケイ素層76を、550 ℃でのLPCV
D によって堆積させる。低温酸化物堆積(LTO) をその上
に行い、100nm 厚の薄い層78を形成する。ドライエッチ
ングを行い、LTO 層78、非晶質ケイ素層76、重合膜74、
及び非晶質ケイ素層54の一部を部分的に除去する。層54
及び74〜78の残存部分が、スタックゲート構造を形成す
る。
【００２９】図８において、注入を行い、スタックゲー
ト構造に隣接して、単結晶シリコンにＰ型ポケット80を
形成する。このために、プログラム可能トランジスタの
ソースを形成する場合、フォトレジストマスク82を領域
86にわたって形成する。ポケット80に、50KeV 、３〜５
×1013cm-2のドーズのボロンジフロリドのイオン注入を
行う。窒素中での30〜60分間の 900℃でのサーマルドラ
イブを行い、注入特性を調整する。
ト構造に隣接して、単結晶シリコンにＰ型ポケット80を
形成する。このために、プログラム可能トランジスタの
ソースを形成する場合、フォトレジストマスク82を領域
86にわたって形成する。ポケット80に、50KeV 、３〜５
×1013cm-2のドーズのボロンジフロリドのイオン注入を
行う。窒素中での30〜60分間の 900℃でのサーマルドラ
イブを行い、注入特性を調整する。
【００３０】図９において、２酸化ケイ素のスペーサ86
及び88が、熱酸化によってスタックゲート構造の側部に
沿って形成される。その上に、低ドープされたＮ型ソー
ス延長部90、及び低ドープされたＮ型ドレイン延長部92
が、40〜50KeV で、５×1013〜５×1014cm-2ドーズのリ
ンイオン注入によって形成される。窒素中で30〜60分間
900〜1000℃で順次のサーマルドライブを行い、この注
入及びこれ以前の注入によって得られる特性を調整す
る。このリン注入は、Ｐポケット80の一部を、部分的に
カウンタドープする。スペーサの厚さが、低ドープされ
たドレイン延長部92に隣接するＰポケット80の残存部分
の横方向の幅を決定することに注意する。
及び88が、熱酸化によってスタックゲート構造の側部に
沿って形成される。その上に、低ドープされたＮ型ソー
ス延長部90、及び低ドープされたＮ型ドレイン延長部92
が、40〜50KeV で、５×1013〜５×1014cm-2ドーズのリ
ンイオン注入によって形成される。窒素中で30〜60分間
900〜1000℃で順次のサーマルドライブを行い、この注
入及びこれ以前の注入によって得られる特性を調整す
る。このリン注入は、Ｐポケット80の一部を、部分的に
カウンタドープする。スペーサの厚さが、低ドープされ
たドレイン延長部92に隣接するＰポケット80の残存部分
の横方向の幅を決定することに注意する。
【００３１】図10において、第２のスペーサ94及び96の
組が、LTO 堆積／異方性エッチング処理によって形成さ
れる。第２Ｎ型注入を、100KeV、５〜７×1015cm-2のド
ーズでヒ素を用いて行われる。これは、トランジスタの
ソース及びドレイン領域における高ドープされたＮ型部
分98及び100を形成すると共に、非晶質ケイ素層76をド
ープする。次に、 920〜950 ℃で、30〜90分間窒素中で
アニール工程を行う。
組が、LTO 堆積／異方性エッチング処理によって形成さ
れる。第２Ｎ型注入を、100KeV、５〜７×1015cm-2のド
ーズでヒ素を用いて行われる。これは、トランジスタの
ソース及びドレイン領域における高ドープされたＮ型部
分98及び100を形成すると共に、非晶質ケイ素層76をド
ープする。次に、 920〜950 ℃で、30〜90分間窒素中で
アニール工程を行う。
【００３２】従来より知られている順次の製造工程は、
特にプログラム可能トランジスタに関するものではな
く、したがって説明を行わない。
特にプログラム可能トランジスタに関するものではな
く、したがって説明を行わない。
【００３３】フラッシュEEPROMでの使用に好適なプログ
ラム可能トランジスタを製造するためには、上記方法に
ある程度の変更を加える必要がある。主な変更は、上記
の種々の層の厚さに関するものである。フラッシュEEPR
OMセル用の酸化物層52は、トンネリング電圧を減少させ
るために９〜12nmとなる。ONO 共重合膜76を構成する層
の寸法を、上記とわずかに変更させる。フラッシュEEPR
OMの場合、下方２酸化ケイ素層の厚さを７〜11nmとし、
その頂部に形成される窒化層の厚さを一般的に10〜12nm
とし、同様に、上部の２酸化ケイ素層の厚さを２nmとす
る。
ラム可能トランジスタを製造するためには、上記方法に
ある程度の変更を加える必要がある。主な変更は、上記
の種々の層の厚さに関するものである。フラッシュEEPR
OMセル用の酸化物層52は、トンネリング電圧を減少させ
るために９〜12nmとなる。ONO 共重合膜76を構成する層
の寸法を、上記とわずかに変更させる。フラッシュEEPR
OMの場合、下方２酸化ケイ素層の厚さを７〜11nmとし、
その頂部に形成される窒化層の厚さを一般的に10〜12nm
とし、同様に、上部の２酸化ケイ素層の厚さを２nmとす
る。
【００３４】トランジスタの構造 図10に示すように、互いに対する種々の不純物ドメイン
のアラインメントのために、従来の装置と比較して関連
pn接合容量をかなり減少させることができる。両側にお
ける不純物濃度が高い接合を設けている構成を出来る限
り避けることができる。高ドープされたＮ領域100 は、
低ドープされたＮ型領域92を重畳しているために、メイ
ンゾーン50及びＰ型ポケット80からシールドされ、図に
示されている。結果的に、接合容量は、高ドープされ
た、相反する導電型の隣接不純物ドメインの場合よりも
小さくなる。容量が小さい程、充電及び放電時間が短い
ことを示しているので、図示されている種類のトランジ
スタを用いて実現されるメモリ回路の動作がより速くな
る。
のアラインメントのために、従来の装置と比較して関連
pn接合容量をかなり減少させることができる。両側にお
ける不純物濃度が高い接合を設けている構成を出来る限
り避けることができる。高ドープされたＮ領域100 は、
低ドープされたＮ型領域92を重畳しているために、メイ
ンゾーン50及びＰ型ポケット80からシールドされ、図に
示されている。結果的に、接合容量は、高ドープされ
た、相反する導電型の隣接不純物ドメインの場合よりも
小さくなる。容量が小さい程、充電及び放電時間が短い
ことを示しているので、図示されている種類のトランジ
スタを用いて実現されるメモリ回路の動作がより速くな
る。
【００３５】Ｐ型ポケット80は、プログラムモードにお
けるチャネルの電界を高める。ポケット80の位置は、プ
ログラムモードにおけるホットキャリア発生の位置を最
適にする。更に、ポケット80は、スタックゲート構造の
下、メイン領域50の部分を伝導チャネルに変換するのに
必要な敷居値を局所的に大きくすることによってパンチ
・スルーを防止する。チャネルのピンチオフポイントが
ポケット80を越えている必要がある場合、低ドープされ
たＮ型領域92は、ソフト書き込みが読みだしモードで生
じることを防ぎ、これによって電子が過剰なエネルギー
を得ることを防いでいる。
けるチャネルの電界を高める。ポケット80の位置は、プ
ログラムモードにおけるホットキャリア発生の位置を最
適にする。更に、ポケット80は、スタックゲート構造の
下、メイン領域50の部分を伝導チャネルに変換するのに
必要な敷居値を局所的に大きくすることによってパンチ
・スルーを防止する。チャネルのピンチオフポイントが
ポケット80を越えている必要がある場合、低ドープされ
たＮ型領域92は、ソフト書き込みが読みだしモードで生
じることを防ぎ、これによって電子が過剰なエネルギー
を得ることを防いでいる。
【００３６】厳密に言えば、EPROM トランジスタの場
合、１個のドレインと同様な、領域90及び領域98の結合
によって具体化されるような、特徴付けられた不純物分
布をソースに設ける必要はない。しかし、このようにす
ることによって、ドレインに二重特性を設けるととも
に、単一の特性のみを有している第２マスク層を残すた
めの第２マスク層を除去する。このことによって、トラ
ンジスタの製造を容易にすることができる。しかし、EE
PROMトランジスタの場合、このような特徴付けられたソ
ースによって、高電圧が安全に消去用のソースに供給さ
れる。
合、１個のドレインと同様な、領域90及び領域98の結合
によって具体化されるような、特徴付けられた不純物分
布をソースに設ける必要はない。しかし、このようにす
ることによって、ドレインに二重特性を設けるととも
に、単一の特性のみを有している第２マスク層を残すた
めの第２マスク層を除去する。このことによって、トラ
ンジスタの製造を容易にすることができる。しかし、EE
PROMトランジスタの場合、このような特徴付けられたソ
ースによって、高電圧が安全に消去用のソースに供給さ
れる。
【図１】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図２】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図３】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図４】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図５】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図６】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図７】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図８】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図９】本発明によるプログラム可能トランジスタの製
造方法の一例を示す図である。
造方法の一例を示す図である。
【図１０】本発明によるプログラム可能トランジスタの
製造方法の一例を示す図である。
製造方法の一例を示す図である。
40 単結晶シリコン基板 42 ２酸化ケイ素層 44 Ｐ型層 46 エピタキシャル層 48 ２酸化ケイ素48 50 Ｐ型ドメイン 52 ２酸化ケイ素層 54 非晶質ケイ素層 56 窒化ケイ素層 60, 62 LOCOS 成長の位置 64, 66 非反転領域 68 酸化層 70 低温酸化物層 72 セル領域 74 誘電体ONO 共重合膜 76 非晶質ケイ素層 80 Ｐ型ポケット 82 フォトレジストマスク 86, 88 ２酸化ケイ素スペーサ 90 低ドープされたＮ型ソース延長部 92 低ドープされたＮ型ドレイン延長部 94, 96 スペーサ 98, 100 高ドープされたＮ型領域
Claims (7)
- 【請求項１】 第１導電型とは逆の第２導電型のドレイ
ンとソースとの間に位置する第１導電型のメイン半導体
ゾーン内のチャネル領域にわたる電荷記憶領域と；前記
ドレインとほぼ横方向に隣接し、前記チャネル領域に延
在し、前記メイン半導体ゾーンよりも高ドープされた第
１導電型の第１不純物領域とを具えているプログラム可
能トランジスタであって、前記ドレインが、高ドープさ
れた第３不純物領域と、ほぼ前記第３領域と前記ゾーン
との間に位置する低ドープされた第２不純物領域とを有
しているトランジスタ。 - 【請求項２】 前記ソースが、高ドープされた第４不純
物領域と、ほぼ前記第４領域と前記メイン領域との間の
低ドープされた第５不純物領域とを具えていることを特
徴とする請求項１に記載のトランジスタ。 - 【請求項３】 前記電荷記憶領域が、フローティングゲ
ートを具えていることを特徴とする請求項１に記載のト
ランジスタ。 - 【請求項４】 第１導電型の表面隣接メインゾーンを具
えている単結晶半導体基体から、プログラム可能トラン
ジスタを製造するための方法が：・前記メインゾーンの
チャネル領域にわたって電荷記憶領域を形成する工程
と；・前記メインゾーンに、第１導電型の第１ドーパン
トを注入し、前記チャネル領域に延在し、前記メインゾ
ーンよりも高ドープされた第１導電型の第１不純物ゾー
ンを設ける工程と；・前記メインゾーンに、前記第１導
電型とは逆の第２導電型の第２ドーパントを注入し、前
記第１不純物ゾーンとほぼ横方向に隣接している低ドー
プされた第２不純物領域を設ける工程と；・前記第２領
域に、第２導電型の第３ドーパントを注入し、ほぼ埋め
込まれ前記第２領域よりも高ドープされた表面隣接第３
不純物領域を形成する工程；とを具えているプログラム
可能トランジスタの製造方法。 - 【請求項５】 前記第１不純物領域を部分的にカウンタ
ドープすることによって、前記第２不純物領域を形成す
ることを特徴とする請求項４に記載のプログラム可能ト
ランジスタの製造方法。 - 【請求項６】 前記第２ドーパントの注入以前に、前記
第１領域にわたって、且つ前記電荷記憶領域に沿ってス
ペーサを形成することを特徴とする請求項４に記載のプ
ログラム可能トランジスタの製造方法。 - 【請求項７】 前記第３ドーパントの注入以前に、前記
第２領域にわたって、且つ前記電荷記憶領域に沿ってス
ペーサを形成することを特徴とする請求項４に記載のプ
ログラム可能トランジスタの製造方法。
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