DE69429567T2 - Nichtflüchtige Halbleiteranordnung - Google Patents

Nichtflüchtige Halbleiteranordnung

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Description

  • Die Erfindung betrifft einen elektrisch löschbaren nichtflüchtigen Speicher, z. B. ein Flash- EEPROM oder eine andere nichtflüchtige Halbleiterspeichervorrichtung sowie ein entsprechendes Herstellverfahren.
  • Fig. 1 zeigt ein Schaltungsdiagramm eines Beispiels eines Speicherzellenarrays eines NAND- Flash-EEPROMs mit den Vorspannungszuständen während eines Lesevorgangs.
  • In Fig. 1 bezeichnen BLN-1, BLN und BLN+1 Bitleitungen, VSS eine Stromversorgungsleitung, WL&sub1; bis WL&sub8; Wortleitungen, SG&sub1; bis SG&sub2; Auswahlgatterleitungen, ST1N-1, ST1N, ST1N+1, ST2N-1, ST2N und ST2N+1 Auswahlgatter, MT1N-1, bis MT8N-1, MT1N bis MT8N und MT1N+1 bis MT8N+1 Speicherzellentransistoren, CGS Steuergates der Speicherzellen und FGS schwimmende Gates der Speicherzellen.
  • In dem Speicherzellenarray sind alle Bitleitungen BLN-1, BLN und BLN+1 mit einem ihrer Enden mit einer gemeinsamen Stromversorgungsleitung Vss verbunden. Zwischen der Stromversorgungsleitung VSS und den jeweiligen anderen Enden der Bitleitungen BLN-1, BLN und BLN+1 sind die Auswahlgatter ST1N-1, ST1N und ST1N+1 bzw. ST2N-1, ST2N und ST2N+1 angeordnet. Zwischen den Auswahlgattern ST1N-1 und ST2N-1, den Auswahlgattern ST1N und ST2N und den Auswahlgattern ST1N+1 und ST2N+1 sind acht in Reihe geschaltete Speicherzellentransistoren MT1N-1 bis MT8N-1, MT1N bis MT8N bzw. MT1N+1 bis MT8N+1 angeordnet.
  • Die Gates der Auswahlgatter ST1N-1, ST1N und ST1N+1 sind mit einer gemeinsamen Auswahlgatterleitung SG&sub1; verbunden, während die Gates der Auswahlgatter ST2N-1, ST2N und ST2N+1 mit einer gemeinsamen Auswahlgatterleitung SG&sub2; verbunden sind.
  • Die Steuergates CG der Speicherzellentransistoren MT1N-1, MT1N und MT1N+1 sind mit einer gemeinsamen Wortleitung WL&sub1; verbunden.
  • Entsprechend sind die Steuergates CG der Speicherzellentransistoren MT2N-1, MT2N und MT2N+1 mit einer gemeinsamen Wortleitung WL&sub2; verbunden, während die Steuergates CG der Speicherzellentransistoren MT3N-1, MT3N und MT3N+1 mit einer gemeinsamen Wortleitung WL&sub3; verbunden sind, die Steuergates CG der Speicherzellentransistoren MT4N-1, MT4N und MT4N+1 mit einer gemeinsamen Wortleitung WL&sub4;, die Steuergates CG der Speicherzellentransistoren MT5N-1, MT5N und MT5N+1 mit einer gemeinsamen Wortleitung WL&sub5;, die Steuergates CG der Speicherzellentransistoren MT6N-1, MT6N und MT6N+1 mit einer gemeinsamen Wortleitung WL&sub6;, die Steuergates CG der Speicherzellentransistoren MT7N-1, MT7N und MT7N+1 mit einer gemeinsamen Wortleitung WL&sub7; und die Steuergates CG der Speicherzellentransistoren MT8N-1, MT8N und MT8N+1 mit einer gemeinsamen Wortleitung WL&sub8; verbunden sind.
  • Wenn in einer solchen Konfiguration Daten ausgelesen werden, beispielsweise, wie in Fig. 1 dargestellt, die N-te Bitleitung BLN und die Wortleitung WL&sub4; ausgewählt werden, werden die Auswahlgatter SG&sub1; und SG&sub2;, die ausgewählte Wortleitung WL&sub4;, die nicht ausgewählten Wortleitungen WL&sub1; bis WL&sub3; und WL&sub5; bis WL&sub8;, die ausgewählte Bitleitung BLN und die nicht ausgewählten Bitleitungen BLN-1 und BLN+1 auf die in Fig. 1 und 2 dargestellten Pegel vorgespannt.
  • Das heißt, die Auswahlgatter SG&sub1; und SG&sub2; werden auf 5V gesetzt, die ausgewählte Wortleitung BL&sub4; wird auf 0V gesetzt, die nicht ausgewählten Wortleitungen WL&sub1; bis WL&sub3; und WL&sub5; bis WL&sub8; werden auf 5V gesetzt, die ausgewählte Bitleitung BLN wird auf 3V und die nicht ausgewählten Bitleitungen BLN-1 und BLN+1 werden auf 0V gesetzt.
  • In einer Speicherzelle eines Flash-EEPROM vom NAND-Typ haben die Schwellwertspannungen Vth0 und Vth1 üblicherweise die folgenden Werte, wenn die Daten gleich "0" und "1 " sind:
  • Bei dem Datenwert "0" ist die Schwellwertspannung Vth0 etwa 1 bis 2V, wenn in dem schwimmenden Gate FG keine Ladung vorhanden ist.
  • Bei dem Datenwert "1" ist die Schwellwertspannung Vth1 etwa -2 bis -3V, wenn in dem schwimmenden Gate FG eine positive Ladung vorhanden ist.
  • Da somit beim Auslesen der Daten eine Speicherzelle mit dem Datenwert "1" in dem schwimmenden Gate FG eine positive Ladung hat (der Zustand, in welchem Elektronen abgezogen sind), verschiebt sich das Potential des schwimmenden Gates FG um 3 bis 5V zur positiven Seite entsprechend der Größe der Schwellwertspannungsdifferenz ΔVth bei dem Datenwert "0".
  • Dies wird im folgenden anhand von Gleichungen erläutert.
  • Bei einer Leseoperation in einem Flash-EEPROM vom NAND-Typ läßt sich das Potential VFG des schwimmenden Gates in einer Zelle, in der das Source-Drain-Potential unter 1V gefallen ist, ob es sich nun um eine Speicherzelle einer nicht ausgewählten Bitleitung oder eine Speicherzelle einer ausgewählten Bitleitung handelt, durch die folgende Gleichung ausdrücken:
  • (1) VFG = α·VWL + α(VTHINIT - VTH).
  • Hierin bedeuten
  • α das Kopplungsverhältnis (0,6 bis 0,7),
  • VWL die Spannung der Wortleitung,
  • VTHINIT die Schwellwertspannung, wenn in dem schwimmenden Gate FG keine Ladung vorhanden ist, d. h. beim Löschen durch ultraviolettes Licht, und
  • VTH die Schwellwertspannung der Speicherzelle.
  • In einem Flash-EEPROM vom NAND-Typ ist die Schwellwertspannung VTHINIT beim Löschen durch ultraviolettes Licht üblicherweise der Datenzustand "0" oder gleich 1 bis 2V.
  • Eine Speicherzelle mit dem Datenwert "1" besitzt eine positive Ladung in dem schwimmenden Gate FG, so daß die Schwellwertspannung VTH auf -2V bis -3V gesetzt wird.
  • Dem schwimmenden Gate einer Speicherzelle mit dem Datenwert "1" an einer nicht ausgewählten Wortleitung wird jedoch nicht nur das Wortleitungspotential des ersten Terms der obigen Gleichung (1) zugeführt, sondern auch eine positive Spannung, die auf den zweiten Term zurückzuführen ist, so daß an die sogenannte Tunneloxydschicht ein starkes elektrisches Feld angelegt wird. Wenn der Lesevorgang während einer langen Periode fortgesetzt wird, werden deshalb in einigen Fällen durch den Fowler-Nordheim-(FN)Tunneleffekt Elektroden in das schwimmende Gate implantiert, und die Speicherzelle wechselt von dem Datenwert "1" auf den Datenwert "0". Das heißt, es tritt das Problem, einer sogenannten Lesegatestörung auftritt.
  • GB-A-2 2 26 184 beschreibt eine Speicheranordnung, in der die Löschoperationen von individuellen Speicherzellen die programmierten Zustände benachbarter Zellen nicht störend beeinflussen. Die Speicherzellen bestehen jeweils aus einem Transistor mit schwimmendem Gate, dessen schwimmendes Gate die Drain-Region um einen erheblichen Betrag überlappt.
  • Es ist ein Ziel der Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung zur Verfügung zu stellen, bei der das Auftreten von Lesegatestörungen beim Auslesen der Daten verhindert ist.
  • Um dieses Ziel zu erreichen, sieht die Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung vom NAND-Typ vor mit einem Speicherzellen-Feldeffekttransistor mit schwimmendem Gate, wobei dieser Speicherzellen-Feldeffekttransistor mit schwimmendem Gate im "0"-Zustand und im "1"-Zustand jeweils entsprechende Schwellwerte hat, und wobei der Kanal des Speicherzellen-Feldeffekttransistors mit schwimmendem Gate eine vergrabene Kanalstruktur besitzt, die aus einem Kanalabschnitt eines ersten Leitfähigkeitstyps besteht, in dem eine Verunreinigung eines zweiten Leitfähigkeitstyps angeordnet ist, so daß für den Schwellwert VTHINIT des Speicherzellen-Feldeffekttransistors mit schwimmendem Gate gilt: -1V < VTHINIT &le; 0V, wenn in seinem schwimmenden Gate keine Ladung gespeichert ist.
  • Wenn der Schwellwert für den Datenwert "0", bei dem in dem Ladungsspeicherbereich keine Ladung vorhanden ist, 1V bis 2V beträgt und die Schwellwertspannung für den Datenwert "1", bei dem in dem Ladungsspeicherbereich eine positive Ladung vorhanden ist, etwa -2V bis -3V beträgt, wird die Schwellwertspannung VTHINIT in dem Zustand ohne Ladung in dem Ladungsspeicherbereich erfindungsgemäß so gesetzt, daß zwischen den Datenwerten "0" und "1" die Bedingung -V < VTHINIT &le; 0V erfüllt ist, indem eine vergrabene Kanalstruktur benutzt wird, bei der der Kanal des Speicherzellentransistors aus einem Kanal eines ersten Leitfähigkeitstyps (z. B. vom P-Typ) besteht und mit einer Verunreinigung eines zweiten Leitfähigkeitstyps (z. B. vom N-Typ) implantiert wird.
  • Indem man auf diese Weise die Schwellwertspannung beim Löschen durch ultraviolettes Licht so setzt, daß sie innerhalb des oben erwähnten Bereichs liegt, wird die Größe der positiven Ladung bei dem Datenwert "1" erheblich reduziert.
  • Man erreicht dadurch, daß an die Tunneloxydschicht kein starkes elektrisches Feld mehr angelegt wird und die Lesegatestörung beim Auslesen der Daten erheblich reduziert wird.
  • Zur weiteren Verdeutlichung dieser und weiterer Ziele und Merkmale der Erfindung werden unter Bezugnahme auf die anliegenden Zeichnungen bevorzugte Ausführungsbeispiele beschrieben.
  • Fig. 1 zeigt ein beispielhaftes Schaltungsdiagramm eines Speicherzellenarrays für ein Flash-EEPROM vom NAND-Typ und die Vorspannungszustände beim Lesen nach dem Stand der Technik,
  • Fig. 2 zeigt eine Ansicht der Vorspannungszustände beim Lesen eines Speicherzellenarrays des Flash-EEPROMs vom NAND-Typ von Fig. 1,
  • Fig. 3 zeigt eine Querschnittsansicht eines ersten Ausführungsbeispiels eines Flash-EE- PROMs gemäß der Erfindung,
  • Fig. 4A bis 41 zeigen Ansichten zur Erläuterung des Herstellprozesses eines Flash-EE- PROMs nach Fig. 3.
  • Im folgenden werden anhand der Zeichnungen bevorzugte Ausführungsbeispiele der Erfindung beschrieben.
  • Fig. 3 zeigt eine Querschnittsansicht eines ersten Ausführungsbeispiels der Erfindung in Form eines Flash-EEPROMs vom NAND-Typ. Die Figur zeigt eine Speicherzellenstruktur, die mit der N-ten Bitleitung BLN in dem Speicherarray von Fig. 4A bis 41 verbunden ist.
  • In Fig. 3 bezeichnen 1 ein Siliziumsubstrat, 2 einen Graben vom P-Typ, 3 eine Tunneloxydschicht, 4 eine vergrabene Kanalstruktur, 5 eine Diffusionsschicht, 6 eine Bit-Diffusionsschicht, 7 eine Source-Diffusionsschicht, 8 eine schwimmende Gate-Schicht aus polykristallinem Silizium, 9 eine isolierende Zwischenschicht, 10 eine Steuergate-Schicht aus polykristallinem Silizium, 11 eine isolierende Schicht, 12 ein Bitleitungs-Kontaktloch und 13 eine Aluminium-(Al)-Bitleitung.
  • In diesem Flash-EEPROM wird in die Region zur Bildung des Kanals vom P-Typ der Speicherzellentransistoren eine Verunreinigung vom N-Typ, z. B. eine Phosphor- oder Arsenverunreinigung ionenimplantiert, um eine N-Schicht niedriger Konzentration, d. h. die vergrabene Kanalschicht 4, zu bilden und die Schwellwertspannung VTHINIT des Zustands, in dem in dem schwimmenden Gate FG keine Ladung vorhanden ist, von den üblichen 1V bis 2V zu verringern und so einzustellen, daß die Bedingung -1V < VTHINIT &le; 0V erfüllt ist.
  • Die herkömmliche Schwellwertspannung Vth0 für den Datenwert "0", bei dem in dem schwimmenden Gate FG einer Speicherzelle keine Ladung vorhanden ist, beträgt 1V bis 2V. Auf der anderen Seite trägt die Schwellwertspannung Vth1 bei dem Datenwert "1", bei dem in dem schwimmenden Gate FG eine positive Ladung vorhanden ist, -2V bis -3V.
  • In dieser Speicherzelle wird die Schwellwertspannung VTHINIT in dem Zustand, in dem keine Ladung in dem schwimmenden Gate vorhanden ist, so eingestellt, daß sie zwischen der Schwellwertspannung Vth0 für den Datenwert "0", bei dem keine Ladung in dem schwimmenden Gate FG vorhanden ist, und der Schwellwertspannung Vth1 für den Datenwert "1" liegt, bei dem eine positive Ladung in dem schwimmenden Gate FG vorhanden ist:
  • Vth1 < VTHINIT < Vth0.
  • Wenn die Schwellwertspannung VTHINIT beim Löschen durch ultraviolettes Licht innerhalb des oben erwähnten Bereichs von 0V auf einen Verarmungszustand (negativ) eingestellt wird, wird auf diese Weise die Menge der positiven Ladung in dem Datenzustand "1" erheblich reduziert. Dies hat zur Folge, daß der zweite Term [&alpha;(VTHINIT - VTH)] in der Gleichung (1) sehr viel kleiner wird und die Lesegatestörung beim Auslesen der Daten erheblich verringert wird.
  • Als nächstes wird anhand von Fig. 4A bis 41 das Verfahren zur Herstellung eines Flash-EE- PROMs vom NAND-Typ gemäß der Erfindung beschrieben.
  • Zuerst wird, wie in Fig. 4A dargestellt, auf dem Siliziumsubstrat 1 eine P-Graben-Diffusionsschicht 2 vom P-Typ des Speicherbereichs ausgebildet und dann durch ein thermisches Oxidationsverfahren usw. eine Tunneloxydschicht 3 mit einer Dicke von 10 nm bis 11 nm ausgebildet.
  • Als nächstes wird, wie in Fig. 4B dargestellt, in den Abschnitten für die Kanalbildung der Speicherzellentransistoren ein Resistmuster RGT ausgebildet, und es werden Phosphor&spplus;- (P&spplus;)-Ionen (oder Arsen&spplus;-(As&spplus;)-Ionen) durch z. B. 50 keV auf 10¹² bis 5 · 10¹² cm&supmin;² implantiert, um in den Kanalabschnitten der Speicherzellentransistoren N-Schichten, d. h. vergrabene Kanalschichten 4, mit niedriger Konzentration auszubilden.
  • Als nächstes wird das Resistmuster entfernt. Dann wird, wie in Fig. 4C dargestellt, auf der Tunneloxydschicht 3, z. B. nach dem CVD-Verfahren, eine schwimmende Gate-Schicht 8 aus polykristallinem Silizium zur Erzeugung der schwimmenden Gates FG ausgebildet, wobei polykristallines Silizium verwendet wird. Die Dicke dieser schwimmenden Gate-Schicht 8 aus polykristallinem Silizium unterliegt keiner besonderen Beschränkung und kann z. B. auf 100 nm bis 200 nm eingestellt sein.
  • Als nächstes wird die schwimmende Gate-Schicht 8 aus polykristallinem Silizium mit Hilfe eines Musters, das den Regionen zur Bildung der Speicherzellen entspricht, geätzt, um die Teile der schwimmenden Gate-Schicht 8 aus polykristallinem Silizium in den Regionen zu entfernen, an denen die Auswahlgatter-Transistoren ST1 und ST2 ausgebildet werden sollen.
  • Als nächstes wird, wird wie in Fig. 4D dargestellt, die isolierende Zwischenschicht 9 oben abgelagert. Die isolierende Zwischenschicht 9 unterliegt keiner besonderen Beschränkung, man kann jedoch z. B. von einer ONO-Schicht (SiO&sub2;/SiN/SiO&sub2;-Schicht) Gebrauch machen. Die ONO-Schicht wird z. B. folgendermaßen ausgebildet:
  • Zunächst wird die Oberfläche der schwimmenden Gate-Schicht 8 aus polykristallinem Silizium wärmeoxidiert, um eine Oxydschicht von nicht mehr als etwa 14 nm auszubilden. Auf dieser wärmeoxidierten Schicht wird eine Siliziumnitridschicht von nicht mehr als 11 nm, z. B. nach dem CVD-Verfahren, ausgebildet. Diese Oberfläche wird wärmeoxidiert, um eine Oxydschicht von nicht mehr als etwa 2 nm zu bilden. Durch diese Verarbeitung ist es möglich, eine ONO-Schicht mit einer dreilagigen Struktur auszubilden. Diese ONO-Schicht hat niedrigen Leckstrom, und ihre Schichtdicke läßt sich sehr gut steuern. Die Dicke der ONO- Schicht, umgesetzt in eine Siliziumoxydschicht, beträgt nicht mehr als etwa 22 nm.
  • Als nächstes werden, wie in Fig. 4E dargestellt, genau die Abschnitte der isolierenden Zwischenschicht 9 in den Regionen, in denen die Auswahlgatter-Transistoren ST1 und ST2 ausgebildet werden sollen, selektiv entfernt. Dann wird zur Ausbildung der Steuergates CG der Speicherzellentransistoren und der Gate-Elektroden der Auswahlgatter-Transistoren auf der Tunneloxydschicht 3 und der isolierenden Zwischenschicht 9 eine Steuergate-Schicht 10 aus polykristallinem Silizium ausgebildet, wobei polykristallines Silizium benutzt und z. B. das CVD-Verfahren angewendet wird. Die Dicke dieser Steuergate-Schicht 10 aus polykristallinem Silizium unterliegt keiner besonderen Beschränkung, sie ist jedoch z. B. auf nicht mehr als 200 nm eingestellt.
  • Als nächstes werden, wie in Fig. 4F dargestellt, die Steuergate-Schicht 10 aus polykristallinem Silizium, die isolierende Zwischenschicht 9 und die schwimmende Gate-Schicht 8 aus polykristallinem Silizium sukzessiv geätzt, um die Abschnitte der Steuergate-Schicht 10 aus poylkristallinem Silizium, der isolierenden Zwischenschicht 9 und der schwimmenden Gate- Schicht 8 aus polykristallinem Silizium für die einzelnen Speicherzellen MT1 bis MT8 zu gewinnen. Gleichzeitig werden die Gates der Auswahlgatter-Transistoren ST1 und ST2 ausgebildet.
  • Als nächstes wird, wie in Fig. 4G dargestellt, die (nicht dargestellte) Resistschicht beim Ätzen für die N-Ionen-Implantation auf der Oberfläche des Grabens 2 vom P-Typ benutzt, die selbstausrichtend mit den Speicherzellentransistoren MT1 bis MT8 und den Auswahlgatter- Transistoren ST1 und ST2 erfolgt, um die Verunreinigungs-Diffusionsschichten 5, 6 und 7 auszubilden.
  • Als nächstes wird, wie in Fig. 4H dargestellt, z. B. durch das CVD-Verfahren, eine isolierende Schicht 11 auf den Speicherzellentransistoren MT1 bis MT8 und den Auswahlgatter-Transistoren ST1 und ST2 abgelagert. Die isolierende Schicht 11 besteht z. B. aus einer Siliziumoxydschicht, einer Siliziumnitridschicht, einer PSG-Schicht oder einer BPSG-Schicht. Die Dicke der isolierenden Schicht 11 unterliegt keiner besonderen Beschränkung und kann z. B. 200 nm bis 300 nm betragen.
  • Als nächstes werden, wie in Fig. 41 dargestellt, durch Ätzen oder andere Mittel in der isolierenden Schicht 11 die Bitleitungs-Kontaktlöcher 12 ausgebildet. Dann wird, z. B. durch Kathodenzerstäubung, eine leitfähige Schicht aus Aluminium (Al) so abgelagert, daß sie in die Kontaktlöcher 12 eindringt.
  • Als nächstes wird die leitfähige Schicht geätzt, um die Aluminium-Bitleitungen 13 auszubilden.
  • Danach wird eine Überzugsschicht aufgebracht, es werden Anschlußelektroden ausgebildet und weitere Fertigstellungsprozesse durchgeführt, um ein Flash-EEPROM vom NAND-Typ mit der in Fig. 3 dargestellten Konfiguration fertigzustellen.
  • Es ist zu beachten, daß die Bitleitungen 13 in diesem Ausführungsbeispiel aus Aluminium bestanden. Sie können natürlich auch aus anderen Metallen oder anderen leitfähigen Materialien bestehen.
  • Wie oben erläutert wurde, wird in einem Flash-EEPROM vom NAND-Typ in einem P-Kanal- Abschnitt eine N-Verunreinigung implantiert, um eine sog. vergrabene Kanalstruktur auszubilden und die Schwellwertspannung in dem Zustand, in dem in einem schwimmenden Gate keine Ladung vorhanden ist, zu reduzieren, d. h. die Schwellwertspannung VTHINIT in dem Zustand des Löschens mit ultraviolettem Licht von den üblichen 1V bis 2V so zu reduzieren, daß -1V < VTHINIT &le; 0V gilt, so daß die Menge der positiven Ladung in dem Datenzustand "1" erheblich reduziert und die Lesegatestörung beim Auslesen der Daten verringert werden kann.
  • Es ist zu beachten, daß die Erfindung nicht auf das beschriebene Ausführungsbeispiel beschränkt ist sondern innerhalb des durch die anliegenden Ansprüche definierten Bereichs der Erfindung in unterschiedlicher Weise modifiziert werden kann.
  • Wie oben erläutert wurde, ist es gemäß der Erfindung möglich, das Auftreten von Lesegatestörungen beim Auslesen der Daten zu verhindern.

Claims (1)

  1. Nichtflüchtige Speichervorrichtung vom NAND-Typ
    mit einem Speicherzellen-Feldeffekttransistor mit schwimmendem Gate, wobei dieser Speicherzellen-Feldeffekttransistor mit schwimmendem Gate im "0"-Zustand und im "1"-Zustand jeweils entsprechende Schwellwerte hat, und wobei der Kanal des Speicherzellen- Feldeffekttransistor mit schwimmendem Gate eine vergrabene Kanalstruktur (4) besitzt, die aus einem Kanalabschnitt eines ersten Leitfähigkeitstyps besteht, in dem eine Verunreinigung eines zweiten Leitfähigkeitstyps angeordnet ist,
    dadurch gekennzeichnet,
    daß für den Schwellwert VTHINIT des Speicherzellen-Feldeffekttransistor mit schwimmendem Gate gilt: -1V < VTHINIT &le; 0V, wenn in seinem schwimmenden Gate (8) keine Ladung gespeichert ist
DE69429567T 1993-10-15 1994-10-14 Nichtflüchtige Halbleiteranordnung Expired - Fee Related DE69429567T2 (de)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973876B2 (ja) * 1995-07-07 1999-11-08 日本電気株式会社 化合物半導体メモリ
JP4810712B2 (ja) 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
WO2001024268A1 (en) * 1999-09-24 2001-04-05 Intel Corporation A nonvolatile memory device with a high work function floating-gate and method of fabrication
US6518618B1 (en) 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
JP4282248B2 (ja) 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
DE10156468A1 (de) * 2001-11-16 2003-05-28 Eupec Gmbh & Co Kg Halbleiterbauelement und Verfahren zum Kontaktieren eines solchen Halbleiterbauelements
KR20030060313A (ko) * 2002-01-08 2003-07-16 삼성전자주식회사 낸드형 플래쉬 메모리소자
KR100456596B1 (ko) * 2002-05-08 2004-11-09 삼성전자주식회사 부유트랩형 비휘발성 기억소자의 소거 방법
US7057928B2 (en) * 2003-07-08 2006-06-06 Hewlett-Packard Development Company, L.P. System and method for erasing high-density non-volatile fast memory
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
JP2015035547A (ja) 2013-08-09 2015-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5635472A (en) * 1979-08-30 1981-04-08 Nec Corp Mos type nonvolatile memory device
US4282446A (en) * 1979-10-01 1981-08-04 Texas Instruments Incorporated High density floating gate EPROM programmable by charge storage
JPS58220464A (ja) * 1982-06-17 1983-12-22 Fujitsu Ltd 半導体記憶装置
JPS59114869A (ja) * 1982-12-21 1984-07-03 Nec Corp 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置
JPS6437878A (en) * 1987-08-03 1989-02-08 Nec Corp Nonvolatile semiconductor storage device
EP0369676B1 (de) * 1988-11-17 1995-11-08 Seiko Instr Inc Nichtflüchtige Halbleiterspeicheranordnung.
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
JPH04118974A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 半導体不揮発性記憶装置及びその製造方法
US5424567A (en) * 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
US5479368A (en) * 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate

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