JPH07115177A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH07115177A JPH07115177A JP25871193A JP25871193A JPH07115177A JP H07115177 A JPH07115177 A JP H07115177A JP 25871193 A JP25871193 A JP 25871193A JP 25871193 A JP25871193 A JP 25871193A JP H07115177 A JPH07115177 A JP H07115177A
- Authority
- JP
- Japan
- Prior art keywords
- threshold voltage
- memory cell
- charge
- floating gate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】データ読み出し時の読み出しゲートディスター
ブの発生を防止できる半導体不揮発性記憶装置を実現す
る。 【構成】ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、
Ｐ型チャネル部にＮ型不純物をイオン注入して、いわゆ
る埋め込みチャネル層４を形成し、フローティングゲー
ト中にチャージされる電荷量がゼロ状態のしきい値電
圧、すなわち紫外線消去後のしきい値電圧を、通常の１
〜２Ｖから０〜−１Ｖに下げる。これにより、データ
「１」状態でのプラスチャージ量を大幅に減少でき、デ
ータ読み出し時における読み出しゲートディスターブを
緩和できる。
ブの発生を防止できる半導体不揮発性記憶装置を実現す
る。 【構成】ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、
Ｐ型チャネル部にＮ型不純物をイオン注入して、いわゆ
る埋め込みチャネル層４を形成し、フローティングゲー
ト中にチャージされる電荷量がゼロ状態のしきい値電
圧、すなわち紫外線消去後のしきい値電圧を、通常の１
〜２Ｖから０〜−１Ｖに下げる。これにより、データ
「１」状態でのプラスチャージ量を大幅に減少でき、デ
ータ読み出し時における読み出しゲートディスターブを
緩和できる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】図４は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一例を示す回路図および読み
出し時におけるバイアス条件を示す図である。図４にお
いて、ＢＬN-1 ，ＢＬN ，ＢＬN+1 はビット線、ＶSSは
ソース線、ＷＬ1 〜ＷＬ8 はワード線、ＳＧ1 ，ＳＧ2
は選択ゲート線、ＳＴ１N-1 ，ＳＴ１ N ，ＳＴ１N+1 ，
ＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 は選択ゲート、ＭＴ
１N-1〜ＭＴ８N-1 ，ＭＴ１N 〜ＭＴ８N ，ＭＴ１N+1
〜ＭＴ８N+1 はメモリセルトランジスタ、ＣＧは各メモ
リセルのコントロールゲート、ＦＧは各メモリセルのフ
ローティングゲートをそれぞれ示している。
ＯＭのメモリセルアレイの一例を示す回路図および読み
出し時におけるバイアス条件を示す図である。図４にお
いて、ＢＬN-1 ，ＢＬN ，ＢＬN+1 はビット線、ＶSSは
ソース線、ＷＬ1 〜ＷＬ8 はワード線、ＳＧ1 ，ＳＧ2
は選択ゲート線、ＳＴ１N-1 ，ＳＴ１ N ，ＳＴ１N+1 ，
ＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 は選択ゲート、ＭＴ
１N-1〜ＭＴ８N-1 ，ＭＴ１N 〜ＭＴ８N ，ＭＴ１N+1
〜ＭＴ８N+1 はメモリセルトランジスタ、ＣＧは各メモ
リセルのコントロールゲート、ＦＧは各メモリセルのフ
ローティングゲートをそれぞれ示している。
【０００３】このメモリセルアレイは、ビット線ＢＬ
N-1 ，ＢＬN ，ＢＬN+1 の一端側は共通のソース線ＶSS
に接続され、このソース線ＶSSと各ビット線ビット線Ｂ
ＬN-1，ＢＬN ，ＢＬN+1 の他端側との間に選択ゲート
ＳＴ１N-1 とＳＴ２N-1 、ＳＴ１N とＳＴ２N 、ＳＴ１
N+1 とＳＴ２N+1 がそれぞれ接続され、さらに、各選択
ゲートＳＴ１N-1 とＳＴ２N-1 との間、選択ゲートＳＴ
１N とＳＴ２N との間、選択ゲートＳＴ１N+1 とＳＴ２
N+1 との間に、それぞれ直列接続された８個のメモリセ
ルトランジスタＭＴ１N-1 〜ＭＴ８N-1 、ＭＴ１N 〜Ｍ
Ｔ８N 、ＭＴ１N+ 1 〜ＭＴ８N+1 が接続されている。そ
して、選択ゲートＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 の
ゲートは共通の選択ゲート線ＳＧ１に接続され、選択ゲ
ートＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 のゲートは共通
の選択ゲート線ＳＧ２に接続されている。
N-1 ，ＢＬN ，ＢＬN+1 の一端側は共通のソース線ＶSS
に接続され、このソース線ＶSSと各ビット線ビット線Ｂ
ＬN-1，ＢＬN ，ＢＬN+1 の他端側との間に選択ゲート
ＳＴ１N-1 とＳＴ２N-1 、ＳＴ１N とＳＴ２N 、ＳＴ１
N+1 とＳＴ２N+1 がそれぞれ接続され、さらに、各選択
ゲートＳＴ１N-1 とＳＴ２N-1 との間、選択ゲートＳＴ
１N とＳＴ２N との間、選択ゲートＳＴ１N+1 とＳＴ２
N+1 との間に、それぞれ直列接続された８個のメモリセ
ルトランジスタＭＴ１N-1 〜ＭＴ８N-1 、ＭＴ１N 〜Ｍ
Ｔ８N 、ＭＴ１N+ 1 〜ＭＴ８N+1 が接続されている。そ
して、選択ゲートＳＴ１N-1 ，ＳＴ１N ，ＳＴ１N+1 の
ゲートは共通の選択ゲート線ＳＧ１に接続され、選択ゲ
ートＳＴ２N-1 ，ＳＴ２N ，ＳＴ２N+1 のゲートは共通
の選択ゲート線ＳＧ２に接続されている。
【０００４】また、メモリセルトランジスタＭＴ
１N-1 ，ＭＴ１N ，ＭＴ１N+1 のコントロールゲートＣ
Ｇは共通のワード線ＷＬ1 に接続されている。以下同様
に、メモリセルトランジスタＭＴ２N-1 ，ＭＴ２N ，Ｍ
Ｔ２N+1 のコントロールゲートＣＧは共通のワード線Ｗ
Ｌ2 に、メモリセルトランジスタＭＴ３N-1 ，ＭＴ
３N ，ＭＴ３N+1 のコントロールゲートＣＧは共通のワ
ード線ＷＬ 3 に、メモリセルトランジスタＭＴ４N-1 ，
ＭＴ４N ，ＭＴ４N+1 のコントロールゲートＣＧは共通
のワード線ＷＬ4 に、メモリセルトランジスタＭＴ５
N-1 ，ＭＴ５N ，ＭＴ５N+1 のコントロールゲートＣＧ
は共通のワード線ＷＬ5 に、メモリセルトランジスタＭ
Ｔ６N-1 ，ＭＴ６N ，ＭＴ６N+1 のコントロールゲート
ＣＧは共通のワード線ＷＬ6 に、メモリセルトランジス
タＭＴ７N-1 ，ＭＴ７N，ＭＴ７N+1 のコントロールゲ
ートＣＧは共通のワード線ＷＬ7 に、メモリセルトラン
ジスタＭＴ８N-1 ，ＭＴ８N ，ＭＴ８N+1 のコントロー
ルゲートＣＧは共通のワード線ＷＬ8 にそれぞれ接続さ
れている。
１N-1 ，ＭＴ１N ，ＭＴ１N+1 のコントロールゲートＣ
Ｇは共通のワード線ＷＬ1 に接続されている。以下同様
に、メモリセルトランジスタＭＴ２N-1 ，ＭＴ２N ，Ｍ
Ｔ２N+1 のコントロールゲートＣＧは共通のワード線Ｗ
Ｌ2 に、メモリセルトランジスタＭＴ３N-1 ，ＭＴ
３N ，ＭＴ３N+1 のコントロールゲートＣＧは共通のワ
ード線ＷＬ 3 に、メモリセルトランジスタＭＴ４N-1 ，
ＭＴ４N ，ＭＴ４N+1 のコントロールゲートＣＧは共通
のワード線ＷＬ4 に、メモリセルトランジスタＭＴ５
N-1 ，ＭＴ５N ，ＭＴ５N+1 のコントロールゲートＣＧ
は共通のワード線ＷＬ5 に、メモリセルトランジスタＭ
Ｔ６N-1 ，ＭＴ６N ，ＭＴ６N+1 のコントロールゲート
ＣＧは共通のワード線ＷＬ6 に、メモリセルトランジス
タＭＴ７N-1 ，ＭＴ７N，ＭＴ７N+1 のコントロールゲ
ートＣＧは共通のワード線ＷＬ7 に、メモリセルトラン
ジスタＭＴ８N-1 ，ＭＴ８N ，ＭＴ８N+1 のコントロー
ルゲートＣＧは共通のワード線ＷＬ8 にそれぞれ接続さ
れている。
【０００５】このような構成において、データ読み出し
時に、たとえば図４に示すように、Ｎ番目のビット線Ｂ
ＬN を選択し、ワード線ＷＬ4 を選択する場合には、選
択ゲート線ＳＧ1 ，ＳＧ2 、選択ワード線ＷＬ4 、非選
択ワード線ＷＬ1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 、選択ビッ
ト線ＢＬN 、および非選択ビット線ＢＬN-1 ，ＢＬN+ 1
は、それぞれ図４および図５に示すようなレベルにバイ
アスされる。すなわち、選択ゲート線ＳＧ1 ，ＳＧ2 は
５Ｖ、選択ワード線ＷＬ4 は０Ｖ、非選択ワード線ＷＬ
1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 は５Ｖ、選択ビット線ＢＬ
N は３Ｖ、非選択ビット線ＢＬN-1 ，ＢＬN+1 は０Ｖに
それぞれ設定される。
時に、たとえば図４に示すように、Ｎ番目のビット線Ｂ
ＬN を選択し、ワード線ＷＬ4 を選択する場合には、選
択ゲート線ＳＧ1 ，ＳＧ2 、選択ワード線ＷＬ4 、非選
択ワード線ＷＬ1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 、選択ビッ
ト線ＢＬN 、および非選択ビット線ＢＬN-1 ，ＢＬN+ 1
は、それぞれ図４および図５に示すようなレベルにバイ
アスされる。すなわち、選択ゲート線ＳＧ1 ，ＳＧ2 は
５Ｖ、選択ワード線ＷＬ4 は０Ｖ、非選択ワード線ＷＬ
1 〜ＷＬ3 ，ＷＬ5 〜ＷＬ8 は５Ｖ、選択ビット線ＢＬ
N は３Ｖ、非選択ビット線ＢＬN-1 ，ＢＬN+1 は０Ｖに
それぞれ設定される。
【０００６】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルにおいて、データ「０」，「１」状態時における
しきい値電圧Ｖth0 ，Ｖth1 は、通常、次のようになっ
ている。すなわち、フローティングゲートＦＧ中に電荷
（チャージ）が存在しないデータ「０」のときのしきい
値電圧Ｖth0 は１〜２Ｖ程度である。これに対して、フ
ローティングゲートＦＧ中にプラスチャージが存在する
データ「１」のときのしきい値電圧Ｖth1 は−２〜−３
Ｖ程度である。
リセルにおいて、データ「０」，「１」状態時における
しきい値電圧Ｖth0 ，Ｖth1 は、通常、次のようになっ
ている。すなわち、フローティングゲートＦＧ中に電荷
（チャージ）が存在しないデータ「０」のときのしきい
値電圧Ｖth0 は１〜２Ｖ程度である。これに対して、フ
ローティングゲートＦＧ中にプラスチャージが存在する
データ「１」のときのしきい値電圧Ｖth1 は−２〜−３
Ｖ程度である。
【０００７】ここで、データ読み出し時に、データ
「１」のメモリセルは、上述したように、フローティン
グゲートＦＧ中にプラスチャージ（電子が引き抜かれた
状態）が存在するため、データ「０」時のしきい値電圧
差ΔＶth分である３〜５Ｖ相当、フローティングゲート
ＦＧの電位がプラス側にシフトする。
「１」のメモリセルは、上述したように、フローティン
グゲートＦＧ中にプラスチャージ（電子が引き抜かれた
状態）が存在するため、データ「０」時のしきい値電圧
差ΔＶth分である３〜５Ｖ相当、フローティングゲート
ＦＧの電位がプラス側にシフトする。
【０００８】このことを、数式を用いて以下に説明す
る。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作
の場合、非選択ビット線のメモリセル、あるいは選択ビ
ット線上のメモリセルであって、ソース・ドレインの電
位が低下して１Ｖ以下になっているセルにおけるフロー
ティングゲートの電位ＶFGは、次式で表される。 ＶFG＝α・ＶWL＋α（ＶTHINIT−ＶTH） …(1) ただし、αはカップリングレシオ（０．６〜０．７）、
ＶWLはワード線電圧、ＶTHINITはフローティングゲート
ＦＧ中の電荷が無いとき、すなわち紫外線消状態時のし
きい値電圧、ＶTHはメモリセルのしきい値電圧をそれぞ
れ示している。
る。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作
の場合、非選択ビット線のメモリセル、あるいは選択ビ
ット線上のメモリセルであって、ソース・ドレインの電
位が低下して１Ｖ以下になっているセルにおけるフロー
ティングゲートの電位ＶFGは、次式で表される。 ＶFG＝α・ＶWL＋α（ＶTHINIT−ＶTH） …(1) ただし、αはカップリングレシオ（０．６〜０．７）、
ＶWLはワード線電圧、ＶTHINITはフローティングゲート
ＦＧ中の電荷が無いとき、すなわち紫外線消状態時のし
きい値電圧、ＶTHはメモリセルのしきい値電圧をそれぞ
れ示している。
【０００９】ここで、通常、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭにおいては、紫外線消去状態時のしきい値電圧
ＶTHINITはデータ「０」状態であり、約１〜２Ｖ程度、
データ「１」のメモリセルはフローティングゲートＦＧ
中にプラスチャージが存在するため、しきい値電圧ＶTH
は−２Ｖ〜−３Ｖ程度に設定される。
ＰＲＯＭにおいては、紫外線消去状態時のしきい値電圧
ＶTHINITはデータ「０」状態であり、約１〜２Ｖ程度、
データ「１」のメモリセルはフローティングゲートＦＧ
中にプラスチャージが存在するため、しきい値電圧ＶTH
は−２Ｖ〜−３Ｖ程度に設定される。
【００１０】
【発明が解決しようとする課題】しかしながら、非選択
ワード線上のデータ「１」のメモリセルのフローティン
グゲートには、上述した（１）式第１項のワード線電位
の他に、第２項成分によるプラス電圧が印加されるた
め、いわゆるトンネル酸化膜に強い電界が加わる。この
ため、長時間の読み出し動作を続けることにより、場合
によっては、ファウラノルドハイム（ＦＮ）・トンネリ
ング効果によりフローティングゲート中に電子が注入さ
れ、データ「１」のメモリセルがデータ「０」に変化す
る、いわゆる読み出しゲートディスターブが発生すると
いう問題がある。
ワード線上のデータ「１」のメモリセルのフローティン
グゲートには、上述した（１）式第１項のワード線電位
の他に、第２項成分によるプラス電圧が印加されるた
め、いわゆるトンネル酸化膜に強い電界が加わる。この
ため、長時間の読み出し動作を続けることにより、場合
によっては、ファウラノルドハイム（ＦＮ）・トンネリ
ング効果によりフローティングゲート中に電子が注入さ
れ、データ「１」のメモリセルがデータ「０」に変化す
る、いわゆる読み出しゲートディスターブが発生すると
いう問題がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ読み出し時の読み出しゲ
ートディスターブの発生を防止できる半導体不揮発性記
憶装置を提供することにある。
のであり、その目的は、データ読み出し時の読み出しゲ
ートディスターブの発生を防止できる半導体不揮発性記
憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、チャネル近傍領域に形成された電荷蓄
積部への電荷の蓄積状態に応じてメモリセルトランジス
タのしきい値がシフトするＮＡＮＤ型の半導体不揮発性
記憶装置において、上記電荷蓄積部に電荷が蓄積されて
いない状態におけるしきい値が、書き込み状態時のしき
い値と消去状態時のしきい値との間にある。
め、本発明では、チャネル近傍領域に形成された電荷蓄
積部への電荷の蓄積状態に応じてメモリセルトランジス
タのしきい値がシフトするＮＡＮＤ型の半導体不揮発性
記憶装置において、上記電荷蓄積部に電荷が蓄積されて
いない状態におけるしきい値が、書き込み状態時のしき
い値と消去状態時のしきい値との間にある。
【００１３】また、本発明では、上記メモリセルトラン
ジスタのチャネルが、第１の導電型チャネル部に第２の
導電型不純物を注入してなる埋め込みチャネル構造を有
する。
ジスタのチャネルが、第１の導電型チャネル部に第２の
導電型不純物を注入してなる埋め込みチャネル構造を有
する。
【００１４】
【作用】本発明によれば、電荷蓄積部中に電荷が存在し
ないデータ「０」のときのしきい値が１〜２Ｖ程度で、
電荷蓄積部中にプラスチャージが存在するデータ「１」
のときのしきい値電圧が−２〜−３Ｖ程度である場合
に、電荷蓄積部中に電荷が無い状態のしきい値電圧は、
データ「０」および「１」のときの中間である０〜−１
Ｖ程度に設定されるように、たとえばメモリセルトラン
ジスタのチャネルが、第１の導電型（たとえばＰ型）チ
ャネル部に第２の導電型（たとえばＮ型）不純物を注入
してなる埋め込みチャネル構造に構成される。このよう
に、紫外線消去状態時のしきい値電圧を０〜−１Ｖ程度
と低く設定することにより、データ「１」状態における
プラスチャージ量が大幅に減少する。その結果、トンネ
ル酸化膜に強い電界が印加されることがなくなり、デー
タ読み出し時における読み出しゲートディスターブが大
きく緩和される。
ないデータ「０」のときのしきい値が１〜２Ｖ程度で、
電荷蓄積部中にプラスチャージが存在するデータ「１」
のときのしきい値電圧が−２〜−３Ｖ程度である場合
に、電荷蓄積部中に電荷が無い状態のしきい値電圧は、
データ「０」および「１」のときの中間である０〜−１
Ｖ程度に設定されるように、たとえばメモリセルトラン
ジスタのチャネルが、第１の導電型（たとえばＰ型）チ
ャネル部に第２の導電型（たとえばＮ型）不純物を注入
してなる埋め込みチャネル構造に構成される。このよう
に、紫外線消去状態時のしきい値電圧を０〜−１Ｖ程度
と低く設定することにより、データ「１」状態における
プラスチャージ量が大幅に減少する。その結果、トンネ
ル酸化膜に強い電界が印加されることがなくなり、デー
タ読み出し時における読み出しゲートディスターブが大
きく緩和される。
【００１５】
【実施例】図１は、本発明に係るＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの一実施例を示す断面図である。本図は図
３のメモリアレイにＮ番目のビット線ＢＬN に接続され
たメモリセル構造を示している。図１において、１はシ
リコン基板、２はＰ型ウェル、３はトンネル酸化膜、４
は埋め込みチャネル層、５は拡散層、６はビット拡散
層、７はソース拡散層、８はフローティングゲートポリ
シリコン(Poly)層、９は中間絶縁膜、１０はコントロー
ルゲートPoly層、１１は層間絶縁膜、１２はビット線コ
ンタクトホール、１３はアルミニウム（Ａｌ）ビット線
をそれぞれ示している。
ＥＥＰＲＯＭの一実施例を示す断面図である。本図は図
３のメモリアレイにＮ番目のビット線ＢＬN に接続され
たメモリセル構造を示している。図１において、１はシ
リコン基板、２はＰ型ウェル、３はトンネル酸化膜、４
は埋め込みチャネル層、５は拡散層、６はビット拡散
層、７はソース拡散層、８はフローティングゲートポリ
シリコン(Poly)層、９は中間絶縁膜、１０はコントロー
ルゲートPoly層、１１は層間絶縁膜、１２はビット線コ
ンタクトホール、１３はアルミニウム（Ａｌ）ビット線
をそれぞれ示している。
【００１６】本フラッシュＥＥＰＲＯＭでは、メモリセ
ルトランジスタのＰ型チャネル形成部に、Ｎ型不純物、
たとえばＰhos またはＡｓをイオン注入し、低濃度のＮ
型層、すなわち埋め込みチャネル層４を形成し、フロー
ティングゲートＦＧ中にチャージが無い状態のしきい値
電圧ＶTHINITを、従来の１〜２Ｖより下げて、０〜−１
Ｖに設定している。本メモリセルのフローティングゲー
トＦＧ中にチャージが存在しないデータ「０」のときの
しきい値電圧Ｖth0 は１〜２Ｖ程度である。これに対し
て、フローティングゲートＦＧ中にプラスチャージが存
在するデータ「１」のときのしきい値電圧Ｖth1 は−２
〜−３Ｖ程度である。すなわち、本メモリセルでは、フ
ローティングゲートＦＧ中にチャージが無い状態のしき
い値電圧ＶTHINITは、以下に示すように、フローティン
グゲートＦＧ中にチャージが存在しないデータ「０」の
ときのしきい値電圧Ｖth0 と、フローティングゲートＦ
Ｇ中にプラスチャージが存在するデータ「１」のときの
しきい値電圧Ｖth1 との間に設定されている。 Ｖth1 ＜ＶTHINIT＜Ｖth0
ルトランジスタのＰ型チャネル形成部に、Ｎ型不純物、
たとえばＰhos またはＡｓをイオン注入し、低濃度のＮ
型層、すなわち埋め込みチャネル層４を形成し、フロー
ティングゲートＦＧ中にチャージが無い状態のしきい値
電圧ＶTHINITを、従来の１〜２Ｖより下げて、０〜−１
Ｖに設定している。本メモリセルのフローティングゲー
トＦＧ中にチャージが存在しないデータ「０」のときの
しきい値電圧Ｖth0 は１〜２Ｖ程度である。これに対し
て、フローティングゲートＦＧ中にプラスチャージが存
在するデータ「１」のときのしきい値電圧Ｖth1 は−２
〜−３Ｖ程度である。すなわち、本メモリセルでは、フ
ローティングゲートＦＧ中にチャージが無い状態のしき
い値電圧ＶTHINITは、以下に示すように、フローティン
グゲートＦＧ中にチャージが存在しないデータ「０」の
ときのしきい値電圧Ｖth0 と、フローティングゲートＦ
Ｇ中にプラスチャージが存在するデータ「１」のときの
しきい値電圧Ｖth1 との間に設定されている。 Ｖth1 ＜ＶTHINIT＜Ｖth0
【００１７】このように、紫外線消去状態時のしきい値
電圧ＶTHINITを０Ｖからデプレッション状態（マイナ
ス）と低く設定することにより、データ「１」状態にお
けるプラスチャージ量が大幅に減少する。その結果、上
述した(1) 式の第２項成分〔α（ＶTHINIT−ＶTH）〕
は、大幅に小さくなり、データ読み出し時における読み
出しゲートディスターブは、大きく緩和されることにな
る。
電圧ＶTHINITを０Ｖからデプレッション状態（マイナ
ス）と低く設定することにより、データ「１」状態にお
けるプラスチャージ量が大幅に減少する。その結果、上
述した(1) 式の第２項成分〔α（ＶTHINIT−ＶTH）〕
は、大幅に小さくなり、データ読み出し時における読み
出しゲートディスターブは、大きく緩和されることにな
る。
【００１８】次に、本実施例に係るＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭの製造方法について、図２および図３に
基づき説明する。
ュＥＥＰＲＯＭの製造方法について、図２および図３に
基づき説明する。
【００１９】まず、図２（Ａ）に示すように、シリコン
基板１上に、メモリ部のＰ型ウェル拡散層２を形成し、
その後、熱酸化法などにより厚さ１０〜１１ｎｍ程度の
トンネル酸化膜３を形成する。
基板１上に、メモリ部のＰ型ウェル拡散層２を形成し、
その後、熱酸化法などにより厚さ１０〜１１ｎｍ程度の
トンネル酸化膜３を形成する。
【００２０】次に、図２（Ｂ）に示すように、メモリト
セルトランジスタのチャネル形成部にレジストパターン
ＲＧＴを形成し、Ｐhos + イオン（あるいはＡｓ+ イオ
ン）を、たとえば５０keV ，１〜５Ｅ１２（1012）ｃｍ
-2程度イオン注入し、メモリセルトランジスタのチャネ
ル部に低濃度のＮ型層、すなわち埋め込みチャネル層４
を形成する。
セルトランジスタのチャネル形成部にレジストパターン
ＲＧＴを形成し、Ｐhos + イオン（あるいはＡｓ+ イオ
ン）を、たとえば５０keV ，１〜５Ｅ１２（1012）ｃｍ
-2程度イオン注入し、メモリセルトランジスタのチャネ
ル部に低濃度のＮ型層、すなわち埋め込みチャネル層４
を形成する。
【００２１】次に、レジストパターンを除去した後、図
２（Ｃ）に示すように、トンネル酸化膜３上に、フロー
ティングゲートＦＧとなるフローティングゲートPoly層
８を、ポリシリコンを用いて、たとえばＣＶＤ法により
形成する。このフローティングゲートPoly層８の膜厚は
特に限定されないが、たとえば１００〜２００ｎｍ程度
に設定される。
２（Ｃ）に示すように、トンネル酸化膜３上に、フロー
ティングゲートＦＧとなるフローティングゲートPoly層
８を、ポリシリコンを用いて、たとえばＣＶＤ法により
形成する。このフローティングゲートPoly層８の膜厚は
特に限定されないが、たとえば１００〜２００ｎｍ程度
に設定される。
【００２２】次に、フローティングゲートPoly層８を、
メモリセル形成領域に相当するパターンでエッチング加
工し、選択ゲートトランジスタＳＴ１，ＳＴ２が形成さ
れる領域のフローティングゲートPoly層８を除去する。
次に、図２（Ｄ）に示すように、その上に、中間絶縁膜
９を堆積する。中間絶縁膜９としては、特に限定されな
いが、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）が用いられる。ＯＮＯ膜は、たとえば次のようにし
て形成される。まず、フローティングゲートPoly層８の
表面を熱酸化し、１４ｎｍ以下程度の酸化膜を成膜し、
その熱酸化膜上に、約１１ｎｍ以下程度の窒化シリコン
膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約
２ｎｍ以下程度の酸化膜を形成する。このような工程に
より、三層構造のＯＮＯ膜を形成することができる。こ
のＯＮＯ膜は、低リーク電流で膜厚制御性に優れてい
る。このＯＮＯ膜の膜厚は、酸化シリコン膜換算で、２
２ｎｍ以下程度である。
メモリセル形成領域に相当するパターンでエッチング加
工し、選択ゲートトランジスタＳＴ１，ＳＴ２が形成さ
れる領域のフローティングゲートPoly層８を除去する。
次に、図２（Ｄ）に示すように、その上に、中間絶縁膜
９を堆積する。中間絶縁膜９としては、特に限定されな
いが、たとえばＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 ）が用いられる。ＯＮＯ膜は、たとえば次のようにし
て形成される。まず、フローティングゲートPoly層８の
表面を熱酸化し、１４ｎｍ以下程度の酸化膜を成膜し、
その熱酸化膜上に、約１１ｎｍ以下程度の窒化シリコン
膜をＣＶＤ法などで成膜し、その表面を熱酸化して、約
２ｎｍ以下程度の酸化膜を形成する。このような工程に
より、三層構造のＯＮＯ膜を形成することができる。こ
のＯＮＯ膜は、低リーク電流で膜厚制御性に優れてい
る。このＯＮＯ膜の膜厚は、酸化シリコン膜換算で、２
２ｎｍ以下程度である。
【００２３】次に、図２（Ｅ）に示すように、選択ゲー
トトランジスタＳＴ１，ＳＴ２が形成される領域内の中
間絶縁膜９のみを選択的に除去した後、トンネル酸化膜
３および中間絶縁膜９上に、メモリセルトランジスタの
コントロールゲートＣＧおよび選択ゲートトランジスタ
のゲート電極となるコントロールゲートPoly層１０を、
ポリシリコンを用いて、たとえばＣＶＤ法により形成す
る。このコントロールゲートPoly層１０の膜厚は特に限
定されないが、たとえば２００ｎｍ以下程度に設定され
る。
トトランジスタＳＴ１，ＳＴ２が形成される領域内の中
間絶縁膜９のみを選択的に除去した後、トンネル酸化膜
３および中間絶縁膜９上に、メモリセルトランジスタの
コントロールゲートＣＧおよび選択ゲートトランジスタ
のゲート電極となるコントロールゲートPoly層１０を、
ポリシリコンを用いて、たとえばＣＶＤ法により形成す
る。このコントロールゲートPoly層１０の膜厚は特に限
定されないが、たとえば２００ｎｍ以下程度に設定され
る。
【００２４】次に、図３（Ｆ）に示すように、コントロ
ールゲートPoly層１０、中間絶縁膜９およびフローティ
ングゲートPoly層８を順次エッチング加工し、各メモリ
セルトランジスタＭＴ１〜ＭＴ８毎の、コントロールゲ
ートPoly層１０、中間絶縁膜９およびフローティングゲ
ートPoly層８を得る。また、同時に、選択ゲートトラン
ジスタＳＴ１，ＳＴ２の各ゲートも形成される。
ールゲートPoly層１０、中間絶縁膜９およびフローティ
ングゲートPoly層８を順次エッチング加工し、各メモリ
セルトランジスタＭＴ１〜ＭＴ８毎の、コントロールゲ
ートPoly層１０、中間絶縁膜９およびフローティングゲ
ートPoly層８を得る。また、同時に、選択ゲートトラン
ジスタＳＴ１，ＳＴ２の各ゲートも形成される。
【００２５】次に、図３（Ｇ）に示すように、エッチン
グ時のレジスト膜（図示省略）を用い、各メモリセルト
ランジスタＭＴ１〜ＭＴ８および選択ゲートトランジス
タＳＴ１，ＳＴ２に対して自己整合的に、Ｐ型ウェル２
の表面にＮ型のイオン注入を行ない、不純物拡散層５，
６，７を形成する。
グ時のレジスト膜（図示省略）を用い、各メモリセルト
ランジスタＭＴ１〜ＭＴ８および選択ゲートトランジス
タＳＴ１，ＳＴ２に対して自己整合的に、Ｐ型ウェル２
の表面にＮ型のイオン注入を行ない、不純物拡散層５，
６，７を形成する。
【００２６】次に、図３（Ｈ）に示すように、メモリセ
ルトランジスタＭＴ１〜ＭＴ８および選択ゲートトラン
ジスタＳＴ１，ＳＴ２の上に、層間絶縁膜１１をＣＶＤ
法などで堆積させる。この層間絶縁膜１１は、たとえば
酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ
層などで構成される。この層間絶縁膜１１の膜厚は、特
に限定されず、たとえば２００〜３００ｎｍ程度であ
る。
ルトランジスタＭＴ１〜ＭＴ８および選択ゲートトラン
ジスタＳＴ１，ＳＴ２の上に、層間絶縁膜１１をＣＶＤ
法などで堆積させる。この層間絶縁膜１１は、たとえば
酸化シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ
層などで構成される。この層間絶縁膜１１の膜厚は、特
に限定されず、たとえば２００〜３００ｎｍ程度であ
る。
【００２７】次に、図３（Ｉ）に示すように、この層間
絶縁膜１１に対し、ビット線用コンタクトホール１２を
エッチングなどの手段で形成した後、アルミニウムで構
成される導電層をコンタクトホール１２に入り込むよう
に、スパッタリングなどで堆積させる。次いで、この導
電層をエッチング加工し、Ａｌビット線１３を形成す
る。その後、オーバーコート層の形成およびパッド電極
の形成などの最終工程を経て、図１に示すような回路構
成のＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
絶縁膜１１に対し、ビット線用コンタクトホール１２を
エッチングなどの手段で形成した後、アルミニウムで構
成される導電層をコンタクトホール１２に入り込むよう
に、スパッタリングなどで堆積させる。次いで、この導
電層をエッチング加工し、Ａｌビット線１３を形成す
る。その後、オーバーコート層の形成およびパッド電極
の形成などの最終工程を経て、図１に示すような回路構
成のＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００２８】なお、本実施例では、ビット線１３をＡｌ
により構成したが、他の金属またはその他の導電材で構
成できることはいうまでもない。
により構成したが、他の金属またはその他の導電材で構
成できることはいうまでもない。
【００２９】以上説明したように、本実施例によれば、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、Ｐ型チャ
ネル部にＮ型不純物をイオン注入して、いわゆる埋め込
みチャネル構造とし、フローティングゲート中にチャー
ジされる電荷量がゼロ状態のしきい値電圧、すなわち紫
外線消去状態時のしきい値電圧を、通常の１〜２Ｖから
０〜−１Ｖに下げたので、データ「１」状態でのプラス
チャージ量を大幅に減少でき、データ読み出し時におけ
る読み出しゲートディスターブを緩和することができ
る。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、Ｐ型チャ
ネル部にＮ型不純物をイオン注入して、いわゆる埋め込
みチャネル構造とし、フローティングゲート中にチャー
ジされる電荷量がゼロ状態のしきい値電圧、すなわち紫
外線消去状態時のしきい値電圧を、通常の１〜２Ｖから
０〜−１Ｖに下げたので、データ「１」状態でのプラス
チャージ量を大幅に減少でき、データ読み出し時におけ
る読み出しゲートディスターブを緩和することができ
る。
【００３０】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
データ読み出し時における読み出しゲートディスターブ
の発生を防止することができる。
データ読み出し時における読み出しゲートディスターブ
の発生を防止することができる。
【図１】本発明に係るフラッシュＥＥＰＲＯＭの一実施
例を示す断面図である。
例を示す断面図である。
【図２】本発明に係るフラッシュＥＥＰＲＯＭの製造方
法の説明図である。
法の説明図である。
【図３】本発明に係るフラッシュＥＥＰＲＯＭの製造方
法の説明図である。
法の説明図である。
【図４】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセ
ルアレイの一例を示す回路図および読み出し時における
バイアス条件を示す図である。
ルアレイの一例を示す回路図および読み出し時における
バイアス条件を示す図である。
【図５】図４のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルアレイの読み出し時におけるバイアス条件を示
す図である。
モリセルアレイの読み出し時におけるバイアス条件を示
す図である。
１…シリコン基板 ２…Ｐ型ウェル ３…トンネル酸化膜 ４…埋め込みチャネル層 ５…拡散層 ６…ビット拡散層 ７…ソース拡散層 ８…フローティングゲートPoly層 ９…中間絶縁膜 １０…コントロールゲートPoly層 １１…層間絶縁膜 １２…ビット線コンタクトホール １３…Ａｌビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 チャネル近傍領域に形成された電荷蓄積
部への電荷の蓄積状態に応じてメモリセルトランジスタ
のしきい値がシフトするＮＡＮＤ型の半導体不揮発性記
憶装置であって、 上記電荷蓄積部に電荷が蓄積されていない状態における
しきい値が、書き込み状態時のしきい値と消去状態時の
しきい値との間にあることを特徴とする半導体不揮発性
記憶装置。 - 【請求項２】 上記メモリセルトランジスタのチャネル
が、第１の導電型チャネル部に第２の導電型不純物を注
入してなる埋め込みチャネル構造を有する請求項１記載
の半導体不揮発性記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25871193A JPH07115177A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
| DE69429567T DE69429567T2 (de) | 1993-10-15 | 1994-10-14 | Nichtflüchtige Halbleiteranordnung |
| KR1019940026326A KR100303061B1 (ko) | 1993-10-15 | 1994-10-14 | 비휘발성메모리장치와그제조방법 |
| EP94402301A EP0649172B1 (en) | 1993-10-15 | 1994-10-14 | Non-volatile memory device |
| US08/767,411 US5814855A (en) | 1993-10-15 | 1996-12-16 | Nonvolatile memory device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25871193A JPH07115177A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115177A true JPH07115177A (ja) | 1995-05-02 |
Family
ID=17324039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25871193A Pending JPH07115177A (ja) | 1993-10-15 | 1993-10-15 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115177A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437466B1 (ko) * | 2001-12-27 | 2004-06-23 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| JP2006294940A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7808036B2 (en) | 2006-12-07 | 2010-10-05 | Samsung Electronics Co., Ltd. | Memory device and method of fabricating the same |
| JP2012191227A (ja) * | 2004-12-29 | 2012-10-04 | Sk Hynix Inc | チャージトラップインシュレータメモリ装置 |
-
1993
- 1993-10-15 JP JP25871193A patent/JPH07115177A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437466B1 (ko) * | 2001-12-27 | 2004-06-23 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| JP2012191227A (ja) * | 2004-12-29 | 2012-10-04 | Sk Hynix Inc | チャージトラップインシュレータメモリ装置 |
| JP2006294940A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7808036B2 (en) | 2006-12-07 | 2010-10-05 | Samsung Electronics Co., Ltd. | Memory device and method of fabricating the same |
| US8334562B2 (en) | 2006-12-07 | 2012-12-18 | Samsung Electronics Co., Ltd. | Memory device and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7518912B2 (en) | Multi-level non-volatile memory | |
| JP3540640B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH08125148A (ja) | 半導体記憶装置 | |
| KR20020092114A (ko) | 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법 | |
| JP2003046002A (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| US5218568A (en) | Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same | |
| EP0649172B1 (en) | Non-volatile memory device | |
| JPH11224940A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP2003204000A (ja) | 不揮発性半導体メモリ装置および電荷注入方法 | |
| JPH06291287A (ja) | 不揮発性半導体記憶装置 | |
| JPH09321157A (ja) | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| JPH07115177A (ja) | 半導体不揮発性記憶装置 | |
| JPH07115144A (ja) | 半導体不揮発性記憶装置 | |
| JP3251699B2 (ja) | 不揮発性記憶装置 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5103273A (en) | Nonvolatile memory array having cells with two tunnelling windows | |
| JP2004158614A (ja) | 不揮発性半導体メモリ装置およびそのデータ書き込み方法 | |
| JP3899601B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JPH10144807A (ja) | 不揮発性半導体記憶装置 | |
| JPH065873A (ja) | 不揮発性半導体記憶装置 | |
| JPH06177393A (ja) | 不揮発性記憶装置およびその駆動方法、ならびに製造方法 | |
| JPH05259413A (ja) | 不揮発性半導体記憶装置およびその製造方法 |