JP2006294940A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】埋め込み絶縁層2に接した第1導電型のチャネル領域411〜41nを備え、列方向に配列された複数のメモリセルトランジスタMT11〜MT1nと、メモリセルトランジスタMT11〜MT1nの配列の一端に隣接し、埋め込み絶縁層2に接した第2導電型のチャネル領域42を備える第1の選択ゲートトランジスタSTS1と、第2導電型のチャネル領域42と電気的に接続し、チャネル領域42よりも高不純物密度の第2導電型のソース線コンタクト領域46と、第1の選択ゲートトランジスタSTS1の第1導電型のソース領域43と電気的に接続し、且つソース線コンタクト領域46と電気的に接続したソース線コンタクトプラグ18とを備える。
【選択図】 図1
Description
本発明の実施の形態の第1の変形例に係る不揮発性半導体記憶装置は、図29に示すように、ソース線コンタクトプラグ18及びビット線コンタクトプラグ17がそれぞれソース線コンタクト領域46及びビット線コンタクト領域47を通して埋め込み絶縁層2まで達している点が、図1に示した不揮発性半導体記憶装置と異なる。
本発明の実施の形態の第2の変形例に係る不揮発性半導体記憶装置は、図30に示すように、図1に示した不揮発性半導体記憶装置の第2の選択ゲートトランジスタSTD1側に、ビット線コンタクト領域47がない構造である。この場合でも、第1の選択ゲートトランジスタSTS1側のソース線コンタクト領域46が正孔の供給源として機能し、図1に示した不揮発性半導体記憶装置と同様の効果を得ることができる。
本発明の実施の形態の第3の変形例に係る不揮発性半導体記憶装置は、図31に示すように、メモリセルトランジスタMT11〜MT1nのソース領域、ドレイン領域及びチャネル領域が一体となったn-型の不純物拡散層41を備える点が、図1に示した不揮発性半導体記憶装置と異なる。メモリセルトランジスタMT11〜MT1nのソース領域、ドレイン領域及びチャネル領域のn型の不純物密度は実質的に同一である。
本発明の実施の形態の第4の変形例に係る不揮発性半導体記憶装置は、図32に平面図、図33及び図34に図32のC−C方向及びD−D方向の切断面の断面図をそれぞれ示すように、p+型のソース線コンタクト領域43は、第1の選択ゲートトランジスタSTS1のn+型のソース領域43にゲート幅方向に隣接して配置されている。p+型のビット線コンタクト領域47は、第2の選択ゲートトランジスタSTD1のn+型のドレイン領域45にゲート幅方向に隣接して配置されている。このため、ソース線コンタクトプラグ18は、ソース領域43に対して貫通せずに接し、且つソース線コンタクト領域43に接している。また、ビット線コンタクトプラグ17は、ドレイン領域45に対して貫通せずに接し、且つビット線コンタクト領域45に接している。
本発明の実施の形態の第5の変形例に係る不揮発性半導体記憶装置は、図35に示すように、第1の選択ゲートトランジスタSTS1のソース領域43の表面の水平レベルが、メモリセルトランジスタMT11のチャネル領域411の表面の水平レベルよりも高くなっている点が、図1に示した不揮発性半導体記憶装置と異なる。
本発明の実施の形態の第6の変形例に係る不揮発性半導体記憶装置は、図37に示すように、ソース線コンタクトプラグ18がソース領域43及びソース線コンタクト領域46には直接接しておらず、シリサイド領域(シリサイド電極)32を介してソース領域43及びソース線コンタクト領域46に電気的に接続されている点が、図1に示した不揮発性半導体記憶装置と異なる。
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図6に正孔蓄積層48a,48b及び正孔反転層49を示したが、反対導電型であれば、電子の蓄積層及び反転層が形成されるのは勿論のことである。また、図42に示すように、SOI層3の表層部が削れていても構わない。
2…埋め込み絶縁層(BOX層)
3…半導体層(SOI層)
5…マスク膜
6…素子分離絶縁膜
7…溝部
8…開口部
12…ゲート絶縁膜
13…浮遊ゲート電極(第1ポリシリコン層)
13a,15a,13b,15b…選択ゲート電極
14…電極間絶縁膜
15…制御ゲート電極(第2ポリシリコン層)
17…ビット線コンタクトプラグ
18…ソース線コンタクトプラグ
27…層間絶縁膜
29a,29b…開口部
30…サイドウォール
31…半導体層(エピタキシャル成長層)
40a,40b…p-型の不純物拡散層
41…n-型の不純物拡散層
42,44…チャネル領域
43…ソース領域
45…ドレイン領域
46…ソース線コンタクト領域
47…ビット線コンタクト領域
48a,48b…正孔蓄積層
49…正孔反転層
411〜41n…チャネル領域
421〜42(n+1)…ソース及びドレイン領域
Claims (5)
- 埋め込み絶縁層に接した第1導電型のチャネル領域を備え、列方向に配列された複数のメモリセルトランジスタと、
前記メモリセルトランジスタの配列の一端に隣接し、前記埋め込み絶縁層に接した第2導電型のチャネル領域を備える第1の選択ゲートトランジスタと、
前記第2導電型のチャネル領域と電気的に接続し、該チャネル領域よりも高不純物密度の第2導電型のソース線コンタクト領域と、
前記第1の選択ゲートトランジスタの第1導電型のソース領域と電気的に接続し、且つ前記ソース線コンタクト領域と電気的に接続したソース線コンタクトプラグ
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルトランジスタの配列の他端に隣接し、第2導電型のチャネル領域を備える第2の選択ゲートトランジスタと、
前記第2の選択ゲートトランジスタのチャネル領域と電気的に接続し、該チャネル領域よりも高不純物密度の第2導電型のビット線コンタクト領域と、
前記第2の選択ゲートトランジスタの第1導電型のドレイン領域と電気的に接続し、且つ前記ビット線コンタクト領域と電気的に接続したビット線コンタクトプラグ
とを更に備えることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1の選択ゲートトランジスタのチャネル領域は、前記第2の選択ゲートトランジスタのチャネル領域よりも第2導電型の不純物密度が低いことを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記第1の選択ゲートトランジスタのソース領域の表面が、前記メモリセルトランジスタのチャネル領域の表面よりも高いことを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ソース線コンタクトプラグが前記埋め込み絶縁層まで達することを特徴とする請求項1〜4のいずれか1項に記載の不揮発性半導体記憶装置。
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