JP4413859B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にＮＡＮＤ型フラッシュメモリに関する。

近年、デジタルカメラを初めとする記録媒体や携帯電話機を初めとする携帯オーディオ機器市場の急激な拡大に伴い、これらに使用されるＮＡＮＤ型フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化および高機能化の要求を満たすため、ＮＡＮＤ型フラッシュメモリの微細化、高集積化、低電源電圧化および信頼性の向上が益々要求されるようになってきている。

このＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極と制御ゲート電極との積層構造を含むＭＯＳトランジスタが複数個直列に接続されて構成されており、高集積化に適したアレイ構造である。

このようなＮＡＮＤ型フラッシュメモリにおいて、従来の構造での微細化については、その限界が認識されてきている。そのため、新規材料や新構造の導入が検討されている。そのうち、有力な新構造の一つとして考えられているのが、ＳＯＩ（Silicon On Insulator）基板を利用したデバイス構造である（特許文献１）。

しかし、これまでに開示されているＳＯＩ基板を利用したＮＡＮＤ型フラッシュメモリ（以後、ＳＯＩ−ＮＡＮＤ型フラッシュメモリと称する）のデータ消去方法は、いずれも解決困難な欠点を有している。すなわち、ＳＯＩ−ＮＡＮＤ型フラッシュメモリの消去方式として確立された消去方式が存在していない。
特開２０００−１７４２４１号公報

本発明は、微細化および高集積化が可能であり、かつメモリセルに記憶された情報を正確に消去することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。

本発明の一視点に係る不揮発性半導体記憶装置は、第１の半導体層と、前記第１の半導体層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第２の半導体層とを有する基板と、それぞれが第１の方向に延在しかつ複数のメモリセルが直列に接続されて構成され、前記複数のメモリセルのそれぞれは、前記第２の半導体層上にトンネル絶縁膜、電荷蓄積層、ゲート絶縁膜および制御ゲート電極が順に積層されて構成された複数のメモリセル列と、前記第１の半導体層上で前記第１の絶縁層および前記第２の半導体層内に設けられ、かつ前記第１の半導体層と前記第２の半導体層とを電気的に接続する導電層とを具備する。

本発明の一視点に係る不揮発性半導体記憶装置の製造方法は、第１の半導体層、第１の絶縁層および第２の半導体層が積層された基板に、複数のメモリセルに対応する複数のトンネル絶縁膜および複数の電荷蓄積層を順に形成する工程と、前記複数の電荷蓄積層の間に形成された前記第２の半導体層および前記第１の絶縁層の一部をエッチングして、前記第２の半導体層および前記第１の絶縁層内に前記第１の半導体層の上面を露出する開口部を形成する工程と、前記開口部内に前記第１の半導体層と前記第２の半導体層とを電気的に接続する導電層を形成する工程と、前記複数の電荷蓄積層上に複数のゲート絶縁膜および複数の制御ゲート電極を順に形成する工程とを具備する。

本発明によれば、微細化および高集積化が可能であり、かつメモリセルに記憶された情報を正確に消去することが可能な不揮発性半導体記憶装置およびその製造方法を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＯＩ−ＮＡＮＤ型フラッシュメモリの回路図である。データ消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣと、その一端（ソース側）に直列に接続された選択トランジスタＳＴ１と、他端（ドレイン側）に直列に接続された選択トランジスタＳＴ２とにより構成されている。

メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートには、ワード線ＷＬが接続されている。選択トランジスタＳＴ１のゲートには、選択ゲート線ＳＧＳが接続されている。選択トランジスタＳＴ１のソースには、ソース線ＳＬが接続されている。選択トランジスタＳＴ２のゲートには、選択ゲート線ＳＧＤが接続されている。選択トランジスタＳＴ２のドレインには、ビット線ＢＬが接続されている。

選択ゲート線ＳＧＳ，ＳＧＤは、選択トランジスタＳＴ１，ＳＴ２のオン／オフを制御するために設けられている。選択トランジスタＳＴ１，ＳＴ２は、データ書き込みおよび読み出し時に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。

このユニットがワード線に共通接続されるように複数個配置されてブロックが構成される。なお、本実施形態では、簡略化のために、１つのユニットに含まれるメモリセルＭＣが３個の場合を一例として示している。実際には、１つのユニットは、例えば１６個のメモリセルＭＣを含むように構成される。

図２は、図１に示したＳＯＩ−ＮＡＮＤ型フラッシュメモリの構成を示す平面図である。図３は、図２に示したＩＩＩ−ＩＩＩ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図である。図４は、図２に示したＩＶ−ＩＶ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図である。図５は、図２に示したＶ−Ｖ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図である。

フラッシュメモリは、ＳＯＩ基板上に設けられている。ＳＯＩ基板は、半導体層１１と、この半導体層１１上に設けられた埋め込み絶縁層（ＢＯＸ（Buried Oxide）絶縁層）１２と、このＢＯＸ絶縁層１２上に設けられた半導体層１３とにより構成されている。半導体層１３は、活性層として用いられる。

半導体層１１としては、例えばシリコン層１１が用いられる。ＢＯＸ絶縁層１２としては、例えばＳｉＯ_２層が用いられる。半導体層１３としては、例えばシリコン層からなるＳＯＩ層１３が用いられる。

ＳＯＩ基板は、メモリセルＭＣが形成される領域であるメモリセル領域と、選択トランジスタＳＴ１，ＳＴ２が形成される領域である選択トランジスタ領域とを有している。なお、メモリセル領域に形成されたメモリセルＭＣ群をメモリセル部、選択トランジスタ領域に形成された選択トランジスタ群を選択トランジスタ部と称する。

メモリセル領域のＳＯＩ層１３には、低濃度のｎ型不純物（例えば、Ｐ）が導入されたｎ⁻型半導体領域１３−１が設けられている。選択トランジスタ領域のＳＯＩ層１３には、低濃度のｐ型不純物（例えば、Ｂ）が導入されたｐ⁻型半導体領域１３−２，１３−３が設けられている。ｐ⁻型半導体領域１３−２，１３−３は、選択トランジスタＳＴ１，ＳＴ２のチャネル領域として機能する。

メモリセルＭＣは、以下のように構成される。ｎ⁻型半導体領域１３−１上には、アイランド状に複数のメモリセルＭＣに対応する複数の浮遊ゲート電極（電荷蓄積層）１５が、トンネル絶縁膜１４を介して設けられている。また、複数の浮遊ゲート電極１５は、Ｘ方向およびＹ方向に沿って並ぶように設けられている。トンネル絶縁膜１４としては、例えばＳｉＯ_２が用いられる。浮遊ゲート電極１５としては、例えばポリシリコンが用いられる。

浮遊ゲート電極１５上には、Ｘ方向に延在するように、ゲート絶縁膜１６を介して制御ゲート電極１７が設けられている。ゲート絶縁膜１６としては、例えばＯＮＯ膜が用いられる。制御ゲート電極１７としては、例えばポリシリコンが用いられる。

選択トランジスタＳＴ１は、以下のように構成される。ｐ⁻型半導体領域１３−２上には、Ｘ方向に延在するように、ゲート絶縁膜１８を介してゲート電極１９が設けられている。ゲート電極１９は、電気的に接続されたゲート電極１９Ａとゲート電極１９Ｂとから構成されている。ゲート電極１９Ａは、各選択トランジスタに対応してアイランド状に設けられている。ゲート電極１９Ｂは、Ｘ方向に延在するように、ゲート電極１９Ａ上に設けられている。

ｐ⁻型半導体領域１３−２内には、選択トランジスタＳＴ１のドレインとしてのｎ型拡散領域１３−４が設けられている。このようにして、ゲート電極１９、ゲート絶縁膜１８およびｎ型拡散領域１３−４を含む選択トランジスタＳＴ１が構成される。

また、ｐ⁻型半導体領域１３−３には、ソースとしてのｎ型拡散領域１３−５を含む選択トランジスタＳＴ２が設けられている。各メモリセルＭＣおよび選択トランジスタＳＴ１，ＳＴ２は、素子分離領域２５により絶縁されている。さらに、各メモリセルＭＣおよび選択トランジスタＳＴ１，ＳＴ２の周囲は、層間絶縁層２６で覆われている。

ここで、図３に示すように、本実施形態のＳＯＩ−ＮＡＮＤ型フラッシュメモリでは、ＳＯＩ層１３のセル領域に拡散層が存在しない。すなわち、ソース領域およびドレイン領域としての拡散層を有しないメモリセルトランジスタが直列に接続されてユニットが構成されている。

この拡散層を有しないメモリセルトランジスタは、トランジスタ動作をすることがシミュレーションにより確認されている。図６は、このシミュレーションに用いたトランジスタを示す図である。簡略化のため、制御ゲート電極は考慮していない。

ＶＦＧと記されたセルのゲート電圧を変化させ、それ以外のセルのゲート電圧は２．５Ｖに固定されている。図６中のドレイン電圧Ｖｄは、０．５Ｖに設定されている。さらに、ＳＯＩ層１３（具体的には、ｎ⁻型半導体領域１３−１）の電位Ｖsubを制御している。

図７は、膜厚１０ｎｍのＳＯＩ層１３を用いた場合におけるＳＯＩ層１３の電位Ｖsubを変化させたときのドレイン電流Ｉｄを示している。図８は、膜厚５０ｎｍのＳＯＩ層１３を用いた場合におけるＳＯＩ層１３の電位Ｖsubを変化させたときのドレイン電流Ｉｄを示している。図７および図８ともに、電圧ＶＦＧは、０Ｖに設定されている。

トランジスタ動作が保障されるためには、トランジスタがオフ特性を示さなければならない。ＳＯＩ層１３が厚い場合、電位Ｖsubをどのように変化させても大きなオフ電流が流れていることがわかる。一方、ＳＯＩ層１３が薄い場合、電位Ｖsubを適切に制御すればドレイン電流Ｉｄを小さくすることができる。これは、ＳＯＩ層１３を薄くすることによって、ＳＯＩ層をほぼ空乏化できるためである。

従って、ＳＯＩ層を適度に薄膜化することにより、トランジスタ動作をさせることが可能となる。図９は、Ｖsub＝−１．１７Ｖに設定して、電圧ＶＦＧを変化させたときのドレイン電流Ｉｄを示している。ＳＯＩ層１３の膜厚は１０ｎｍとしている。図９に示すように、ＳＯＩ層１３に形成されたトランジスタは、明瞭なオン−オフ特性を有する。すなわち、トランジスタ動作をしていることがわかる。

以上から、図３に示したＳＯＩ−ＮＡＮＤ型フラッシュメモリは、ＳＯＩ層１３の膜厚を適切に薄膜化すれば、ＳＯＩ層１３のセル領域に拡散層が存在しないにも関わらず、トランジスタ動作をさせることができるため、ＮＡＮＤ型フラッシュメモリとしてのデバイス動作が可能である。

ところで、図４に示すように、それぞれが直列に接続された複数のメモリセル列の間には、ＳＯＩ層１３とシリコン層１１とを物理的かつ電気的に接続するように、複数の導電層２２が設けられている。導電層２２は、ＳＯＩ層１３およびＢＯＸ絶縁層１２内に設けられ、かつ底面がシリコン層１１に接触している。

また、導電層２２の上面は、ＢＯＸ絶縁層１２の上面より高くかつＳＯＩ層１３の上面より低く設定される。これは、導電層２２の側面がＳＯＩ層１３に接触し、かつ、導電層２２が浮遊ゲート電極１５に接触しないようにするためである。導電層２２が浮遊ゲート電極１５に接触しないようにすることで、導電層２２の電位が浮遊ゲート電極１５に伝達されない。これにより、導電層２２を設けた場合でも、フラッシュメモリの誤動作を防止することができる。

導電層２２のＹ方向の長さの条件としては、ｎ型拡散領域１３−４とｎ型拡散領域１３−４との間で、かつｎ型拡散領域１３−４，１３−４に接触しない（重ならない）ことが必要である。なぜなら、このような重なる領域が存在すると、ｎ型拡散領域１３−４，１３−４に印加された電圧がメモリセル部に伝わるため、誤動作を引き起こす恐れがあるためである。

このように構成されたＳＯＩ−ＮＡＮＤ型フラッシュメモリのデータ消去動作について説明する。

まず、シリコン層１１に電位Ｖera（例えば２０Ｖ）を供給する。すると、導電層２２を介してＳＯＩ層１３に２０Ｖが供給される。また、選択ブロックのワード線ＷＬを、０Ｖに設定する。これにより、選択ブロック内の全てのメモリセルＭＣは、浮遊ゲート電極１５から電子が引き抜かれ、しきい値が負側へ引き下げられる。このようにして、ＢＯＸ絶縁層１２の下のシリコン層１１から、メモリセルＭＣのデータ消去を行うことが可能となる。

なお、非選択ブロックについては、ワード線ＷＬおよび選択ゲート線ＳＧＤ，ＳＧＳをフローティングにする。これらは、ＳＯＩ層１３との容量結合により電位Ｖera近くまで引き上げられ、浮遊ゲート電極１５―ＳＯＩ層１３間の電位差が小さくなる。よって、浮遊ゲート電極１５から電子が引き抜かれることはない。

このように、本実施形態のＳＯＩ−ＮＡＮＤ型フラッシュメモリは、正確にメモリセルＭＣのデータ消去を行うことが可能となる。さらに、シリコン層１１を介してＳＯＩ層１３に電位Ｖeraを供給することが可能となる。

次に、ＳＯＩ−ＮＡＮＤ型フラッシュメモリの製造方法について図面を参照して説明する。始めに、メモリセルＭＣが形成されるメモリセル部の製造方法について説明する。なお、この製造方法の説明で参照する図面は、図２のＸ方向（図２のＩＶ−ＩＶ線に対応する）およびＹ方向（図２のＩＩＩ−ＩＩＩ線に対応する）に沿った断面図である。

まず、図１０に示すように、シリコン層１１、ＢＯＸ絶縁層１２およびＳＯＩ層１３からなるＳＯＩ基板を準備する。次に、ＳＯＩ層１３のメモリセル領域に、低濃度のｎ型不純物（例えば、Ｐ）を導入してｎ⁻型半導体領域１３−１（図示せず）を形成する。また、ＳＯＩ層１３の選択トランジスタ領域に、低濃度のｐ型不純物（例えば、Ｂ）を導入してｐ⁻型半導体領域１３−２，１３−３（図示せず）を形成する。

次に、ＳＯＩ層１３上に、トンネル絶縁膜１４、浮遊ゲート電極１５を順に堆積する。次に、浮遊ゲート電極１５上に、リソグラフィを用いてレジスト層（図示せず）を形成する。

次に、図１１および図１２に示すように、このレジスト層をマスクとして例えばＲＩＥ（Reactive Ion Etching）法を用いて、浮遊ゲート電極１５およびトンネル絶縁膜１４を所望の形状にエッチングする。さらに、図１３および図１４に示すように、ＳＯＩ層１３を例えばＲＩＥ法を用いてエッチングする。その後、レジスト層を除去する。

次に、図１５および図１６に示すように、デバイス全面（浮遊ゲート電極１５およびＢＯＸ絶縁層１２上を含む）に絶縁層２０を堆積する。この絶縁層２０としては、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）やＳｉＮ等が用いられる。そして、絶縁層２０を、選択トランジスタ領域にのみ残したまま、メモリセル領域においてはリソグラフィおよびＲＩＥ法を用いてエッチングする。この絶縁層２０は、後述する導電層２２形成時に、選択トランジスタ領域を保護する機能を有する。

次に、図１７および図１８に示すように、ＳＯＩ層１３、トンネル絶縁膜１４および浮遊ゲート電極１５の側面上に、例えばＳｉＮからなる側壁絶縁膜２１を形成する。次に、図１９および図２０に示すように、側壁絶縁膜２１をマスクとして例えばＲＩＥ法を用いて、シリコン層１１の上面を露出するようにＢＯＸ絶縁層１２をエッチングする。これにより、メモリセル列間でＳＯＩ層１３およびＢＯＸ絶縁層１２内に開口部が形成される。その後、側壁絶縁膜２１を除去する。

次に、図２１および図２２に示すように、デバイス全面（ＳＯＩ層１３の開口部内および浮遊ゲート電極１５上を含む）に、導電層２２を堆積する。導電層２２としては、浮遊ゲート電極１５の材料とのエッチング選択比が大きい材料が使用される。導電層２２は、金属であってもよい。

次に、図２３および図２４に示すように、導電層２２の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。次に、図２５および図２６に示すように、導電層２２を、上面の位置がＢＯＸ絶縁層１２の上面より高くかつＳＯＩ層１３の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。すなわち、導電層２２は、ＳＯＩ層１３に接触し、かつ浮遊ゲート電極１５に接触しないように形成される。そして、絶縁層２０を例えばＲＩＥ法を用いてエッチングする。

次に、図２７および図２８に示すように、酸化やＳｉＯ_２の堆積等の方法により絶縁膜１６，１６Ａを形成する。具体的には、絶縁膜１６は、少なくとも浮遊ゲート電極１５上および側面上に形成され、ゲート絶縁膜１６として機能する。絶縁膜１６Ａは、導電層２２上に形成される。絶縁膜１６Ａは、その後の工程から導電層２２を保護する機能を有している。

次に、図２９および図３０に示すように、デバイス全面に絶縁層２５を堆積する。そして、絶縁層２５を、上面の位置がトンネル絶縁膜１４の上面より高くかつ浮遊ゲート電極１５の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。これにより、素子分離領域２５が形成される。素子分離領域２５としては、例えばＴＥＯＳやＳｉＮが用いられる。

次に、図３１および図３２に示すように、素子分離領域２５および絶縁膜１６上に、ポリシリコンを堆積することにより、制御ゲート電極１７を形成する。次に、図３３に示すように、リソグラフィおよびＲＩＥ法を用いて、トンネル絶縁膜１４、浮遊ゲート電極１５、絶縁膜１６および制御ゲート電極１７を選択的にエッチングする。これにより、所定のゲート幅を有する複数のメモリセルＭＣが形成される。

次に、図３４および図３５に示すように、酸化やＳｉＯ_２の堆積等の方法により絶縁膜２３を形成する。このようにして、本実施形態のＳＯＩ−ＮＡＮＤ型フラッシュメモリのメモリセル部が形成される。

一方、選択トランジスタＳＴ１，ＳＴ２は、以下のように形成される。図１４までの製造工程は、メモリセル部と同様である。なお、図３６乃至図４４は、図２のＸ方向（図２に示したＶ−Ｖ線に対応する）断面図である。

図３６に示すように、図１５の工程により、ＢＯＸ絶縁層１２およびゲート電極１９上に、絶縁層２０が形成される。なお、メモリセルＭＣのトンネル絶縁膜１４は、選択トランジスタＳＴ１，ＳＴ２のゲート絶縁膜１８に対応する。メモリセルＭＣの浮遊ゲート電極１５は、選択トランジスタＳＴ１，ＳＴ２のゲート電極１９Ａに対応する。

次に、図３７に示すように、導電層２２を堆積する工程（図２１の工程）により、絶縁層２０上に導電層２２が形成される。そして、図３８に示すように、導電層２２のエッチング工程（図２５の工程）により、絶縁層２０上の導電層２２がエッチングされ、さらに絶縁層２０がエッチングされる。

次に、図３９に示すように、絶縁膜１６，１６Ａを形成する工程（図２７の工程）により、ゲート電極１９Ａ上と、ゲート電極１９Ａ、ゲート絶縁膜１８およびＳＯＩ層１３の側面上とに、絶縁膜１６が形成される。

次に、図４０に示すように、図２９の工程により、素子分離領域２５が形成される。次に、図４１に示すように、制御ゲート電極１７を形成する工程（図３１の工程）により、素子分離領域２５および絶縁膜１６上にゲート電極１９Ｂが形成される。

選択トランジスタＳＴ１，ＳＴ２は、書き込みおよび消去動作を行わず、通常のトランジスタ動作を行う。このため、ゲート電極１９Ｂは、ゲート電極１９Ａと電気的に接続される。すなわち、図４２に示すように、ゲート電極１９Ｂの上面を露出する複数の開口部が形成され、この開口部に導電層を埋め込んでコンタクト層２４を形成する。このようにして、選択トランジスタＳＴ１，ＳＴ２が形成される。

以上詳述したように本実施形態のＳＯＩ−ＮＡＮＤ型フラッシュメモリは、シリコン層１１とＳＯＩ層１３とを電気的に接続する導電層２２を備えている。これにより、ＢＯＸ絶縁層１２の下のシリコン層１１に印加された電位がＳＯＩ層１３に伝達されるため、シリコン層１１からのデータ消去が可能となる。

また、導電層２２の上面は、ＳＯＩ層１３の上面より低く設定される。さらに、導電層２２は、ｎ型拡散領域１３−４，１３−５に重なる領域を有しない。よって、導電層２２を設けたことによるフラッシュメモリの誤動作を防止することができる。

また、メモリセル部にソースおよびドレインとしての拡散層がないので、短チャネル効果に強い。同様に、拡散層がないので、接合起因によるデータの誤書き込みを抑制することができる。

また、ＳＯＩ基板を用いない従来の構造では、微細化に伴いチャネル不純物濃度が増大するため、チャネル容量が大きくなる。この結果、基板のポテンシャル制御がしにくくなるため書き込み特性の制御が困難となるが、本実施形態のようにＳＯＩ基板を利用すればこのような問題が発生しない。

なお、ＳＯＩ−ＮＡＮＤ型フラッシュメモリは、導電層２２を少なくとも１つ備えていればよい。このように構成した場合でも、シリコン層１１の電位をＳＯＩ層１３に供給することが可能である。

（第２の実施形態）
第２の実施形態は、ＳＯＩ−ＮＡＮＤ型フラッシュメモリの他の製造方法について示している。以下、図面を参照して、第２の実施形態に係るＳＯＩ−ＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、図１６までの製造工程は、第１の実施形態と同じである。

図４３および図４４に示すように、セル領域で浮遊ゲート電極１５上と、浮遊ゲート電極１５、トンネル絶縁膜１４およびＳＯＩ層１３の側面上とに、酸化やＳｉＯ_２の堆積等の方法により絶縁膜１６を形成する。

次に、図４５および図４６に示すように、絶縁膜１６の側面上に、例えばＳｉＮからなる側壁絶縁膜２１を形成する。ただし、絶縁膜１６およびＢＯＸ絶縁層１２がエッチング選択比が取れる材料で形成されている場合には、本工程（側壁絶縁膜２１の形成工程）は必ずしも必要ではない。

次に、図４７および図４８に示すように、側壁絶縁膜２１をマスクとして例えばＲＩＥ法を用いて、シリコン層１１の上面を露出するようにＢＯＸ絶縁層１２をエッチングする。その後、側壁絶縁膜２１を除去する。

次に、図４９および図５０に示すように、デバイス全面（ＳＯＩ層１３の開口部内および絶縁膜１６上を含む）に、不純物を高濃度に導入したポリシリコン層２２を堆積する。不純物の導電型は特に限定されず、ｎ型であってもよいし、ｐ型であってもよい。次に、図５１および図５２に示すように、ポリシリコン層２２の上面を、例えばＣＭＰ法を用いて平坦化する。

次に、図５３および図５４に示すように、ポリシリコン層２２を、上面の位置がＢＯＸ絶縁層１２の上面より高くかつＳＯＩ層１３の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。さらに、絶縁層２０を例えばＲＩＥ法を用いてエッチングする。このとき、浮遊ゲート電極１５上には、絶縁膜１６が除去されずに残存している。

次に、図５５および図５６に示すように、酸化やＳｉＯ_２の堆積等の方法により絶縁膜１６，１６Ａを形成する。具体的には、絶縁膜１６の膜厚を厚くし、かつ、ポリシリコン層２２の上面に絶縁膜１６Ａを形成する。なお、図５４に示した工程において、選択トランジスタ領域の浮遊ゲート電極１５上には、絶縁膜１６が存在していない。よって、図５５の工程において、選択トランジスタ領域の絶縁膜１６の膜厚は、メモリセル領域の絶縁膜１６より薄くなっている。浮遊ゲート電極１５の上面および側面上に形成された絶縁膜１６は、ゲート絶縁膜１６として機能する。

次に、図５７および図５８に示すように、デバイス全面（絶縁膜１６，１６Ａ上を含む）に絶縁層２５を堆積する。そして、絶縁層２５を、上面の位置がトンネル絶縁膜１４の上面より高くかつ浮遊ゲート電極１５の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。これにより、素子分離領域２５が形成される。

次に、図５９および図６０に示すように、素子分離領域２５および絶縁膜１６上に、ポリシリコン層を堆積することにより、制御ゲート電極１７を形成する。その後の工程は、第１の実施形態と同じである。

第２の実施形態に示したＳＯＩ−ＮＡＮＤ型フラッシュメモリでは、上記第１の実施形態と比べて、ポリシリコン層２２とＳＯＩ層１３との間に絶縁層１６が設けられているところが異なっている。ＳＯＩ層１３の側面に形成された絶縁膜１６は、非常に薄い。実際には、ＳＯＩ層１３の側面に形成された絶縁膜１６の膜厚は、図５５の工程により形成された最終的なゲート絶縁膜１６の膜厚の半分程度である。よって、ＳＯＩ層１３と導電層２２とが容量結合する。これにより、ＳＯＩ層１３の電位をシリコン層１１を介して制御することが可能となる。

また、本実施形態では、導電層２２の材料として、ポリシリコンを用いることが可能となる。これにより、製造コストを低減することが可能となる。その他の効果は、上記第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、ＳＯＩ−ＮＡＮＤ型フラッシュメモリの他の製造方法について示している。以下、図面を参照して、第３の実施形態に係るＳＯＩ−ＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、図４７までの製造工程は、第２の実施形態と同じである。また、この製造方法で参照する図６１乃至図７１は、図２のＸ方向（図２のＩＶ−ＩＶ線に対応する）に沿った断面図である。

図６１に示すように、デバイス全面（ＳＯＩ層１３の開口部内および絶縁膜１６上を含む）に、絶縁層３０を堆積する。絶縁層３０としては、例えばＴＥＯＳが用いられる。次に、図６２に示すように、絶縁層３０の上面を、例えばＣＭＰ法を用いて平坦化する。

次に、図６３に示すように、絶縁層３０を、上面の位置がＢＯＸ絶縁層１２の上面より高くかつＳＯＩ層１３の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。

次に、図６４に示すように、絶縁層３０上で絶縁膜１６の側面上に、例えばＳｉＮからなる側壁絶縁膜２１を形成する。次に、図６５に示すように、側壁絶縁膜２１をマスクとして例えばＲＩＥ法を用いて、シリコン層１１の上面を露出するように絶縁層３０をエッチングする。さらに、図６６に示すように、図６５の工程にて残存した絶縁層３０を、例えばＲＩＥ法を用いてエッチングする。

次に、図６７に示すように、側壁絶縁膜２１の底面より下の絶縁膜１６を除去する。その後、図６８に示すように、側壁絶縁膜２１を除去する。

次に、図６９に示すように、デバイス全面（ＳＯＩ層１３の開口部内および絶縁膜１６上を含む）に、不純物を高濃度に導入したポリシリコン層２２を堆積する。次に、図７０に示すように、ポリシリコン層２２の上面を、例えばＣＭＰ法を用いて平坦化する。

次に、図７１に示すように、ポリシリコン層２２を、上面の位置がＢＯＸ絶縁層１２の上面より高くかつＳＯＩ層１３の上面より低くなるように、例えばＲＩＥ法を用いてエッチングする。その後の製造工程は、第２の実施形態と同じである。

以上詳述したように本実施形態によれば、ＳＯＩ層１３に接触したポリシリコン層２２を形成することができる。その他の効果は、第１の実施形態と同じである。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＯＩ−ＮＡＮＤ型フラッシュメモリの回路図。 図１に示したＳＯＩ−ＮＡＮＤ型フラッシュメモリの構成を示す平面図。 図２に示したＩＩＩ−ＩＩＩ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図。 図２に示したＩＶ−ＩＶ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図。 図２に示したＶ−Ｖ線に沿ったＳＯＩ−ＮＡＮＤ型フラッシュメモリの断面図。 拡散層を有しないメモリセルトランジスタの断面図。 膜厚１０ｎｍのＳＯＩ層１３を用いた場合におけるＳＯＩ層１３の電位Ｖsubを変化させたときのドレイン電流Ｉｄを示す図。 膜厚５０ｎｍのＳＯＩ層１３を用いた場合におけるＳＯＩ層１３の電位Ｖsubを変化させたときのドレイン電流Ｉｄを示す図。 Ｖsub＝−１．１７Ｖに設定して、電圧ＶＦＧを変化させたときのドレイン電流Ｉｄを示す図。 本発明の第１の実施形態に係るメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１０に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１０に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図１１に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１２に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図１３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１４に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図１５に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１６に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図１７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図１８に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図１９に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図２０に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図２１に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図２２に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図２３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図２４に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図２５に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図２６に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図２７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図２８に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図２９に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図３０に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図３２に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図３３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図３３に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 本発明の第１の実施形態に係る選択トランジスタ部の製造工程を示すＸ方向に沿った断面図。 図３６に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図３７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図３８に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図３９に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図４０に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図４１に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 本発明の第２の実施形態に係るメモリセル部の製造工程を示すＸ方向に沿った断面図。 本発明の第２の実施形態に係るメモリセル部の製造工程を示すＹ方向に沿った断面図。 図４３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図４４に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図４５に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図４６に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図４７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図４８に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図４９に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図５０に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図５１に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図５２に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図５３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図５４に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図５５に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図５６に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 図５７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図５８に続くメモリセル部の製造工程を示すＹ方向に沿った断面図。 本発明の第３の実施形態に係るメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６１に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６２に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６３に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６４に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６５に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６６に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６７に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６８に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図６９に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。 図７０に続くメモリセル部の製造工程を示すＸ方向に沿った断面図。

符号の説明

ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＳＴ１，ＳＴ２…選択トランジスタ、１１…半導体層、１２…ＢＯＸ絶縁層、１３…ＳＯＩ層、１３−１…ｎ⁻型半導体領域１３、１３−２，１３−３…ｐ⁻型半導体領域、１３−４，１３−５…ｎ型拡散領域、１４…トンネル絶縁膜、１５…浮遊ゲート電極、１６…ゲート絶縁膜、１７…制御ゲート電極、１８…ゲート絶縁膜、１９…ゲート電極、２０…絶縁層、２１…側壁絶縁膜、２２…導電層、２３…絶縁膜、２４…コンタクト層、２５…素子分離領域、２６…層間絶縁層、３０…絶縁層。

Claims (11)

1. 第１の半導体層と、前記第１の半導体層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第２の半導体層とを有する基板と、
   それぞれが第１の方向に延在しかつ複数のメモリセルが直列に接続されて構成され、前記複数のメモリセルのそれぞれは、前記第２の半導体層上にトンネル絶縁膜、電荷蓄積層、ゲート絶縁膜および制御ゲート電極が順に積層されて構成された複数のメモリセル列と、
   前記第１の半導体層上で前記第１の絶縁層および前記第２の半導体層内に設けられ、かつ前記第１の半導体層と前記第２の半導体層とを電気的に接続する導電層と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記導電層は、前記複数のメモリセル列の間に設けられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記導電層の上面は、前記第２の半導体層の上面より低いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第２の半導体層には、データ消去時、前記第１の半導体層を介して消去電位が供給されることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記導電層は、前記複数のメモリセル列の間にそれぞれ設けられた複数の導電層部分を含むことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記メモリセル列の前記第１方向両側で前記第２の半導体層に設けられ、かつ前記メモリセル列に直列に接続された第１および第２の選択トランジスタをさらに具備することを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
7. 前記第１および第２の選択トランジスタは、前記第２の半導体層に設けられかつ電位が供給される第１および第２の拡散領域を含み、
   前記導電層は、前記第１の拡散領域と前記第２の拡散領域との間に設けられ、かつ前記第１および第２の拡散領域に接触しないことを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
8. 前記導電層は、前記第１の方向に延在することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 第１の半導体層、第１の絶縁層および第２の半導体層が積層された基板に、複数のメモリセルに対応する複数のトンネル絶縁膜および複数の電荷蓄積層を順に形成する工程と、
   前記複数の電荷蓄積層の間に形成された前記第２の半導体層および前記第１の絶縁層の一部をエッチングして、前記第２の半導体層および前記第１の絶縁層内に前記第１の半導体層の上面を露出する開口部を形成する工程と、
   前記開口部内に前記第１の半導体層と前記第２の半導体層とを電気的に接続する導電層を形成する工程と、
   前記複数の電荷蓄積層上に複数のゲート絶縁膜および複数の制御ゲート電極を順に形成する工程と
   を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
10. 前記導電層の上面は、前記第２の半導体層の上面より低いことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
11. 前記開口部を形成する工程は、
    前記電荷蓄積層をマスクとして前記第２の半導体層をエッチングする工程と、
    前記電荷蓄積層、前記トンネル絶縁膜および前記第２の半導体層の側面上に、側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜をマスクとして前記第１の絶縁層をエッチングする工程とを含むことを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置の製造方法。

Images