JPS58220464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ト）発明の技術分野 本発明はダイナミックランダムメモリセル［関しとくに
記憶セルに１１派利得のある所請ダイナミックゲインセ
ルに関する本のであシ、′そのセルへのデータの畳込の
効率を改善することＫよル出カ電圧を大きくシ、＃音等
のしよう乱に強くメモリの信頼性を高めることが可能な
セル構造に関する〇ω）従来技術と問題点 従来ダイナ建ツクランダムアクセスメモリセルｔｊｌり
のスイッチングトランジスタと１つの１１荷１ｆ８！キ
ヤパシタから成立ち、その蓄積電性の有無によって情報
の内容に対応づけていた。仁のため、動作上の支障ない
だけの充分々量の電荷の蓄積を行うためにキャパシター
はメモリセルの中で和尚な面積を占めこれを小型化する
には電界があった。

この理由は動作機構上％積電荷を大きな寄生容量バシタ
とピッ１１でａ荷が再分配された結果として生じるわず
かな値罠しかなル得ないためである。

これを改善し、大きな出力電圧が極めてわずかなキャパ
シター桐成嶽素で出来る方式が考案され公知となってい
る。これは埋込チャネル屋ＭＩＳ　）２ンジスタのチャ
ネル内に置かれた一ボテンシアル的に浮遊状態の接合ゲ
ートの電位を電荷の注入放出によってコントロールし、
尚紋Ｍｉｓ）ランジスタのドレインコンダクタンスの大
小を情報の０．１に対応づけて、これを検出するもので
、見掛上フローティングゲート飄不揮発性メモリ（ＦＡ
ＭＤ８等と称する）と似た読出し動作がなされる。即ち
メモリーセルの内容を読む場合はＭＩＤ）ランジスタに
電流を流せば良いわけで、時間的制約がなければ印加電
圧に郷しい大きな出力電圧が得られる。前記蓄積電荷層
メモリーが蓄積された電荷を読出Ｖｃ当つて放出すれは
情報の転送が終了するのに対し、このような閾値変調現
メモリーで線電圧が印加される限シセル祉電流を流し続
けるので大きな出力電圧が得られる。もちろん仁のよう
なメ）、。

モリ−セルにおいても電荷蓄積領域は存在しておシこの
点では電荷蓄積層の部類に入るわけであるが、ζこで蚤
する電荷祉メ曇す−セル内の埋込チャネル製ト２ンジス
タの閾値を変調するに充分な姐で良く、電荷自体が読出
されるので杜ないため極めて小製のキャパシタで実現さ
れる。ｉ九このように蓄積電荷に対し出力はスイッチン
グトランジスタの伝達コンダクタンス分の利得を４−）
て得られること、かつ蓄積電荷は放置すれば熱的平衝状
ＴｈＫ復帰する動的な特性を有していることからこのセ
ルＬしばしはダイナ々ツクゲインセルと呼知 はれる。この公的な例としてＢＰ、、ＫＮ　Ｃｈａｔｌ
＊ｒｊｒ＠ｓらが発赤したＴａｐｅｒ　ｌ５ｏｌａｔｅ
ｄ　Ｄｙｎａｍｉｏ　ＲＡＭΦｒｏｃ、１１　　　ｔｈ
　　ｃｏｎｆ、ｏｎ　　５ｏｌｉｄ　　５ｔａｔ＠　Ｄ
ｓｖｉａ＠ｓ、Ｊａｐａｖｅｓ＊Ｊｏｕｒｎａｌ　　ｏ
ｆ　　ＡｐｐＨｅｄ　　Ｐｈｙｓｌｏｓ、Ｖｏｌ　　１
９　　ｐｐ２０９〜２１２（１９８０）参照）が代表的
である。＃！１図及び第２図線このＲＡＭセルの互いに
直交する２つの断面を示すもので、ｎ脆領域２社塊込チ
ャネル屋トランジスタのチャネル部であシその中にポテ
ンシアル的に隔離されているＰ製領域１が埋込チャネル
内の浮遊ゲートである。埋込チャネルトランジスタのソ
ース、ドレイン領域５，６は菖２図では紙面Ｋｍ直方向
にあり、３次元立体構造のためその平面上表わされてい
ない０このセルの動作を簡単に説明する。ｎ型チャネル
２０表面酸化膜に終端する部分（第２図における両端部
）が情報の書込を制御するＰチャネル型ＭＯ８）ｊンジ
スタであるＯＰ型領領域１８がそのソースドレインとし
て機能する。このＭＯＳ）ｊンジスタのゲート絶縁層は
選択酸化時に形成されたいわゆるバードビーク部であシ
これがくさび製罠なっていることからテーパーアイソレ
ーテッド屋の名がある。ゲート４紘メモリーセルのデー
タ線として働き、書込でデータによってその電位を高、
低に切換え、通常読出し及び待機時はその中間の電位に
固定される。埋込チャネルトランジスタのドレインはビ
ット線に接続され、時期時は電源ｙ加と同電位にあシ、
ソースはワード線に接続されやはシ待期時祉電源と同電
位である。こζではれチャネルＮ埋込チャネルを仮定し
電源は正電位ｋ例えば５ｖにとる。しかし極性と電圧の
向を逆洗しても同じととである。

セル情報の読出はワード線電位を下げることから始まる
。これによって例えばセルの埋込チャネルトランジスタ
がオンであればビット線からワード線へ電流が流れ、ピ
ット線電位紘初期の電源と同じ高電位からやがて降下し
てい〈０センス・アンプはこの変化をダミーセル側との
比較で検知して情報の判定を行い、これを増幅して出力
データとする。ダミーセルは情報の０，１の中間の埋込
チャネルトランジスタの内部コンダクタンスを持つ素面 子を用いる。仁のときワード線電位はｍ度に降下させな
い仁とが必髪である。というのＬテーパ一部のＰチャネ
ルＭＯ８）ランジスタ即ち書込制御トランジスタはｎ領
域のホールに対するボテンシアルバリアが高いとき社オ
フして浮遊Ｐ壓ゲート１と基板は分離されているが、ワ
ード線の電圧が下が９ソ一ス電位が降下するにつれソー
ス寄のチャネルの一位は降下し、ホールに対するバリア
効果をなくしていくためである。従ってソース電位は高
々２．５ｖ程度までしか降下を許容しなければＰチャネ
ルトランジスタはオフ状態を保ち従って浮遊Ｐ型ゲート
１内の％荷は読出しでは失われず非破壊読出しが行われ
る。

実際には６該メモリーセルはダイナミック型でありてり
７レツシム動作の必要があるため、読出しごとにデータ
を入れ直す。従ってデータを取出したのちソース電１位
は接地電位まで引下げられてＰチャネルトランジスタは
導通し浮遊ゲートは基板と短絡する。この時点でこのセ
ルを見れは破壊読出し屋セル部類に楓すると言って支障
ない。次に読出しデータに対応した一位がデータ線に付
与され埋込チャネルトランジスタのゲート（これ祉デー
ー線そのものである）の電位祉０，１の中間的な値から
０又は１の何れかに対応した電位にドライブされる０次
に再びワード線電位を引上けＰチャネル型のトランジス
タをオフすると接合ゲートは浮遊状態となｐ１オフする
寸前のデータ線電位に対応したボテンシアルを保持する
。

書込動作社読出し動作の後手と同じで６４７ソ一ス電位
卸ちワード線電位が接地電位でＰチャネルトランジスタ
がオンしそいる状態でデータ線を開動してデータを書込
むｏしかしこの公知例においてはＰチャネル城書込制御
トランジスタはデータ（−皺ゲートでかつそのゲートが
データ線であること、つｔｂデータ線の電位によってＰ
チャネルトランジスタの一位がｆ動する問題がある。

（Ｑ　発明の目的 本発明はこの点を改菅し更に出力電圧のダイナミックマ
ージン即ちデータの％Ｑ＃　、　％ｌ＃間の出力電圧差
が大きい蝦［Ｍ、な動作原理のダイナミックメモリセル
を提供するものである。

０　発明の構成 本発明による半導体記憶装置は、−ｉｔ型型半導体版板
形成された基板と逆導電型埋込チャネル層と、当該チャ
ネル層中にあって該チャネル層と逆２４寛型の領域で構
成式れる接合ゲートとを有する埋込チャネル型電界効果
トランジスタから成るメモリセルを含み、該メモリセル
においては、骸ト２ンジスタの接合ゲートに接続しフィ
ールド領域上に延在する第１のゲート電極が形成され、
第１のグー）′Ｉｔ％上に絶−膜を介して第２のゲート
電極が形成されておシ、第１のゲート電極および前記接
合ゲートは埋込テヤネルト２ンジスタのフローディング
グー　トとして記憶情報に対応してその閾値電圧を変調
するようにしたことを％僧とするものである。即ち、前
記従来のテーパー・アイソレーテッド型ＲＡＭにおいて
はテーパー屋ＭＯＳトランジスタ部分のゲートがデータ
線と共用され、フィールド酸化膜上の配線層でアったた
めに書込データの−１〃即ちデータ線が高レベルのとき
にテーバ−トランジスタが導通するワード線電圧が高く
なるために実効的に書込まれる電圧の−が減少する欠点
がある点上、本発明はテーパーゲートトランジスタのゲ
ートを埋込チャネルトランジスタの接合ゲートの延長部
分によって構成して防ぐものである。

（ト）発明の実施例 第８図は本発明の実施例を示すメ％リセルのソース、ド
レイン方向断面図である。また第４図は同じメモリセル
のゲート幅方向の断面図を示す。

まず、この構造を得る製造方法を例示する。ここでは１
Ｍシリコン基板を用いる場合を示すがｎｆｆ１基板であ
っても印加電圧の極性を逆にし、用いる□　ドーパント
を変えれば同様の結果が得られる。Ｐ飄シリコン晶板、
例えば１０Ω−錆、（１００）面の基板１０に周知の選
択酸化法によってフィールド（アイソレーション）領域
、アクティブ領域を形成する。２０はフィールド領域に
形成された肉厚のフィールド酸化膜である。次にアクテ
ィブ領域全納 函を敲化しＷ′３００Ａ０の８１０．膜１９を形成する
。

次にアクティブ領域内のメモリセルを形成する部分にｎ
型のチャネル領域１２を形成するためイオン注入法によ
シリンを注入する。この工程はゲート酸化の前に行って
も良くまた注入イオンはヒ素でめうても良い。次にメモ
リセル部分の７−−テイングゲートとなるＰ型領域１１
を埋込チャネル内に形成するためゲート酸化Ｍ１９の一
部に細口部ｔもつようにレジストパターンを形成し、尚
該部分にボロンをイオン注入し、７ｃＩ−ティングゲー
トとするＰＡｔ領域１１を形成し、またそのとき用いた
レジストパターンをマスクとしてゲート酸化ｐＭ１９に
−ｒ−ッチング除去してＰｇ領域１１を表出させる０次
にレジストを剥離し、フｉ−ティンググート上の電極と
なるグー）を極層１７を被着する。これは前工程で形成
したｐ朧フ四−ディングゲート１１と電気的に接触させ
るため、ＰＭの不純瞼がドーピングされたポリシリコン
が好マシく、またこれ以外にもＰ型半導体とオーム性接
触の形成式れる材料であれは何でも良い。ここでポリシ
リコンＪ−１７を＄４図左右方向でフィールド領域２０
上へ延在させて図示の如くパターニングする。第３図左
右方向は後の工程でパターニングすることになるので、
仁の段階では十分幅広に残しておけばよい。次に当該ポ
リシリコン表面に例えば窒化珪素（ＳｉｓＮ４）ｋ１８
をＣＶＤ法で犀さ３００Ａ０被着するかもしくはポリシ
リコン表面を電接的に窒化して５ｉｓＮＪＩを形成する
。この層はメモリセルの電荷蓄積コンデンサの役目をす
るものであるため、リーク電流が少く準位面積当シの容
量のある膜はよシ良い結果をもたらす。次にフォトリン
グ２フイで周辺回路を形成する領域上のＰ型ポリシリコ
ン層及びその上部の窒化硅素層を除去てシリコン基板を
裸出しする。次にシリコン面を酸化し例えば３５０Ａ０
のＳｉＯ＊ｍを形成する。これは周辺回路のＭＯＳ　）
ランジスタのゲート酸化膜となる。このとき、前工程で
形成したＰｍポリシリコン層上の窒化硅素膜１８表面も
若干酸化きれるが、耐酸化性を有するためＫその厚さが
過大に厚くなったシすることはない。次にメモリセルの
データ線及び周辺回路ＭＯ８）？ンジスタのゲートとな
る第２層目のポリシリコン層１４を形成する。これはソ
ース、ドレイン電極１５．１６とのセルファ２イン形成
、及びその閾値の関係でｎ型にドープされることが好ま
しい。また、尚該層１４はポリシリコン以外に４モリブ
デンシリサイド等の合金や金属であってもかまわない。

次にゲートパターンをフォトリング２イフイで形成する
が、メモリセル領域においてはゲートパターンにひきつ
づき蓄積キヤパンク部の窒化硅素層１８、第１層目のＰ
型ポリシリコン層１７も同時にパターニングされる。そ
れ以後は従来のＭＤＳ）ランシ゛スタを形成する工程と
同じくソースドレイン領域となるｎ＋層１５ｔｌａゲー
トをｉスフとしてセルファ２インで形成し、眉間絶縁膜
、アルミニウム配線層と形成していく。周辺回路部では
この工程で通常通ｐのＭＯＢ）５）ンジスタを作れるこ
とは容易に理解されよう。

このように形成された本発明のメモリセルは従来のテー
パアイソレーテッド型と比べて、テーパ一部分のｐｎｐ
構造によるＭＯＳ）ランジスタのゲートが、埋込チャネ
ルトランジスタの７ｖ２−ティングゲートの延長部分で
ある。Ｐ型ポリシリコン１７でできている点が異る。こ
のことＫよる電気的な効果、動作上の相異を次に説明す
る。第５図はテーパ一部分のＰチャネルＭＯＢ）ｊンジ
スタのパックゲートζ電圧（横軸に対する閾値電圧（縦
軸）を示す。埋込チャネルトランジスタのｎｆｆ１チヤ
ネル１２がＰチャネルテーパートランジスタのパックゲ
ートとなることから、メモリーセルのワード線電圧を変
えることによってこれに接続された埋込チャネルトラン
ジスタのソースｎ＋領域及びこれに付随したｎｆｆ１埋
込チヤネルの電圧が変化しＰチャネルテーパートランジ
スタのパックゲート電圧が変調されるわけである。ワー
ド線電圧が高いレベル（正電圧）のときテーパートラン
ジスタにとってはパックゲートバイアスが強く印加され
ていることＫなシ＃！５図の特性を参照して判るように
尚該テーパートランジスタはオフ状態である。一方ワー
ド線電圧が低下すると、テーパートランジスタにとって
はパックゲート電圧が相対的Ｋｉｔｐ導通しやすくなる
。１／ｇ５図においてパックゲート電圧対閾値特性が横
軸と交わる点よりテーパートランジスタ社オンとなるわ
轄である。尚該トランジスタがオンするとＰ撤７■−テ
ィングゲート領域１１は基板と電気的に導通し、基板バ
イアスと同じ電圧−ＶＢＩをとる。つまシヮード線電圧
が高いレベルのときメ４リセルは保持状態、ワード線が
ほぼ接地電位のとき書込状態になる。実際に書込まれる
データの％　Ｑ　＃、％　ｌ　＃はワード線が接地レベ
ルで書込許容状態のときのデータ線電圧で決定される０
即ち書込許容状態のとき７四−ナインググー）（Ｐ型領
域）１１の電圧は書込データによらず基板電圧と同じで
あシ、次にワード線電圧を引上げ書込禁止状態（テーパ
ートランジスタがオフ）でデータ線１４の電圧を書込時
の電圧０又ｔｉ５（例えば）からその中間の電圧２．５
ＶＩＣ！Ｊセツトする段階で、７京−ティングゲートの
電圧がデータ線１４とフローティングゲート１１，１フ
間の容量性結合で０■から２．５ｖに引上げられるか、
５Ｖから２．５ＶＫ下けられるかＫよって変調されるた
めである。

第６及び館７図は以上の動作をよシ明確に説明するため
のメ先リセルの勢価回路図であり、第６図が従来のテー
パーアイソレーテッド型の場合を示し、第７図は本発明
の場合を示す。ここで、基板バイアス電圧線説明の都合
上ゼロとするが、これがあっても結果及び本発明の効果
は変わらない。

、（１１・、 Ｐチャネル書込制御トランジスタ（テーパートランジス
タ）のゲートの接続に違いがある点が等節回路上本発明
と従来のものを区別する。

まずデータ％０＃の書込を説明する。前記の如くワード
ｌ＃Ａ電圧を接地レベルとしテーパートランジスタをオ
ンさせる。データ％Ｏ〃の書込ではデータ線は接地レベ
ルとする０このときテーパートランジスタのパックゲー
ト電圧対間ｉ電圧特性を第８図（ａ）に示す。つまシこ
れはテーパートランジスタのＭＯＳゲートの電圧ＶＴＧ
＝００場合であシ、テーパートランジスタはバックゲー
ト電圧がＶＢ１以上でオフすることを示す。これはテー
パーアイソレーテッド屋でも本発明でも同じである。フ
ローティングゲート２１．３１とデータ線２４．３４間
のキャパシタ２８．３８　（本発明例ではその銹電体は
、窒化硅素膜）の容量をＣ１，フローティングゲート２
１．３１と埋込チャネル２２．３２間の接合容量をＣｊ
とすると、フローティングゲートの電圧ＶＦＧはデータ
線をＶＤ　Ｄ／　２　（２，５Ｖ　）にリセットする前
、即ちワード＋ｌ１１２５．３５の電圧を０から電源電
圧ＶＤＤ　ｔで引上げた直門は Ｃｊ Ｖｙｏ（ｔ＋−Ｇ屓丁（Ｖａｎ−Ｖａｔ）　　＝−（１
）となる。即ちワード線電圧は０　＝　Ｖｎ　Ｉまでは
テーパートランジスタがオンしているため、それ以降の
ワード線電圧変化分ＶＤＤ−ＶａｔがＣＴとＣｊで配分
されてフローティングゲートに与えられる。データ線を
ＶＤＤ／２　にリセットすると、となる。これが％　Ｑ
　／ｌ書込後の７０−ティングゲート電圧である。これ
はテーパーアイソレーテッド型も本発明も同じである。

（但しＣＩ、ＣＪの値そのものが異るので実際の数値は
異る。） 次に亀１〃書込を示す０このときはワード線２５゜３５
を接地レベルとしチーパート２ンジスタをオンさせると
ともにデータ線２４．３４は高レベル、例えは電源電圧
ＶＤＤとする。テーパートランジスタのバックゲート電
圧対−値電圧は従来のテーパーアイソレーテッド証にお
いては第８図（ｂ）に示す曲縁に従う。この塩出は、従
来のテーパートランジスタのゲートはデータ線であシデ
ータｆｓ電圧は％１Ｎ誉込書込は高レベルの値のためＰ
チャネル屋のテーパートランジスタはパックゲート電圧
に対して導電しにくい方にパックゲート特性が移動する
ためである。一方、本発明のメモリではテーパートラン
ジスタのゲート３７は７０−ティングゲート３１と同じ
電圧であシ、書込時にはフローティングゲート電圧は必
ず基板と等しい電圧になっていることがこのメモリの％
徴でオシ、このため書込データの％　Ｑ　／／、ＳＳ　
ｌ　／Ｉに依らず、つｔｂデータ線の電圧に依らずテー
パートランジスタのゲート電圧は書込時には基□板と同
一の電圧をもつ。従りてデータ気１〃書込時においても
テーパートランジスタの閾値のパックゲート依存性は第
８図（ａ）となる。

データｓＩｐ書込後のフローティングゲート電圧を求め
ると従来のテーパーアイソレーテッド戴ではワード線電
圧をＶＤＤまで引上げた直後は次にデータ線電圧をＶＤ
ＤからＶＤＤ　／　２　Ｋリセットし保持状態とすると ・・・・・・・・・・・・（４） 一方、本発明の場合は（４）式に対応する７０−テイン
ググート電圧は ・・・・・・・・・・・・（５） である。テータ気０〃と１＼ｌ〃の間のフローティング
ゲートの電圧差が大きい程書込゛まれた情報のダイナミ
ックレンジが広く好ましい。これをΔＶＦＧとし、これ
を求めると、テーパーアイソレーテッド壓では ４７ｙ　Ｇ　ｚ■ｙ　ｏ＋２１−ＶＦ　Ｇ（４）≧ 一方、本発明のメモリセルでは となシ本発明の方がΔＶｙｏが大きいことがわかる。

尚、１ここて引用したテーパーフィンレーテッド型ＲＡ
Ｍセルの従来飄の動作例としてワード線電圧が接地レベ
ルのときにチーパート２ンジスタが導通して、接合フロ
ーティングゲートが基板と同一電位となるタイプを引用
したが、必ずし４これに限らずワード線電圧が接地レベ
ルとしただけではチーパート〉ンジスタはオンせず、ゲ
ート即ちデータ線を駆動してはじめてデータ書込電流が
流れるタイプのセルも同様である。

パーアイソレーテッド厳に比べて大きくできることであ
る。すなわちテーパーアイソレーテッド型で社Ｃ！はフ
ローティングゲートの寸法そのもので規定されるためゲ
ート絶縁膜を薄くしない限ＦＪＣｘは増大しない。しか
し本発明においてはフローティングゲートよｙも外い面
積の電極（本発明の実施例ではＰ型ポリシリコン１７）
をキャパシタの対向電極として利用しているためである
。このためΔＶＦＧ　Ｂ実質メＫｊ！に大きな値を得る
仁とができるわけである。（（７）式参照） 従ってこの２点の利点によりて本発明のメモリは情報１
０＃％１’の間の埋込チャネルトランジスタの内部コン
ダクタンスの比をｊＥＫ大きくでき、実質上セルの出力
信号を大きくすることができ、雑音やアルファ線障害に
強くなる。

＃！９図は本発明の別の応用例を示すメモリセル断面図
である。これ紘第３図に対応するもので、これに直角な
方向の断面紘第４図と同一となる。

即ちフローティングゲートに接続されたｊ１１層目ゲー
トの一部がフィールド領域上にまたがる点は共通である
。第９図の場合第１層目ゲート４７は第２層目ゲート４
４の加工に先立って所定の寸法に加工され、その後絶縁
膜４８の被着につづき第２層目ゲートが加工されるため
、第１層目よシも第２層目の寸法を大きくしである。尚
、第９図に　　−おいて、４０紘Ｐ製シリコン基板、４
１紘７ｏ　−ティングゲート用Ｐ履領域、４２は埋込チ
ャネル用ｎ！ｉｌｌ領域、４８はテーパーランジスタの
ドレイン領域としても機能するＰ”Ｗチャネルヵ、ト領
域、４４はデータ線用１８２層目ポリシリコン層、４５
゜４６は埋込チャネルトランジス９のｎ”ｆｆｉソース
・ドレイン領域、４７はフローティングゲート領域４１
に接続してフィールド上に延在する第１層目ポリシリコ
ン層、４８は絶縁膜、５０［フィールド酸化膜である。

■　発明の効果 本発明によってダイナ２ツクゲインセルのテーパートラ
ンジスタの導通・鏡断を決定するワード線電圧が書込デ
ータに依らず一定となシ公知なテーパーアイソレーテッ
ド星メ篭りに対しよｐ多くの電荷を蓄積しよシ大きな餉
値変調効果を得られるので、セルの出力電圧の情報％Ｑ
　＃、％　ｌ　Ｉに対する差が大きくなシ、ノイズやア
ルファ線障害に強い半導体記憶装置を集現す゛ることが
できる０

【図面の簡単な説明】

第１図及び第２図は従来のテーパーアイソレーテッド星
セルの夫々異々る方向に沿りた断面図、第３図及び第４
図線本発明実施例のメモリセルの互いに直交する方向に
沿う断面図、第５図はテーパーゲートトランジスタのバ
ックゲート電圧対閾値の関係を示すグラフ、°第６図及
び第７図は夫々従来のテーパーアイソレーテッド型セル
及び本発明集流例のメモリセルの勢価回路図、第８図は
テーパーゲートトランジスタのパックゲート電圧対閾値
の変化を懺わすグラフ、第９図は本発明による他の実施
例のメモリセル断面図である。 １．１１，２１，３１，４１　　・・・・・・フローテ
ィングゲートル頴領域 ２．１２，２２，３２，４２　・・・・・・れｕｍ込チ
ャネル３．１３．４３　・・・・・川・・・・・・・・
・・・・・チャネルカッ）Ｐ壓領域 ４．１４，２４，３４．４４　　・・・・・・データ線
５．６．１Ｂ、１６，２５，２６，３５．＄６．４５．
４６・・・・・・・・・埋込チャネルトツンジ スタのソース・ドレイ ン領域 １７．１７，４７　・・・・・・・・・・・・・・・・
・・・・・第１層目ポリシリコン層（第１ゲート電極） ＩＬ３８．４８　・・・・・・・・・・・・・・・・・
・窒化珪紫膜〒　１　（￥１ 第　ゴ　関 ８ＺＣ￥１ 第　４　図

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板に形成された基板と逆導電ｍ坤込チ
   ャネル層と、邑核チャネル層中にあって該チャネル層と
   逆導を型の領域で構成される接合ゲートとを有する埋込
   チャネル型電界効果トランジスタから成るメモリセルを
   含み、該メモリセルにおいては、該トランジスタの接合
   ゲートに接続しフィールド領域上に延在するｊＦｌｌの
   ゲート電極が形成され、該第１のゲート電極上に絶縁膜
   を介して第２のゲート電極が形成されており、第１のゲ
   ート電極および前記接合ゲートは埋込チャネルトランジ
   スタのフルーティングゲートとして記憶情報に対応して
   その１鞠値電圧を変■するようＫしたことを特徴とした
   半導体記憶装置。