JPH0264992A - Ｂｉｃｏｍｓ ｓｒａｍの高性能バイポーラ差動センスアンプ - Google Patents
Ｂｉｃｏｍｓ ｓｒａｍの高性能バイポーラ差動センスアンプInfo
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- JPH0264992A JPH0264992A JP1131216A JP13121689A JPH0264992A JP H0264992 A JPH0264992 A JP H0264992A JP 1131216 A JP1131216 A JP 1131216A JP 13121689 A JP13121689 A JP 13121689A JP H0264992 A JPH0264992 A JP H0264992A
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来の技術及び【１
集積回路メモリ装置はしばしば、メモリ・セルの行と列
に編成され、行と列のアドレスを示すメモリ・アドレス
の部分の値に基づき、行とダｌは削切に選択される。こ
の様な装置では「ワード線」という用語は、アクティブ
な時にメモリ・セルのアドレス指定された行を選ぶ一組
の導体を一般的に意味する。「ビット線」というのは、
アドレス指定された行のメモリ・セルとセンスアンプの
間で、データを通信する一組の導体を一般的に意味する
。センスアンプは、関連するビット線上のデータのデー
タ状態を感知し、また−殻内に回路の出力ステージとの
通信のために、感知されたデータ状態を僧幅する回路で
ある。
に編成され、行と列のアドレスを示すメモリ・アドレス
の部分の値に基づき、行とダｌは削切に選択される。こ
の様な装置では「ワード線」という用語は、アクティブ
な時にメモリ・セルのアドレス指定された行を選ぶ一組
の導体を一般的に意味する。「ビット線」というのは、
アドレス指定された行のメモリ・セルとセンスアンプの
間で、データを通信する一組の導体を一般的に意味する
。センスアンプは、関連するビット線上のデータのデー
タ状態を感知し、また−殻内に回路の出力ステージとの
通信のために、感知されたデータ状態を僧幅する回路で
ある。
メモリ・セルがラッチを含むような静的メモリ・セルの
駆仙能力のために、多数の静的ランダム・アクセス・メ
モリ（ＳＲＡＭ）多重列は、−個のセンスアンプを共有
する。第１図ではメモリ・アレイの各列は、ｍ３により
各列のＩＩ＋連するバス・トランジスタ７を介して、関
連するセンスアンプ１０へ接続される。バス・トランジ
スタ７はターンオンされると、選択された列をセンスア
ンプ１０へ電気的に接続させる。チャージＱにおける変
化が、キャパシタンスＣとバス・トランジスタ７のキャ
パシタに渡る電圧−■における変化の乗法に相当し、即
ちＱ＝Ｃ”Ｖとなり、キャパシタを充電する時間ｔは、
チャージ電流１に対する関数Ｑであり、即ちｔ＝ｆ （
Ｑ／Ｉ）となる。バス・トランジスタ７は、センスアン
プ１０を駆動するため可能な限り大きくされるべきであ
る。しかしながらバス・トランジスタ７の寸法が大きく
なるにつれそのキャパシタンスが増大し、それゆえバス
・トランジスタ７のスイッチング速度が減速され、メモ
リ装置の動作は遅延する。
駆仙能力のために、多数の静的ランダム・アクセス・メ
モリ（ＳＲＡＭ）多重列は、−個のセンスアンプを共有
する。第１図ではメモリ・アレイの各列は、ｍ３により
各列のＩＩ＋連するバス・トランジスタ７を介して、関
連するセンスアンプ１０へ接続される。バス・トランジ
スタ７はターンオンされると、選択された列をセンスア
ンプ１０へ電気的に接続させる。チャージＱにおける変
化が、キャパシタンスＣとバス・トランジスタ７のキャ
パシタに渡る電圧−■における変化の乗法に相当し、即
ちＱ＝Ｃ”Ｖとなり、キャパシタを充電する時間ｔは、
チャージ電流１に対する関数Ｑであり、即ちｔ＝ｆ （
Ｑ／Ｉ）となる。バス・トランジスタ７は、センスアン
プ１０を駆動するため可能な限り大きくされるべきであ
る。しかしながらバス・トランジスタ７の寸法が大きく
なるにつれそのキャパシタンスが増大し、それゆえバス
・トランジスタ７のスイッチング速度が減速され、メモ
リ装置の動作は遅延する。
発明の目的
本発明の目的は、ＲＡＭ装置に新しくまた改良された感
知及びデコード手段を提供することである。
知及びデコード手段を提供することである。
本発明の目的は、静的ＲＡＭ装置に新しくまた改良され
た感知及びデコード手段を提供することである。
た感知及びデコード手段を提供することである。
本発明のもう一つの目的は、センスアンプのデータ線の
ロードを減らす静的ＲＡＭ装置に、感知及びデコード手
段を提供することである。
ロードを減らす静的ＲＡＭ装置に、感知及びデコード手
段を提供することである。
本発明の更にもう一つの目的は、メモリ・セルの各１１
に対して一個のセンスアンプを持つ静的ＲＡＭに、その
様な手段を提供することである。
に対して一個のセンスアンプを持つ静的ＲＡＭに、その
様な手段を提供することである。
本発明のまた別の目的は、その様な手段のためにレイア
ウトを提供することである。
ウトを提供することである。
本発明の以上のまたはその他の目的、及びその特徴と利
点は、図面と共に以下の詳細な説明から明らかとなろう
。尚図面の同様な部分には、同じ参照番号が用いられる
。
点は、図面と共に以下の詳細な説明から明らかとなろう
。尚図面の同様な部分には、同じ参照番号が用いられる
。
問題点を解決するための手段及び作用
本発明の前述の目的は、メモリ・セルを含むメモリ・ア
レイの各列と一対一に対応するセンスアンプを提供する
、感知とデコード手段により達成される。メモリの列は
対になるよう配置され、それぞれの対はセンスアンプと
関連する。
レイの各列と一対一に対応するセンスアンプを提供する
、感知とデコード手段により達成される。メモリの列は
対になるよう配置され、それぞれの対はセンスアンプと
関連する。
各センスアンプはトランジスタを含み、ｒＩＡ連する岨
に割当てられる。同じ組からのセンスアンプからの選択
されたトランジスタの端子は、互いに接続され一対のデ
ータ線を形成する。
に割当てられる。同じ組からのセンスアンプからの選択
されたトランジスタの端子は、互いに接続され一対のデ
ータ線を形成する。
センスアンプとそれらの関連するメモリ・セルの列の対
は、関連するメモリ・セルの列の対のメモリ・セルのビ
ッチに適合するように配置される。
は、関連するメモリ・セルの列の対のメモリ・セルのビ
ッチに適合するように配置される。
Ｋ五３
第１図に示されるようにバス・トランジスタ７により、
大きなキャパシタンスが可能なの−で、完全にバス・ト
ランジスタ７を取り除き、メモリ・セル・アレイの各列
にそれぞれセンスアンプを設け、列とセンスアンプを一
対一に対応させることが望ましい。加えて、センスアン
プの除去により、より小さくて効果的なビット線が生じ
る。これにより個々のセンスアンプの分解能が改良され
、除去されたセンスアンプと関連するキャパシタンスの
除去による、より小さな差ｉｌｌ電圧を検出できる。
大きなキャパシタンスが可能なの−で、完全にバス・ト
ランジスタ７を取り除き、メモリ・セル・アレイの各列
にそれぞれセンスアンプを設け、列とセンスアンプを一
対一に対応させることが望ましい。加えて、センスアン
プの除去により、より小さくて効果的なビット線が生じ
る。これにより個々のセンスアンプの分解能が改良され
、除去されたセンスアンプと関連するキャパシタンスの
除去による、より小さな差ｉｌｌ電圧を検出できる。
しかしながら各列に一個のセンスアンプを設けると、特
定のセンスアンプが駆動しなければならない負荷が増加
する。例えば２５６の行と１０２４の列に編成される２
５６ｋｂｉｔ ＳＲＡＭでは、センスアンプと列の一
対一の対応に対して、１０２４個のセンスアンプが提供
されなければならない。選択された列と関連するセンス
アンプは、１０２３個の他のセンスアンプに接続可能な
データ線を、駆動できなければならない。特にデータ線
から選択されなかったセンスアンプを減結合する分離ト
ランジスタにより提供される寄生負荷を含む、その様な
長いデータ線の容量性の負荷は、各センスアンプに大き
な駆動トランジスタを必要とするか、または読出しアク
セス時間を遅くする。
定のセンスアンプが駆動しなければならない負荷が増加
する。例えば２５６の行と１０２４の列に編成される２
５６ｋｂｉｔ ＳＲＡＭでは、センスアンプと列の一
対一の対応に対して、１０２４個のセンスアンプが提供
されなければならない。選択された列と関連するセンス
アンプは、１０２３個の他のセンスアンプに接続可能な
データ線を、駆動できなければならない。特にデータ線
から選択されなかったセンスアンプを減結合する分離ト
ランジスタにより提供される寄生負荷を含む、その様な
長いデータ線の容量性の負荷は、各センスアンプに大き
な駆動トランジスタを必要とするか、または読出しアク
セス時間を遅くする。
各列に一個のセンスアンプか提供される構造では、ある
寸Ｆｋ（即ちセンスアンプ・ビッチ）におけるセンスア
ンプに必要な空間は、メモリ・セルの列−１１！Ｊ（即
ち列ピツチ）を提供するのに必要な空間より大きくはな
く、ＳＲＡＭ１！’置の組立てに必要な集積回路の寸法
を著しく拡大しない。当然この様なビッチの制約は、セ
ンスアンプ内に提供され得る駆動トランジスタの寸法を
制限する。
寸Ｆｋ（即ちセンスアンプ・ビッチ）におけるセンスア
ンプに必要な空間は、メモリ・セルの列−１１！Ｊ（即
ち列ピツチ）を提供するのに必要な空間より大きくはな
く、ＳＲＡＭ１！’置の組立てに必要な集積回路の寸法
を著しく拡大しない。当然この様なビッチの制約は、セ
ンスアンプ内に提供され得る駆動トランジスタの寸法を
制限する。
第２図では静的ランダム・アクセス・メモリ（ＳＲＡＭ
）１のブロック図が示される。ＳＲＡＭ１のこの実施例
では２５６にビット・メモリが示され、−個の入出力端
子Ｉ１０を持つ（即ら、ＳＲＡＭ１は１メモリに付き２
５６にとして構成される）。ＳＲＡＭ１の記憶素子はア
レイ２に収められ、これはこの実施例においては２５６
の行、１０２４の列に構成させる。ＳＲＡＭＩはアドレ
ス情報をアドレス人力Ａｎで受ける。２５６にビット・
メモリ内の各ビットを別々にアドレス指定するために、
アドレス人力△。は１８個ある。もちろんもし−度に一
個以上のビットがアドレス指定されるならば（例えば、
もし２５６にビットＳＲＡＭＩが３２にの８ｆｌｌｉｌ
のメモリで構成されており、８個の入力と８個の出力を
持つならば）、アドレス入力へ〇は少なくてすむ。
）１のブロック図が示される。ＳＲＡＭ１のこの実施例
では２５６にビット・メモリが示され、−個の入出力端
子Ｉ１０を持つ（即ら、ＳＲＡＭ１は１メモリに付き２
５６にとして構成される）。ＳＲＡＭ１の記憶素子はア
レイ２に収められ、これはこの実施例においては２５６
の行、１０２４の列に構成させる。ＳＲＡＭＩはアドレ
ス情報をアドレス人力Ａｎで受ける。２５６にビット・
メモリ内の各ビットを別々にアドレス指定するために、
アドレス人力△。は１８個ある。もちろんもし−度に一
個以上のビットがアドレス指定されるならば（例えば、
もし２５６にビットＳＲＡＭＩが３２にの８ｆｌｌｉｌ
のメモリで構成されており、８個の入力と８個の出力を
持つならば）、アドレス入力へ〇は少なくてすむ。
アドレス人力Ａ。はアドレス・バッファ４で受けられ、
公知のようにこのアドレス・バッファ１４Ｇよ、アドレ
ス人力Ａ。で外部に示されるアドレスの値を読み取り、
保持する。１８個のアドレス・ビットの８個がアドレス
φバッファ４で受けられ、このような８個のビットが行
アドレスに対応し、Ｘデコーダ６に送信され、アレイ２
の２５６の行の一つを選択する。アドレス・バッファ４
で受けられた残りの１０ｆｌｌＮのビットは、列アドレ
スに対応し、第一ステージのＹデコーダに通信され、１
０２４個の第一ステージのセンスアンプ１０（バー個で
感知されるべき、アレイ２の１０２４の列の一つを選択
する。１０２４の列のそれぞれと対応する１０２４個の
第一ステージのセンスアンプのそれぞれは、以下で説明
されるように一対の相補的なビット線と関連し、１０２
４個の第一ステージのセンスアンプの選択された一個は
、相補ビット線の差ａ電圧を感知する。ピッ１〜線プル
アツプ・トランジスタ２１のバンクがＳＲＡＭ１に捉供
され、これは以下で詳細に説明される。
公知のようにこのアドレス・バッファ１４Ｇよ、アドレ
ス人力Ａ。で外部に示されるアドレスの値を読み取り、
保持する。１８個のアドレス・ビットの８個がアドレス
φバッファ４で受けられ、このような８個のビットが行
アドレスに対応し、Ｘデコーダ６に送信され、アレイ２
の２５６の行の一つを選択する。アドレス・バッファ４
で受けられた残りの１０ｆｌｌＮのビットは、列アドレ
スに対応し、第一ステージのＹデコーダに通信され、１
０２４個の第一ステージのセンスアンプ１０（バー個で
感知されるべき、アレイ２の１０２４の列の一つを選択
する。１０２４の列のそれぞれと対応する１０２４個の
第一ステージのセンスアンプのそれぞれは、以下で説明
されるように一対の相補的なビット線と関連し、１０２
４個の第一ステージのセンスアンプの選択された一個は
、相補ビット線の差ａ電圧を感知する。ピッ１〜線プル
アツプ・トランジスタ２１のバンクがＳＲＡＭ１に捉供
され、これは以下で詳細に説明される。
１０個の列アドレス・ビットの５個が、第二ステージの
Ｘデコーダ１２へ接続され、第二ステ・〜ジのセンスア
ンプ１４の一個を選択する。第２図には二個の分離した
Ｙデコーダ８と１２が示されるが、第二ステージのＸデ
コーダ１２は、第一ステージのＹデコーダ８に組み込ま
れても良い。もし多重デコード・ステージが第一ステー
ジのＹデコーダ８内にあることが望ましく、またもしデ
コード・ステージ間に、第二ステージのセンスアンプ１
４の一個を選択するのに必要な段階でブレークが生じた
ならば、この様な組込みは第二ステージのセンスアンプ
１４の出力を用い、適切な第二ステージのセンスアンプ
１４を選ぶだけではなく、列アドレス信号のデコーディ
ングにおいて第一ステージのセンスアンプ１０も選択す
る。１０２４個の第一ステージのセンスアンプ１０は、
３２個ごとに３２のグループに分けられ、各グループに
は出力としての一対の相補的な局所データ線１６がある
。第二ステージのセンスアンプ１４の一個は、３２の第
一ステージのヒンスアンプのグループそれぞれと関連し
、その入力において局所データ線１６の関連する一対を
受ける。一対の相補的なデータ・アウト［１１８は、第
二ステージのセンスアンプ１４で駆動される。ＶＳｔｗ
上、列アドレスに対応する第一ステージのセンスアンプ
１０が、第一ステージＹのデコーダ８で付能され、一方
Ｙデコーダ８はアレイ２から関連する一対のビット線の
データ状態を感知することから、第一ステージのセンス
アンプ１０の残りを不作動にする。選択された列を持つ
第一ステージのセンスアンプ１０のグループに対応する
、第二ステージのセンスアンプ１４の一個もまた付能さ
れ、第二ステージのセンスアンプ１４の残りは不作動に
される。第二ステージのセンスアンプ１４の選択された
一個はデータ・アウト線１８上に、その入力における局
所データ［１１６の差動電圧の増幅である差動電圧を示
し、入出力回路２０へ送信する。入出力回路２０はデー
タ・アウト線１８の状態を、入出力端子Ｉ１０に伝える
。
Ｘデコーダ１２へ接続され、第二ステ・〜ジのセンスア
ンプ１４の一個を選択する。第２図には二個の分離した
Ｙデコーダ８と１２が示されるが、第二ステージのＸデ
コーダ１２は、第一ステージのＹデコーダ８に組み込ま
れても良い。もし多重デコード・ステージが第一ステー
ジのＹデコーダ８内にあることが望ましく、またもしデ
コード・ステージ間に、第二ステージのセンスアンプ１
４の一個を選択するのに必要な段階でブレークが生じた
ならば、この様な組込みは第二ステージのセンスアンプ
１４の出力を用い、適切な第二ステージのセンスアンプ
１４を選ぶだけではなく、列アドレス信号のデコーディ
ングにおいて第一ステージのセンスアンプ１０も選択す
る。１０２４個の第一ステージのセンスアンプ１０は、
３２個ごとに３２のグループに分けられ、各グループに
は出力としての一対の相補的な局所データ線１６がある
。第二ステージのセンスアンプ１４の一個は、３２の第
一ステージのヒンスアンプのグループそれぞれと関連し
、その入力において局所データ線１６の関連する一対を
受ける。一対の相補的なデータ・アウト［１１８は、第
二ステージのセンスアンプ１４で駆動される。ＶＳｔｗ
上、列アドレスに対応する第一ステージのセンスアンプ
１０が、第一ステージＹのデコーダ８で付能され、一方
Ｙデコーダ８はアレイ２から関連する一対のビット線の
データ状態を感知することから、第一ステージのセンス
アンプ１０の残りを不作動にする。選択された列を持つ
第一ステージのセンスアンプ１０のグループに対応する
、第二ステージのセンスアンプ１４の一個もまた付能さ
れ、第二ステージのセンスアンプ１４の残りは不作動に
される。第二ステージのセンスアンプ１４の選択された
一個はデータ・アウト線１８上に、その入力における局
所データ［１１６の差動電圧の増幅である差動電圧を示
し、入出力回路２０へ送信する。入出力回路２０はデー
タ・アウト線１８の状態を、入出力端子Ｉ１０に伝える
。
第２図のＳＲＡＭ１の入出力回路２０もまた、入出力端
子Ｉ１０から入力データを受ける。読出しまたはｌ込み
サイクルが望ましいかどうかの決定は、入出力回路２０
に接続される端子Ｒ／Ｗの状態による。書込みサイクル
の量大出力回路２０は、入出力端子Ｉ１０で外部に示さ
れた論理状態を、データ・イン・パス２２へ示し、これ
はアレイ２の選択されたメモリ・セルへの送信に対する
、第一ステージのセンスアンプ１０への入力データの真
実で補足的な状態を示す。データ・イン・パス２２もプ
ルアップ制御回路２３へ接続され、以下で詳細に説明さ
れる工込み回復動作をもたらす。
子Ｉ１０から入力データを受ける。読出しまたはｌ込み
サイクルが望ましいかどうかの決定は、入出力回路２０
に接続される端子Ｒ／Ｗの状態による。書込みサイクル
の量大出力回路２０は、入出力端子Ｉ１０で外部に示さ
れた論理状態を、データ・イン・パス２２へ示し、これ
はアレイ２の選択されたメモリ・セルへの送信に対する
、第一ステージのセンスアンプ１０への入力データの真
実で補足的な状態を示す。データ・イン・パス２２もプ
ルアップ制御回路２３へ接続され、以下で詳細に説明さ
れる工込み回復動作をもたらす。
ＳＲＡＭＩも基準電圧回路２４を持ち、これは電ｌ１ｌ
Ｔｉ圧Ｖ と■ （接地電位）を受ける。
Ｔｉ圧Ｖ と■ （接地電位）を受ける。
ｃｃ ｅｅ
°Ｍ源電圧Ｖ とＶ はバイアスのために、Ｓｃｃ
ｅｅ ＲＡＭＩ中くまなくトランジスタに送られる。これは第
２図では簡略化のために図示されない。ここに記載され
るＳＲＡＭ１の特定な実施例は、ＢｉｃＭＯ８ＳＲＡＭ
であり、バイポーラ・トランジスタと、ｐチャンネルと
ｎチ１１ンネルのＭＯＳトランジスタを用いる。ＳＲＡ
Ｍ１の本実施例のある回路は、エミッタ結合論理回路で
実現される。エミッタ結合論理回路が利用されるとき、
基準電圧回路２４は、バンド・ギャップ基準電圧を提供
する。
ｅｅ ＲＡＭＩ中くまなくトランジスタに送られる。これは第
２図では簡略化のために図示されない。ここに記載され
るＳＲＡＭ１の特定な実施例は、ＢｉｃＭＯ８ＳＲＡＭ
であり、バイポーラ・トランジスタと、ｐチャンネルと
ｎチ１１ンネルのＭＯＳトランジスタを用いる。ＳＲＡ
Ｍ１の本実施例のある回路は、エミッタ結合論理回路で
実現される。エミッタ結合論理回路が利用されるとき、
基準電圧回路２４は、バンド・ギャップ基準電圧を提供
する。
第３図ではＢｉＣＭＯ３ＳＲＡＭ１に組込まれる、従来
の０ＭＯ８静的メモリ・セル２４が示される。メモリ・
セル２４は公知の交さ結合インバータの実現化により構
成される。ｐチャンネルとｎチャンネルの両方が利用可
能なので、ＣＭＯＳインバータがメモリ・セル２４で用
いられる。
の０ＭＯ８静的メモリ・セル２４が示される。メモリ・
セル２４は公知の交さ結合インバータの実現化により構
成される。ｐチャンネルとｎチャンネルの両方が利用可
能なので、ＣＭＯＳインバータがメモリ・セル２４で用
いられる。
メモリ・セル２４の第一のＣＭＯＳインバータは、ｐチ
ャンネル・トランジスタ２６とｎチャンネル・トランジ
スタ２８から形成され、それらのソース・ドレイン間の
通路はＶ と接地の間で直列 Ｃ に接続され、それらのゲートは互いにつながれる。
ャンネル・トランジスタ２６とｎチャンネル・トランジ
スタ２８から形成され、それらのソース・ドレイン間の
通路はＶ と接地の間で直列 Ｃ に接続され、それらのゲートは互いにつながれる。
メモリ・セル２４の第二のＣＭＯＳインバータは、同様
に構成され、ｐチャンネル・トランジスタ３０とｎチャ
ンネル・トランジスタ３２を有し、それらのソース・ド
レイン間の通路はＶ と接地 Ｃ の間で直列に接続され、またそれらのゲートも共有であ
る。交さ結合はトランジスタ２６と２８のゲートが、ト
ランジスタ３０と３２のドレイン（第３図のノード３２
）に接続され、またトランジスタ３０と３２のゲートが
、トランジスタ２６と２８のドレイン（第３図のノード
３１）に接続されることにより達成される。ｎチ１１ン
ネル・パス・トランジスタ３４は、そのソース・ドレイ
ン通路をノードＳ１と第一のビット線ＢＬの間に接続し
、そのゲートをワード線Ｗしに接続する。ｎチャンネル
・パス・トランジスタ３６も同様に、そのソース・ドレ
イン通路をノードＳ２と第二のビット線Ｂｔ の間に
接続し、そのゲートをワード線ＷＬに接続する。
に構成され、ｐチャンネル・トランジスタ３０とｎチャ
ンネル・トランジスタ３２を有し、それらのソース・ド
レイン間の通路はＶ と接地 Ｃ の間で直列に接続され、またそれらのゲートも共有であ
る。交さ結合はトランジスタ２６と２８のゲートが、ト
ランジスタ３０と３２のドレイン（第３図のノード３２
）に接続され、またトランジスタ３０と３２のゲートが
、トランジスタ２６と２８のドレイン（第３図のノード
３１）に接続されることにより達成される。ｎチ１１ン
ネル・パス・トランジスタ３４は、そのソース・ドレイ
ン通路をノードＳ１と第一のビット線ＢＬの間に接続し
、そのゲートをワード線Ｗしに接続する。ｎチャンネル
・パス・トランジスタ３６も同様に、そのソース・ドレ
イン通路をノードＳ２と第二のビット線Ｂｔ の間に
接続し、そのゲートをワード線ＷＬに接続する。
機能上ノードＳ１と８２の電圧は、メモリ・セル２４内
のＣＭＯＳインバータの交さ結合の特性により、必然的
に互いの論理補数となるであろう。
のＣＭＯＳインバータの交さ結合の特性により、必然的
に互いの論理補数となるであろう。
アドレス人力Ａｎで受けられる行アドレスに従い、ワー
ド線ＷＬは第２図に示されるＸデコーダ６により生かさ
れ、パス・トランジスタ３４と３６はターンオンされ、
ノードＳ１と８２をそれぞれビット線ＢＬとＢし に接
続する。従ってビット線ＢＬとＢＬ の状態は、メモ
リ・セル２４がワード線ＷＬを生かすことによりそこへ
接続されるときに、互いに論理補数となるであろう。
ド線ＷＬは第２図に示されるＸデコーダ６により生かさ
れ、パス・トランジスタ３４と３６はターンオンされ、
ノードＳ１と８２をそれぞれビット線ＢＬとＢし に接
続する。従ってビット線ＢＬとＢＬ の状態は、メモ
リ・セル２４がワード線ＷＬを生かすことによりそこへ
接続されるときに、互いに論理補数となるであろう。
この実施例についてこれまで説明してきたように、第２
図のアレイ２には２５６のワード線ＷＬと、１０２４対
のビット線ＢＬとＢＬ がある。
図のアレイ２には２５６のワード線ＷＬと、１０２４対
のビット線ＢＬとＢＬ がある。
Ｘデコーダ６によりデコードされる行アドレスのそれぞ
れの値に対して、一つのワード線ＷＬが生かされ、１０
２４個のメモリ・セル２４を１０２４対のビットＩ！Ｂ
ＬとＢＬ−に接続する。他の２５５のワード線ＷＬは低
い論理レベルにあるので、−度につき各列の選択された
ワード線ＷＬとＩＩＩＮする一個のメモリ・セル２４の
みが、ビット線ＢＬとＢＬ の対に接続される。
れの値に対して、一つのワード線ＷＬが生かされ、１０
２４個のメモリ・セル２４を１０２４対のビットＩ！Ｂ
ＬとＢＬ−に接続する。他の２５５のワード線ＷＬは低
い論理レベルにあるので、−度につき各列の選択された
ワード線ＷＬとＩＩＩＮする一個のメモリ・セル２４の
みが、ビット線ＢＬとＢＬ の対に接続される。
第４図ではアレイ２の列が示される。簡略化のために、
二つのワード線ＷＬ とＷＬ だけｎ
ｎ＋１ に関連して、二つのメモリ・セル２４のみが示される。
二つのワード線ＷＬ とＷＬ だけｎ
ｎ＋１ に関連して、二つのメモリ・セル２４のみが示される。
前述のように各列は、２５６の独立したワード線ＷＬと
関連する２５６のメモリ・セル２４を持つ。第３図に示
された列ではセル２４は、相補ビット線ＢＬとＢＬ
に接続するよう示される。
関連する２５６のメモリ・セル２４を持つ。第３図に示
された列ではセル２４は、相補ビット線ＢＬとＢＬ
に接続するよう示される。
ビット線ＢＬとＢＬ は、第一ステージのセンスアン
プ１０に接続され、またｎ−ｐ−ｎプルアップ・トラン
ジスタ３８ａと３８ｔ）をそれぞれ介してＶ。。へつな
がる。プルアップ・トランジスタ３８−よ、第２図に示
されるビット線プルアップ・トランジスタ２１に対応す
る。プルアップ・トランジスタ３８ａと３８ｂのベース
は、プルアップ制御回路２３で駆動され、この回路はデ
ータ・イン・バス２２で、入出力回路２０からクロック
された入力データを受ける。プルアップ中レジスタ３９
ａと３９ｂは、トランジスタ３８ａと３８ｂのエミッタ
と、ビット線Ｂ１−とＢＬ の間でそれぞれ接続され
、読出し動作中にトランジスタ３８ａと３８ｂによりプ
ルアップされるとき、ビット線ＢＬとＢＬ のクロス
・オーバのタイミング（関知されたデータを示す）をで
きる限り効率的にする。
プ１０に接続され、またｎ−ｐ−ｎプルアップ・トラン
ジスタ３８ａと３８ｔ）をそれぞれ介してＶ。。へつな
がる。プルアップ・トランジスタ３８−よ、第２図に示
されるビット線プルアップ・トランジスタ２１に対応す
る。プルアップ・トランジスタ３８ａと３８ｂのベース
は、プルアップ制御回路２３で駆動され、この回路はデ
ータ・イン・バス２２で、入出力回路２０からクロック
された入力データを受ける。プルアップ中レジスタ３９
ａと３９ｂは、トランジスタ３８ａと３８ｂのエミッタ
と、ビット線Ｂ１−とＢＬ の間でそれぞれ接続され
、読出し動作中にトランジスタ３８ａと３８ｂによりプ
ルアップされるとき、ビット線ＢＬとＢＬ のクロス
・オーバのタイミング（関知されたデータを示す）をで
きる限り効率的にする。
第一ステージのセンスアンプ１０は、二個の■ミッタ結
合ｎ−ｐ−ｎトランジスタ４２ａと４２ｂを含み、それ
らのベースはビット線ＢＬとＢＬにそれぞれ接続される
。トランジスタ４２ａと４２ｂのエミッタは、ｎチャン
ネル・トランジスタ４５のドレインに接続し、そのソー
スは接地につながり、そのゲートは線ＹＳＥＬにつなが
る。
合ｎ−ｐ−ｎトランジスタ４２ａと４２ｂを含み、それ
らのベースはビット線ＢＬとＢＬにそれぞれ接続される
。トランジスタ４２ａと４２ｂのエミッタは、ｎチャン
ネル・トランジスタ４５のドレインに接続し、そのソー
スは接地につながり、そのゲートは線ＹＳＥＬにつなが
る。
トランジスタ４５は列が選択されないとき（即ち線ＹＳ
ＥＬが低いとき）ターンオフされ、列が選択されるとき
く即ち線ＹＳＥＬが高いとき）、電流澹として機能する
ようにターンオンされる。線Ｙ Ｓ Ｅ Ｌもｎチャン
ネル・トランジスタ４７に接続され、線ＹＳＥＬが低い
ためにトランジスタ４７がオンされるとき、ビット線Ｂ
ＬとＢ［を均等にするように働く。列が選択されないサ
イクルの間特定の列に対して、ＩＩＹｓＥＬは低であり
、ビット線ＢＬとＢＬ を均等にする。トランジスタ
４２ａと４２ｂのコレクタは、局所データ線１６ と１
６にそれぞれ接続される。この実施例に関してこれまで
述べられてきたように、３２個の第一ステージのセンス
アンプ１０が、局所データ線１６と１６ を共有する。
ＥＬが低いとき）ターンオフされ、列が選択されるとき
く即ち線ＹＳＥＬが高いとき）、電流澹として機能する
ようにターンオンされる。線Ｙ Ｓ Ｅ Ｌもｎチャン
ネル・トランジスタ４７に接続され、線ＹＳＥＬが低い
ためにトランジスタ４７がオンされるとき、ビット線Ｂ
ＬとＢ［を均等にするように働く。列が選択されないサ
イクルの間特定の列に対して、ＩＩＹｓＥＬは低であり
、ビット線ＢＬとＢＬ を均等にする。トランジスタ
４２ａと４２ｂのコレクタは、局所データ線１６ と１
６にそれぞれ接続される。この実施例に関してこれまで
述べられてきたように、３２個の第一ステージのセンス
アンプ１０が、局所データ線１６と１６ を共有する。
局所データ！１１１６と１６−は、レジスタ４４により
■。０にプルアップされる。
■。０にプルアップされる。
特定の列に対する寝込み回路は、ｎチャンネル・トラン
ジスタ４８ａと４８ｂを含み、それらのソース・ドレイ
ン通路は、ビット線Ｂ［とＢＬそれぞれと接地間の通路
で接続される。ｎチャンネル・トランジスタ４８ａと４
８ｂのゲートは、ソレソレテータ・イン′ｍ２２−ト２
２テｔｉ１１１Ｉｌｌサレ、そのうち一方は書込み動作
が起こるときに高い論理レベルにされる。この選択は入
出力端子［１０で受けられる入力データにより、データ
・イン線２２と２２ の間で行われる。読出しサイクル
の間、データ・イン線２２と２２ は両方とも低い論理
レベルに止まる。ｎチャンネル・トランジスタ４６ａと
４６ｂは、一方ではトランジスタ４８ａと４８ｂと、他
方ではビット線ＢＬとＢＬ の間でそれぞれ直列に接
続される。トランジスタ４６ａと４６ｂの両方のゲート
は線ＹＳＥＬにより制御され、よってデータ・イン線２
２と２２ の状態は、１０２４の列の選ばれたもののみ
に影響を与え、また他の列からは分離される。
ジスタ４８ａと４８ｂを含み、それらのソース・ドレイ
ン通路は、ビット線Ｂ［とＢＬそれぞれと接地間の通路
で接続される。ｎチャンネル・トランジスタ４８ａと４
８ｂのゲートは、ソレソレテータ・イン′ｍ２２−ト２
２テｔｉ１１１Ｉｌｌサレ、そのうち一方は書込み動作
が起こるときに高い論理レベルにされる。この選択は入
出力端子［１０で受けられる入力データにより、データ
・イン線２２と２２ の間で行われる。読出しサイクル
の間、データ・イン線２２と２２ は両方とも低い論理
レベルに止まる。ｎチャンネル・トランジスタ４６ａと
４６ｂは、一方ではトランジスタ４８ａと４８ｂと、他
方ではビット線ＢＬとＢＬ の間でそれぞれ直列に接
続される。トランジスタ４６ａと４６ｂの両方のゲート
は線ＹＳＥＬにより制御され、よってデータ・イン線２
２と２２ の状態は、１０２４の列の選ばれたもののみ
に影響を与え、また他の列からは分離される。
第５図は読出し動作における、第４図の選択された列に
対する等価回路を示す。第７図はタイミング線図であり
、第一のサイクルにおける読出しサイクルの動作を示す
。読出しサイクルの間第４図のデータ・イン線２２と２
２−の両方は、低い論理レベルであろう。それに対応し
てプルアップ制御回路２３は、各プルアップ・トランジ
スタ３８ａと３８ｂ（第５及び６図のノードＡと８）の
ベースに対して■。０を示し、よってトランジスタ３８
ａと３８ｂのエミッタの電圧は等しく■。
対する等価回路を示す。第７図はタイミング線図であり
、第一のサイクルにおける読出しサイクルの動作を示す
。読出しサイクルの間第４図のデータ・イン線２２と２
２−の両方は、低い論理レベルであろう。それに対応し
てプルアップ制御回路２３は、各プルアップ・トランジ
スタ３８ａと３８ｂ（第５及び６図のノードＡと８）の
ベースに対して■。０を示し、よってトランジスタ３８
ａと３８ｂのエミッタの電圧は等しく■。
。−ｖｂ。であり、ｖｂｏはベース・エミッタ接合に渡
る順バイアス・ダイオード降下である。そのワード線Ｗ
Ｌにより選択されたメモリ・セル２４は、ビット線ＢＬ
どＢＬ に差動電圧を示すであろう。これはビット線
Ｂしが、ビット線８Ｌに比べて高い場合に起こる。従っ
てビット線ＢＬがビット線ＢＬ−よりも高いので、ｌ！
！１１１１する第一ステージのセンスアンプ・トランジ
スタ４２ａは、ビット線ＢＬ と関連するトランジス
タ４２ｂよりもひんばんにターンオンする。トランジス
タ４５がオンであり、トランジスタ４２ａと４２ｂを流
れる電流の合計を一定に保つ電流源として＊ｉするので
、トランジスタ４２ａのベースにおける高い駆動により
、トランジスタ４５に流れる電流の大容量が、トランジ
スタ４２ｂではなくトランジスタ４２ａを流れる。プル
アップ・トランジスタ３８ａと３８ｂのために、ビット
線ＢＬはほぼ■ −ｖｂｏに止まり、一方ビット線Ｂ
Ｌ−は Ｃ 第７図に示されるように電圧が少々降下する。
る順バイアス・ダイオード降下である。そのワード線Ｗ
Ｌにより選択されたメモリ・セル２４は、ビット線ＢＬ
どＢＬ に差動電圧を示すであろう。これはビット線
Ｂしが、ビット線８Ｌに比べて高い場合に起こる。従っ
てビット線ＢＬがビット線ＢＬ−よりも高いので、ｌ！
！１１１１する第一ステージのセンスアンプ・トランジ
スタ４２ａは、ビット線ＢＬ と関連するトランジス
タ４２ｂよりもひんばんにターンオンする。トランジス
タ４５がオンであり、トランジスタ４２ａと４２ｂを流
れる電流の合計を一定に保つ電流源として＊ｉするので
、トランジスタ４２ａのベースにおける高い駆動により
、トランジスタ４５に流れる電流の大容量が、トランジ
スタ４２ｂではなくトランジスタ４２ａを流れる。プル
アップ・トランジスタ３８ａと３８ｂのために、ビット
線ＢＬはほぼ■ −ｖｂｏに止まり、一方ビット線Ｂ
Ｌ−は Ｃ 第７図に示されるように電圧が少々降下する。
トランジスタ４２ａはトランジスタ４２ｂと比べて、ト
ランジスタ４５を通る電流の大容量を導通し、局所デー
タ線１６ は低くされ、一方局所データ線１６は、トラ
ンジスタ４２ｂを介する最小の駆動のために高いままで
ある。局所デτり線１６と１６ を共有する他の第一ス
テージのセンスアンプ１０は、夫々のトランジスタ４５
をターンオンし、よってデータ１１１１６と１６ の一
つをプルダウンするトランジスタのみが、選択された列
と関連するより高いビット線ＢＬまたはＢＬにより駆動
されるトランジスタ４２ａまたは４２ｂであろう。
ランジスタ４５を通る電流の大容量を導通し、局所デー
タ線１６ は低くされ、一方局所データ線１６は、トラ
ンジスタ４２ｂを介する最小の駆動のために高いままで
ある。局所デτり線１６と１６ を共有する他の第一ス
テージのセンスアンプ１０は、夫々のトランジスタ４５
をターンオンし、よってデータ１１１１６と１６ の一
つをプルダウンするトランジスタのみが、選択された列
と関連するより高いビット線ＢＬまたはＢＬにより駆動
されるトランジスタ４２ａまたは４２ｂであろう。
第６図は第４図に示された本発明により構成された列に
対する、書込み動作の間の等価回路を示す。データ・イ
ン線２２または２２ の一つが、入出力端子Ｉ１０で受
けられる入力データにより、入出力回路２０で高いレベ
ルにされる。ここで説明される例ではデータ・イン線２
２は、占込み動作に対して高い論理レベルにされる。こ
れは第７図で示されるように、時間ｔＷの時に起こる。
対する、書込み動作の間の等価回路を示す。データ・イ
ン線２２または２２ の一つが、入出力端子Ｉ１０で受
けられる入力データにより、入出力回路２０で高いレベ
ルにされる。ここで説明される例ではデータ・イン線２
２は、占込み動作に対して高い論理レベルにされる。こ
れは第７図で示されるように、時間ｔＷの時に起こる。
従って第４図の列のトランジスタ４８ｂは、データ・イ
ン線２２によってターンオンされるであろう。
ン線２２によってターンオンされるであろう。
ＹＳＥＬは選択された列に対して高いレベルにされるの
で、トランジスタ４８ｂは第６図に示されるように、低
いレベルにされるビット線ＢＬ−を選び、書込みに影響
を与える。
で、トランジスタ４８ｂは第６図に示されるように、低
いレベルにされるビット線ＢＬ−を選び、書込みに影響
を与える。
本発明によるとプルアップ制御回路２３は、プルアップ
・トランジスタ３８ａと３８ｂのベースに対して、書込
み動作の開始時ｔＷから、書き込まれるデータの状態に
応じて、様々なレベルのバイアスを示す。ノードＢ％即
らトランジスタ３８ｂのベースにおいて、プルアップ制
御回路は■。
・トランジスタ３８ａと３８ｂのベースに対して、書込
み動作の開始時ｔＷから、書き込まれるデータの状態に
応じて、様々なレベルのバイアスを示す。ノードＢ％即
らトランジスタ３８ｂのベースにおいて、プルアップ制
御回路は■。
。を印加する。これはデータ・イン線２２（１２２では
なく）が高くされるので、トランジスタ３８ｂは低いレ
ベルにされるビット線ＢＬ−と関連するからである。本
発明によると時＠ｔＷから、プルアップ１ｌｌｔＥ回路
２３はノードＡ（トランジスタ３８ａのベース）に、読
出しサイクルの間に印加されたバイアスより減少した電
圧を印加する。
なく）が高くされるので、トランジスタ３８ｂは低いレ
ベルにされるビット線ＢＬ−と関連するからである。本
発明によると時＠ｔＷから、プルアップ１ｌｌｔＥ回路
２３はノードＡ（トランジスタ３８ａのベース）に、読
出しサイクルの間に印加されたバイアスより減少した電
圧を印加する。
この実施例において印加された電圧は、トランジスタ５
０ａがトランジスタ３８ａのベースをバイアスすること
による、■ｏｏからの一個のダイオード降下（Ｖ
）である。従って「高い」ピッｅ ト１１（低くされたビット線、この場合ではビット１１
８Ｌと逆のビット線）では、プルアップ・トランジスタ
３８ａはバイアスされて導電性になり、しかしそれゆえ
にプルアップ・トランジスタ３８ａのエミッタの電圧が
、読出しサイクルに比べて減少される。この場合高いビ
ットＩＩＢＬの電圧は、書込み動作の間■。ｃ ”■
ｂｅであり、一方低いビットＩｍＢＬ の電圧はＶ。
０ａがトランジスタ３８ａのベースをバイアスすること
による、■ｏｏからの一個のダイオード降下（Ｖ
）である。従って「高い」ピッｅ ト１１（低くされたビット線、この場合ではビット１１
８Ｌと逆のビット線）では、プルアップ・トランジスタ
３８ａはバイアスされて導電性になり、しかしそれゆえ
にプルアップ・トランジスタ３８ａのエミッタの電圧が
、読出しサイクルに比べて減少される。この場合高いビ
ットＩＩＢＬの電圧は、書込み動作の間■。ｃ ”■
ｂｅであり、一方低いビットＩｍＢＬ の電圧はＶ。
０にプルダウンされる。
トランジスタ４６ｂと４８ｂがビット線ＢＬを■ に
し、メモリ・セル２４のノードＳ２ ｅ （第３図参照）を低いレベルにするので書込みは達成さ
れ、よってメモリやセル２４の交さ結合インバータは望
ましいデータ状態を読み取る。ビット１１ＢＬ−の低い
レベルは、第一ステージのセンスアンプ１０のトランジ
スタ４２ｂをターンオフするだろう。トランジスタ４２
ａがトランジスタ４５を通る電流の全てを導通するとし
ても（そのベースは電圧ｖ −２■ｂ。であり、これ
はト Ｃ ランジスタ４２ａをオンにしておくのに十分である）、
トランジスタ４２ａのベースに流れ込む電流は限定され
、よってビット線ＢＬはほぼ電圧Ｖ。。−２■ｂ８に止
まるだろう。トランジスタ４６ｂと４８ｂを介するビッ
ト線ＢＬ の低いレベルの効果は、第一ステージのセ
ンスアンプ１０に勝るものであり、メモリ・セル２４に
望ましいデータを書き込む。−度メモリ・！ル２４のノ
ードＳ２とビットｉ＊ＢＬ−の寄生キャパシタンスが放
電されると、ビット１１［３Ｌ の電圧が第７図に示
されるように、はぼ電圧■ｅｅに降下する。
し、メモリ・セル２４のノードＳ２ ｅ （第３図参照）を低いレベルにするので書込みは達成さ
れ、よってメモリやセル２４の交さ結合インバータは望
ましいデータ状態を読み取る。ビット１１ＢＬ−の低い
レベルは、第一ステージのセンスアンプ１０のトランジ
スタ４２ｂをターンオフするだろう。トランジスタ４２
ａがトランジスタ４５を通る電流の全てを導通するとし
ても（そのベースは電圧ｖ −２■ｂ。であり、これ
はト Ｃ ランジスタ４２ａをオンにしておくのに十分である）、
トランジスタ４２ａのベースに流れ込む電流は限定され
、よってビット線ＢＬはほぼ電圧Ｖ。。−２■ｂ８に止
まるだろう。トランジスタ４６ｂと４８ｂを介するビッ
ト線ＢＬ の低いレベルの効果は、第一ステージのセ
ンスアンプ１０に勝るものであり、メモリ・セル２４に
望ましいデータを書き込む。−度メモリ・！ル２４のノ
ードＳ２とビットｉ＊ＢＬ−の寄生キャパシタンスが放
電されると、ビット１１［３Ｌ の電圧が第７図に示
されるように、はぼ電圧■ｅｅに降下する。
自込み動作中の高いビット線ＢＬにお番プる、トランジ
スタ３８ａの減少されたバイアスの利点は全て、書込み
動作の後の時間の間と、読出し動作（Ｌ！］ ＃５ｍ込
み回復時間）に先立つときに明白である。第７図では時
間１ｒにおいて書込みサイクルが終わり、データ・イン
線２２または２２ の−方（この場合ではａ２２）が、
高から低の論理レベルへ移行する。この例ではこれによ
りトランジスタ４８ｂはターンＡフされ、ビット線Ｂ
Ｌ を■ｅｅから減結合し、またそれをプルアップ・
トランジスタ３８ｂに反応するように覆る。プルアップ
制御回路２３は、また低いレベルに戻るデータ・イン線
２２にも反応的であり、トランジスタ３８ａと３８ｂ（
それぞれノードＡと８）のペースのバイアスをＶｃｃへ
戻す。例えばビット線Ｂし のような、前の書込みサイ
クルにおいて低かったビット線に対して、プルアップ・
トランジスタ３８ｂのこのバイアシングは、前述の読出
しサイクルでのように、ヒツト線ＢＬ−をもとのＶ。
スタ３８ａの減少されたバイアスの利点は全て、書込み
動作の後の時間の間と、読出し動作（Ｌ！］ ＃５ｍ込
み回復時間）に先立つときに明白である。第７図では時
間１ｒにおいて書込みサイクルが終わり、データ・イン
線２２または２２ の−方（この場合ではａ２２）が、
高から低の論理レベルへ移行する。この例ではこれによ
りトランジスタ４８ｂはターンＡフされ、ビット線Ｂ
Ｌ を■ｅｅから減結合し、またそれをプルアップ・
トランジスタ３８ｂに反応するように覆る。プルアップ
制御回路２３は、また低いレベルに戻るデータ・イン線
２２にも反応的であり、トランジスタ３８ａと３８ｂ（
それぞれノードＡと８）のペースのバイアスをＶｃｃへ
戻す。例えばビット線Ｂし のような、前の書込みサイ
クルにおいて低かったビット線に対して、プルアップ・
トランジスタ３８ｂのこのバイアシングは、前述の読出
しサイクルでのように、ヒツト線ＢＬ−をもとのＶ。
。−■ｂｏヘブルアップする。例えばビット線ＢＬのよ
うに、前の１込みサイクルでは高かったヒツト線に対し
て、プルアップ・トランジスタ３８ａのバイアシングは
、前述の読出しサイクルでのように、ビットｌ１ＢＬを
■。。−２■ｂｅからもとの■。ｃ−ｖｂｅへとプルア
ップする。
うに、前の１込みサイクルでは高かったヒツト線に対し
て、プルアップ・トランジスタ３８ａのバイアシングは
、前述の読出しサイクルでのように、ビットｌ１ＢＬを
■。。−２■ｂｅからもとの■。ｃ−ｖｂｅへとプルア
ップする。
選択されたメモリ・セル２４のデータ状態が、書込みサ
イクルで書き込まれた状態と同じであれば、二つのビッ
ト線ＢＬとＢＬ は第７図の第一の読み出しサイクル
で示されるように、差動電圧に戻るだろう。ビットＩＩ
ＢＬとＢＬ−の電圧は、読出し状態になる前にクロス・
オーバしないので、この例においては速度の改良は明白
ではない。しかしながら第二の読出しサイクルで読み出
されたデータが、書込みサイクルで書き込まれたものと
逆である場合、ビット線ＢＬとＢＬ の電圧は、１ｒ
の後早い時点でクロス・オーバする。これは書込みサイ
クルの間の高い側における、プルアップ・トランジスタ
３８のベースの減少されたバイアスによるものである。
イクルで書き込まれた状態と同じであれば、二つのビッ
ト線ＢＬとＢＬ は第７図の第一の読み出しサイクル
で示されるように、差動電圧に戻るだろう。ビットＩＩ
ＢＬとＢＬ−の電圧は、読出し状態になる前にクロス・
オーバしないので、この例においては速度の改良は明白
ではない。しかしながら第二の読出しサイクルで読み出
されたデータが、書込みサイクルで書き込まれたものと
逆である場合、ビット線ＢＬとＢＬ の電圧は、１ｒ
の後早い時点でクロス・オーバする。これは書込みサイ
クルの間の高い側における、プルアップ・トランジスタ
３８のベースの減少されたバイアスによるものである。
この例は第７図の第二の読出しサイクルで示され、書込
みサイクルで書き込まれたものと違う行のメモリ・セル
２４が、（違うデータを読み出すために）第二の読出し
サイクルで読み出されたものと仮定する。
みサイクルで書き込まれたものと違う行のメモリ・セル
２４が、（違うデータを読み出すために）第二の読出し
サイクルで読み出されたものと仮定する。
高い側のビット線、この場合はビット線Ｂしが、プルア
ップ・トランジスタ３８Ｈにより、低い電圧（Ｖ
−２Ｖ ”）からより高い電圧（ｖ。
ップ・トランジスタ３８Ｈにより、低い電圧（Ｖ
−２Ｖ ”）からより高い電圧（ｖ。
ｃｃ ｂｅ
。−■ｂｏ−ｄ■；ｄ■は読出しにおいて低い側のビッ
ト線となるため、デルタ電圧となる）へと高められるの
で、ビット線ＢＬの電圧とビット線Ｂし の電圧のクロ
ス・オーバは、第７図に示されるように時ｒ＠ｔＳにて
生じる。クロス・オーバの時点（ｔｓ）において、第一
ステージのセンスアンプ１０は、前述のように適切なデ
ータ状態にフリップする。これは高い状態のビット線（
この場合はビット線ＢＬ ）が、低い側のビット線（
ＢＬ）よりも強く、それに関連するトランジスタ４２を
駆！１３ ｕ、読出しを達成するからである。
ト線となるため、デルタ電圧となる）へと高められるの
で、ビット線ＢＬの電圧とビット線Ｂし の電圧のクロ
ス・オーバは、第７図に示されるように時ｒ＠ｔＳにて
生じる。クロス・オーバの時点（ｔｓ）において、第一
ステージのセンスアンプ１０は、前述のように適切なデ
ータ状態にフリップする。これは高い状態のビット線（
この場合はビット線ＢＬ ）が、低い側のビット線（
ＢＬ）よりも強く、それに関連するトランジスタ４２を
駆！１３ ｕ、読出しを達成するからである。
もし適切な書込みからの高い側のビットＩＩ（＠えばビ
ット線ＢＬ）が、読出しサイクルの間の電圧と同じ電圧
■。ｃ−ｖｂｅから下がっているならば、上がっている
ビットｌｌ１ＢＬとのクロス・オーバの点は、ｔ、の後
の時間まで起こらないであろう。第７図に示される波形
のＢＬ”は、トランジスタ３８ａの書込みバイアスが書
込みナイクルの間において、読出しサイクルのときと同
様である場合のビット線の特性を示す。後者のクロス・
オーバ点は第７図に時間ｔ ′として示される。高い側
のプルアップ・トランジスタの様々なバイアスによるア
クセス時間の改良は、時間ｔ ′と時間ｔＳの間の時間
差である。
ット線ＢＬ）が、読出しサイクルの間の電圧と同じ電圧
■。ｃ−ｖｂｅから下がっているならば、上がっている
ビットｌｌ１ＢＬとのクロス・オーバの点は、ｔ、の後
の時間まで起こらないであろう。第７図に示される波形
のＢＬ”は、トランジスタ３８ａの書込みバイアスが書
込みナイクルの間において、読出しサイクルのときと同
様である場合のビット線の特性を示す。後者のクロス・
オーバ点は第７図に時間ｔ ′として示される。高い側
のプルアップ・トランジスタの様々なバイアスによるア
クセス時間の改良は、時間ｔ ′と時間ｔＳの間の時間
差である。
第８図では第一ステージのセンスアンプ１０のグループ
の局所データ線１６への、またそれらが関連する第二ス
テージのセンスアンプ１４への相互接続が説明される。
の局所データ線１６への、またそれらが関連する第二ス
テージのセンスアンプ１４への相互接続が説明される。
前述のように、１０２４個の第一ステージのセンスアン
プ１０ｏ乃至１０１０２３は、３２のグループに分けら
れる。第一ステージのセンスアンプ１０ ｏ乃至１０３
１は、第一のグループであり、第一ステージのセンスア
ンプ１０ 乃至１０６３は第二のグループとなり、以
下同様に続く。グループにされた第一ステージのセンス
アンプ１０のそれぞれの出力は、相補的な局所データ線
１６と１６ の共通な一対ヘワイヤードＡＮＤされる。
プ１０ｏ乃至１０１０２３は、３２のグループに分けら
れる。第一ステージのセンスアンプ１０ ｏ乃至１０３
１は、第一のグループであり、第一ステージのセンスア
ンプ１０ 乃至１０６３は第二のグループとなり、以
下同様に続く。グループにされた第一ステージのセンス
アンプ１０のそれぞれの出力は、相補的な局所データ線
１６と１６ の共通な一対ヘワイヤードＡＮＤされる。
第一ステージのセンスアンプ１０のグループからの局所
データ線１６と１６の８対は、グループと関連する第二
ステージのセンスアンプ１４の入力へ示される。例えば
、第二ステージのセンスアンプ１４ｏは、第一ステージ
のセンスアンプ１０ 乃至１０３１から、局所データ線
１６と１６−をうける。
データ線１６と１６の８対は、グループと関連する第二
ステージのセンスアンプ１４の入力へ示される。例えば
、第二ステージのセンスアンプ１４ｏは、第一ステージ
のセンスアンプ１０ 乃至１０３１から、局所データ線
１６と１６−をうける。
１０２４１１１の第一のステージのセンスアンプ１０の
一個が、列アドレスの１０のビットにより選択され、選
択された行にある関連する列のメ２モリ・セルを感知す
る。この選択は第一ステージのＹデコーダ８により行わ
れ、これは唯一の選択されたＩＩＹｓＥＬ（第８図には
示されず）を、第２図のアドレス人力Ａ。で受けられた
１０ビツトの列アドレスの値により、第一ステージのセ
ンスアンプ１０のそれぞれに送信する。選択されなかっ
た第一ステージのアンプ１０は材間されず、相補的な局
所データＩ！１６の両方に高いインピーダンスを示す。
一個が、列アドレスの１０のビットにより選択され、選
択された行にある関連する列のメ２モリ・セルを感知す
る。この選択は第一ステージのＹデコーダ８により行わ
れ、これは唯一の選択されたＩＩＹｓＥＬ（第８図には
示されず）を、第２図のアドレス人力Ａ。で受けられた
１０ビツトの列アドレスの値により、第一ステージのセ
ンスアンプ１０のそれぞれに送信する。選択されなかっ
た第一ステージのアンプ１０は材間されず、相補的な局
所データＩ！１６の両方に高いインピーダンスを示す。
第一ステージのセンスアンプ１０の選択された一個によ
る感知動作の結果は、一対の局所データ線１６に示され
、線の対の一方が低いレベルにされる。これは以下で詳
細に説明される。
る感知動作の結果は、一対の局所データ線１６に示され
、線の対の一方が低いレベルにされる。これは以下で詳
細に説明される。
列アドレスに選択された第一ステージのセンスアンプ１
０を含む、第一ステージのセンスアンプ１０のグループ
に対応する、第二ステージのセンスアンプ１４は材間さ
れ、局所データ線１６に示される差動電圧を増幅し、一
対の相補的なデータ・アウト線１８と１８ に増幅され
た差動電圧を示す。選択は第二ステージのＹデコーダで
行われ、これはこの例では列アドレスの５個の最上位の
ビットを受け、また選択線５ＳＬＯ乃至５ＳＬ３１の一
つを、第二ステージのセンスアンプ１４に送りそれを材
間する。第二ステージのセンスアンプ１４の出力は、デ
ータ・アウト線１８と１８ でワイヤードＯＲされる。
０を含む、第一ステージのセンスアンプ１０のグループ
に対応する、第二ステージのセンスアンプ１４は材間さ
れ、局所データ線１６に示される差動電圧を増幅し、一
対の相補的なデータ・アウト線１８と１８ に増幅され
た差動電圧を示す。選択は第二ステージのＹデコーダで
行われ、これはこの例では列アドレスの５個の最上位の
ビットを受け、また選択線５ＳＬＯ乃至５ＳＬ３１の一
つを、第二ステージのセンスアンプ１４に送りそれを材
間する。第二ステージのセンスアンプ１４の出力は、デ
ータ・アウト線１８と１８ でワイヤードＯＲされる。
第二ステージのセンスアンプ１４の選択されなかったも
のは不動作にされ、データ・アウト線１８の両方に高い
インピーダンスを示し、第二ステージのセンスアンプ１
４の選択されたものに、データ・アウト線１８と１８の
状態を定めさせる。第２図に示されたようにデータ・ア
ウト線１８と１８ は、入出力回路２０で受けられ、入
出力端子Ｉ１０へ送信される。
のは不動作にされ、データ・アウト線１８の両方に高い
インピーダンスを示し、第二ステージのセンスアンプ１
４の選択されたものに、データ・アウト線１８と１８の
状態を定めさせる。第２図に示されたようにデータ・ア
ウト線１８と１８ は、入出力回路２０で受けられ、入
出力端子Ｉ１０へ送信される。
第９図では、ＳＲＡＭ１の本実施例での列デコードと感
知の手段が説明される。第２図に関連してこれまで説明
されてきたように本発明のこの実施例によると、−個の
第一ステージのセンスアンプ１０は、アレイ２の１０２
４個の列のそれぞれと関連している。第一ステージのセ
ンスアンプ１０は、３２個の第一ステージのセンスアン
プ１０ごとに、３２のグループに分けられる。第９図は
３２個の第一ステージのセンスアンプ１０の一つのグル
ープの相互接続と、相補的な局所データ線１６の駆動を
示す。
知の手段が説明される。第２図に関連してこれまで説明
されてきたように本発明のこの実施例によると、−個の
第一ステージのセンスアンプ１０は、アレイ２の１０２
４個の列のそれぞれと関連している。第一ステージのセ
ンスアンプ１０は、３２個の第一ステージのセンスアン
プ１０ごとに、３２のグループに分けられる。第９図は
３２個の第一ステージのセンスアンプ１０の一つのグル
ープの相互接続と、相補的な局所データ線１６の駆動を
示す。
第一ステージのセンスアンプ１０ｏ乃至１０３１は、第
９図の略図に示される。第４図に示されたように前記第
一ステージのセンスアンプのそれぞれは、トランジスタ
４２ａと４２ｂを持ち、それらのベースはそれぞれビッ
ト線ＢＬとＢＬ−に接続され、それらのコレクタは局所
データ線１６と１６ にそれぞれ接続される。トランジ
スタ３８ａと３８ｂのエミッタは互いに接続され、トラ
ンジスタ４５を介して■。。へつながれる。第一ステー
ジのセンスアンプ１０のそれぞれは、そのトランジスタ
４５のゲートにおいて、第一ステージのＹデコーダ８か
ら、ＩＹＳＥＬで唯一の選択された信号を受ける。例え
ば第一ステージのセンスアンプ１０ ｏ□線ＹＳＥＬｏ
を受け、第一ステージのセンスアンプ１０１はｌ１ＹＳ
ＥＬ１を受け、以下同様に続く。前述のように１０２４
個の第一ステージのセンスアンプの各々は、それぞれに
関連する［ＩＹＳＥＬ、（ｎはＯ乃至１０２３）で唯一
の選択された信号を受ける。これはここで説明されるＳ
ＲＡＭ１が、１メモリが２５６にとして構成されるから
である。従ってその関連する選択線ＹＳＥＬの高い論理
レベルによる所定の読出し動作に対して、第一ステージ
のセンスアンプ１０の一個のみが材間され、第一ステー
ジのセンスアンプ１０の選択されない残りは、それらの
選択線ＹＳＥＬに低い論理レベルを受ける。
９図の略図に示される。第４図に示されたように前記第
一ステージのセンスアンプのそれぞれは、トランジスタ
４２ａと４２ｂを持ち、それらのベースはそれぞれビッ
ト線ＢＬとＢＬ−に接続され、それらのコレクタは局所
データ線１６と１６ にそれぞれ接続される。トランジ
スタ３８ａと３８ｂのエミッタは互いに接続され、トラ
ンジスタ４５を介して■。。へつながれる。第一ステー
ジのセンスアンプ１０のそれぞれは、そのトランジスタ
４５のゲートにおいて、第一ステージのＹデコーダ８か
ら、ＩＹＳＥＬで唯一の選択された信号を受ける。例え
ば第一ステージのセンスアンプ１０ ｏ□線ＹＳＥＬｏ
を受け、第一ステージのセンスアンプ１０１はｌ１ＹＳ
ＥＬ１を受け、以下同様に続く。前述のように１０２４
個の第一ステージのセンスアンプの各々は、それぞれに
関連する［ＩＹＳＥＬ、（ｎはＯ乃至１０２３）で唯一
の選択された信号を受ける。これはここで説明されるＳ
ＲＡＭ１が、１メモリが２５６にとして構成されるから
である。従ってその関連する選択線ＹＳＥＬの高い論理
レベルによる所定の読出し動作に対して、第一ステージ
のセンスアンプ１０の一個のみが材間され、第一ステー
ジのセンスアンプ１０の選択されない残りは、それらの
選択線ＹＳＥＬに低い論理レベルを受ける。
第９図に示されるグループに関して、もし線Ｙ５ＥＬｏ
乃至ＹＳＥＬ３１のいずれも、第一ステージのＹデコー
ダ８により選択されなかったら、トランジスタ４５の全
ては、第一ステージのセンスアンプ１０ ｏ乃至１０３
１に対してオフとなるであろう１．この場合第一ステー
ジのセンスアンプ１０ｏ７１Ｊ至１０３１のいずれもが
どららかの線を低にするように何面されないので、レジ
スタ４４が局所データ線１６と１６ の両方をＶ。０に
する。
乃至ＹＳＥＬ３１のいずれも、第一ステージのＹデコー
ダ８により選択されなかったら、トランジスタ４５の全
ては、第一ステージのセンスアンプ１０ ｏ乃至１０３
１に対してオフとなるであろう１．この場合第一ステー
ジのセンスアンプ１０ｏ７１Ｊ至１０３１のいずれもが
どららかの線を低にするように何面されないので、レジ
スタ４４が局所データ線１６と１６ の両方をＶ。０に
する。
第９図に示されるグループの第一ステージのセンスアン
プ１０ 乃至１０３１の一個が選択され１こ場合、グル
ープ内の選択されなかった第一ステージのセンスアンプ
１０は、それらの関連する選択線ＹＳＥＬでやはり低い
論理レベルを受け、選択されなかった第一ステージのセ
ンスアンプ１０のトランジスタ４５のそれぞれをオフ状
態に保つ。
プ１０ 乃至１０３１の一個が選択され１こ場合、グル
ープ内の選択されなかった第一ステージのセンスアンプ
１０は、それらの関連する選択線ＹＳＥＬでやはり低い
論理レベルを受け、選択されなかった第一ステージのセ
ンスアンプ１０のトランジスタ４５のそれぞれをオフ状
態に保つ。
しかしながら第一ステージのセンスアンプ１０の選択さ
れた一個に関してｔよ、高いａ理しベルがその選択線Ｙ
ＳＥＬで受けられ、またそのトランジスタ４５がターン
オンされ、それに関連する一対のビット線ＢＬとＢし
の差ＩＩ］電圧を関知する。
れた一個に関してｔよ、高いａ理しベルがその選択線Ｙ
ＳＥＬで受けられ、またそのトランジスタ４５がターン
オンされ、それに関連する一対のビット線ＢＬとＢし
の差ＩＩ］電圧を関知する。
例えば第一ステージのセンスアンプ１０１が選択された
ために、線ＹＳＥＬ１が高い論理レベルになると仮定す
ると、第一ステージのセンスアンプ１０１のトランジス
タ４５がターンオンされるであろう。従って前述のよう
に、ビット線ＢＬ１とＢＬ 、のより高いほうと関連
するトランジスタ４２ａまたは４２ｂの一方は、ビット
ねＢＬｌとＢＬ−１のより低いほうと関連するトランジ
スタ４２ａまたは４２ｂよりも、より多くターンオンす
るであろう。差動電圧の極性は当然、選択された行のメ
モリ・セル２４に記憶されたデータ状態による。例えば
らし選択さ札たメ七り・セル２４が、ビット線ＢＬ
をビットｌ１ＢＬ−１に比べて高くさせるデータを記憶
するするならば、第一ステージのセンスアンプ１０１の
トランジスタ４２ａは、トランジスタ４２ｂよりもより
強くターンオフされ、電流源として機能するトランジス
タ４５により流される電流の導電を支配する。トランジ
スタ３８ａはこのようにして、局所データ線１６−をプ
ルダウンする働きをする。局所データ線１６ のプルダ
ウンは、それらのトランジスタ４５がオフ状態にあるの
で、選択されない第一ステージののセンスアンプ１０
と１０２乃至１０３１により、ひどくは影響されない。
ために、線ＹＳＥＬ１が高い論理レベルになると仮定す
ると、第一ステージのセンスアンプ１０１のトランジス
タ４５がターンオンされるであろう。従って前述のよう
に、ビット線ＢＬ１とＢＬ 、のより高いほうと関連
するトランジスタ４２ａまたは４２ｂの一方は、ビット
ねＢＬｌとＢＬ−１のより低いほうと関連するトランジ
スタ４２ａまたは４２ｂよりも、より多くターンオンす
るであろう。差動電圧の極性は当然、選択された行のメ
モリ・セル２４に記憶されたデータ状態による。例えば
らし選択さ札たメ七り・セル２４が、ビット線ＢＬ
をビットｌ１ＢＬ−１に比べて高くさせるデータを記憶
するするならば、第一ステージのセンスアンプ１０１の
トランジスタ４２ａは、トランジスタ４２ｂよりもより
強くターンオフされ、電流源として機能するトランジス
タ４５により流される電流の導電を支配する。トランジ
スタ３８ａはこのようにして、局所データ線１６−をプ
ルダウンする働きをする。局所データ線１６ のプルダ
ウンは、それらのトランジスタ４５がオフ状態にあるの
で、選択されない第一ステージののセンスアンプ１０
と１０２乃至１０３１により、ひどくは影響されない。
第一ステージのセンスアンプ１０１のトランジスタ４２
ｂにおける導電は、トランジスタ４５の影響ために最低
にされ、よって局所データ線１６は高い状態に止まり、
第一ステージのセンスアンプ１０１による感知動作の結
果を、第二ステージのセンスアンプ１４ｏに伝える。
ｂにおける導電は、トランジスタ４５の影響ために最低
にされ、よって局所データ線１６は高い状態に止まり、
第一ステージのセンスアンプ１０１による感知動作の結
果を、第二ステージのセンスアンプ１４ｏに伝える。
第１０図では、第二ステージのセンスアンプ１４の構造
と動作を詳細に説明する。第二ステージのセンスアンプ
１４の入力端において、局所データ線１６がｎ−ｐ−ｎ
トランジスタ７８ａのベースにＩ Ｂ：され、そのコレ
クタはＶ に接続され、 Ｃ そのエミッタはｎ−ｏ−ｎトランジスタ７６ａのベース
と、ｎチャンネル・トランジスタ７０のドレインに接続
される。トランジスタ７６ａのコレクタは、プルアップ
・レジスタ８０を介して■。
と動作を詳細に説明する。第二ステージのセンスアンプ
１４の入力端において、局所データ線１６がｎ−ｐ−ｎ
トランジスタ７８ａのベースにＩ Ｂ：され、そのコレ
クタはＶ に接続され、 Ｃ そのエミッタはｎ−ｏ−ｎトランジスタ７６ａのベース
と、ｎチャンネル・トランジスタ７０のドレインに接続
される。トランジスタ７６ａのコレクタは、プルアップ
・レジスタ８０を介して■。
。に接続され、そのエミッタはｎチャンネル・トランジ
スタ７２のドレインに接続される。同様に局所データ線
１６ は、ｎ−ｏ−ｎｔ−ランジスタフ８ｋ）のベース
に接続され、そのコレクタはＶ。
スタ７２のドレインに接続される。同様に局所データ線
１６ は、ｎ−ｏ−ｎｔ−ランジスタフ８ｋ）のベース
に接続され、そのコレクタはＶ。
。に接続され、そのエミッタはｎ−ｐ−ｎｌ−ランジス
タフ６ｂのベースと、ｎチＶンネル・トランジスタ７４
のドレインに接続される。トランジスタ７６ｂのコレク
タはもう一つのプルアップ・レジスタ８０を介して■。
タフ６ｂのベースと、ｎチＶンネル・トランジスタ７４
のドレインに接続される。トランジスタ７６ｂのコレク
タはもう一つのプルアップ・レジスタ８０を介して■。
０に接続され、そのエミッタはｎチャンネル・トランジ
スタ７２のドレインに接続される。トランジスタ７０．
７２．７４のソースはＶ８ｏに接続する。第二ステージ
のＹデコーダ１２からの線ＳＳＬは、ｎチャンネル・ト
ランジスタ７０．７２．７４のゲートにつながる。
スタ７２のドレインに接続される。トランジスタ７０．
７２．７４のソースはＶ８ｏに接続する。第二ステージ
のＹデコーダ１２からの線ＳＳＬは、ｎチャンネル・ト
ランジスタ７０．７２．７４のゲートにつながる。
機能上、第二ステージのセンスアンプ１４が、第二ステ
ージのＹデコーダ１２により選択されないとき、線ＳＳ
Ｌは低い論理レベルとなる。トランジスタ７０．７２．
７４は全てターンオフされ、よって局所データ線１６と
１６ の状態に関係なく、ｎ−ｐ−ｎトランジスタ７８
と７６のどれも電流を導通しない。従ってトランジスタ
７６ａと７６のｂのコレクタにおいてそれぞれノードＳ
ＡとＳＢは、選択されない状態でレジスタ８０を介して
■。０に送られる。
ージのＹデコーダ１２により選択されないとき、線ＳＳ
Ｌは低い論理レベルとなる。トランジスタ７０．７２．
７４は全てターンオフされ、よって局所データ線１６と
１６ の状態に関係なく、ｎ−ｐ−ｎトランジスタ７８
と７６のどれも電流を導通しない。従ってトランジスタ
７６ａと７６のｂのコレクタにおいてそれぞれノードＳ
ＡとＳＢは、選択されない状態でレジスタ８０を介して
■。０に送られる。
第二ステージのセンスアンプ１４が選択されるとき、線
ＳＳＬは高い論理状態にあり、トランジスタ７０．７２
．７４をターンオンする。選択された状態では第二ステ
ージのセンスアンプ１４の入力側は、局所データね１６
と１６−の間の差動電圧を検出するために付量される。
ＳＳＬは高い論理状態にあり、トランジスタ７０．７２
．７４をターンオンする。選択された状態では第二ステ
ージのセンスアンプ１４の入力側は、局所データね１６
と１６−の間の差動電圧を検出するために付量される。
トランジスタ７８ａと７８ｂは、ベース・エミッタ・ダ
イオード降下（Ｖ ）により減少された局所データ
線ｅ １６と１６ の電圧をそれぞれ、トランジスタ７６ａと
７６ｂのベースに送信する。第二ステージのセンスアン
プ１４の入力側は、このように第一ステージのセンスア
ンプ１０と同様に動作し、トランジスタ７２がエミッタ
結合トランジスタ７６ａと７６ｂに対してｌｉ流源とし
てＩＩ能する。前述の例では局所データ線１６が、局所
データ線１６−よりも高電圧にあるとぎ、トランジスタ
７２により導通された大部分のｆｆｉ流は、トランジス
タ７６ｂよりもむしろトランジスタ７６ａを通る。従っ
てこの実施例では、ノードＳＡはノードＳＢよりも低電
圧にある。
イオード降下（Ｖ ）により減少された局所データ
線ｅ １６と１６ の電圧をそれぞれ、トランジスタ７６ａと
７６ｂのベースに送信する。第二ステージのセンスアン
プ１４の入力側は、このように第一ステージのセンスア
ンプ１０と同様に動作し、トランジスタ７２がエミッタ
結合トランジスタ７６ａと７６ｂに対してｌｉ流源とし
てＩＩ能する。前述の例では局所データ線１６が、局所
データ線１６−よりも高電圧にあるとぎ、トランジスタ
７２により導通された大部分のｆｆｉ流は、トランジス
タ７６ｂよりもむしろトランジスタ７６ａを通る。従っ
てこの実施例では、ノードＳＡはノードＳＢよりも低電
圧にある。
今度は第二ステージのセンスアンプ１４の出力側に注目
すると、ｐチャンネル・トランジスタ８８ａはノードＳ
Ａをそのドレインに接続し、そのソースをｎ−ｐ−ｎト
ランジスタ８６ａのベースに接続する。同様にノード８
Ｂはｐチャンネル・トランジスタ８８ｂのドレインに接
続され、そのソースはｎ−ｏ−ｎトランジスタ８６ｂの
ベースに接続される。トランジスタ８６ａと８６ｂはそ
れらのコレクタを■。。に接続し、それらのエミッタを
それぞれデータ・アウト線１８−と１８に接続する。ト
ランジスタ８６ａと８６ｂのベースもそれぞれ、ｎ−ｐ
−ｎトランジスタ９２ａと９２ｂのドレインに接続され
、これらのソースは■。。に接続される。インバータ８
２により逆にされたｌ５ＳＬは、トランジスタ８８ａと
８８ｂのゲートに接続される。ｌ１ＳＳＬはまたトラン
ジスタ９２のゲートにも接続される。第二ステージのセ
ンスアンプ１４のそれぞれは、一対のｎチャンネル・ト
ランジスタ９４ａと９４ｂを持ち、それらのソース・ド
レイン通路が、データ・アウト線１８−と１８それぞれ
と、及び■。０の間で接続される。反転遅延ステージ９
０を介するインバータ８２の出力は、トランジスタ９４
ａと９４ｂのゲートを駆動する。反転遅延ステージ９０
は、比較的に小さいｐチャンネル・プルアップ・トラン
ジスタと、比較的に大きなｎチャンネル・プルダウン・
トランジスタを有するＣＭＯＳインバータを含む。これ
により反転遅延ステージ９０が、つの移行のみに十分な
遅延を生じさせ、反転遅延ステージ９０の出力は高から
低への移行を素早く行うが、低から高への移行はやや遅
延する。この理由は以下で説明される。
すると、ｐチャンネル・トランジスタ８８ａはノードＳ
Ａをそのドレインに接続し、そのソースをｎ−ｐ−ｎト
ランジスタ８６ａのベースに接続する。同様にノード８
Ｂはｐチャンネル・トランジスタ８８ｂのドレインに接
続され、そのソースはｎ−ｏ−ｎトランジスタ８６ｂの
ベースに接続される。トランジスタ８６ａと８６ｂはそ
れらのコレクタを■。。に接続し、それらのエミッタを
それぞれデータ・アウト線１８−と１８に接続する。ト
ランジスタ８６ａと８６ｂのベースもそれぞれ、ｎ−ｐ
−ｎトランジスタ９２ａと９２ｂのドレインに接続され
、これらのソースは■。。に接続される。インバータ８
２により逆にされたｌ５ＳＬは、トランジスタ８８ａと
８８ｂのゲートに接続される。ｌ１ＳＳＬはまたトラン
ジスタ９２のゲートにも接続される。第二ステージのセ
ンスアンプ１４のそれぞれは、一対のｎチャンネル・ト
ランジスタ９４ａと９４ｂを持ち、それらのソース・ド
レイン通路が、データ・アウト線１８−と１８それぞれ
と、及び■。０の間で接続される。反転遅延ステージ９
０を介するインバータ８２の出力は、トランジスタ９４
ａと９４ｂのゲートを駆動する。反転遅延ステージ９０
は、比較的に小さいｐチャンネル・プルアップ・トラン
ジスタと、比較的に大きなｎチャンネル・プルダウン・
トランジスタを有するＣＭＯＳインバータを含む。これ
により反転遅延ステージ９０が、つの移行のみに十分な
遅延を生じさせ、反転遅延ステージ９０の出力は高から
低への移行を素早く行うが、低から高への移行はやや遅
延する。この理由は以下で説明される。
機能上、第二ステージのセンスアンプ１４が選択されな
い時、インバータ８２の出力は高い論理レベルにある。
い時、インバータ８２の出力は高い論理レベルにある。
従ってトランジスタ８８はターンオフされ、またトラン
ジスタ９２はターンオンされ、トランジスタ８６０ベー
スを■。０に接続し、それらをターンオフする。従って
第二ステージのセンスアンプ１４は、データ・アウト線
１８と１８ に高いインピーダンスを示す。３２個の第
二ステージのセンスアンプ１４の残りは、第８図に示さ
れる第二ステージのセンスアンプ１４と同様に、データ
・アウト１１Ｂと１８−に接続されることに留意された
い。トランジスタ９４ａと９４ｂもターンオフ（安定し
た状態で）され、よって選択されなかった第二ステージ
のセンスアンプ１４は１、データ・アウト［１１Ｂと１
８−に高いインピーダンスを示す。３２個の第二ステー
ジのセンスアンプ１４を、データ・アウト１１１Ｂと１
８に接続することは、このようにワイヤードＯＲの特性
であり、第二ステージのセンスアンプのいずれもが、デ
ータ・アウト線１８または１８ の−方をプルアップす
ることができ、第二ステージのセンスアンプ１４の選択
されなかったものは、木質的に高いインピーダンスを示
す。
ジスタ９２はターンオンされ、トランジスタ８６０ベー
スを■。０に接続し、それらをターンオフする。従って
第二ステージのセンスアンプ１４は、データ・アウト線
１８と１８ に高いインピーダンスを示す。３２個の第
二ステージのセンスアンプ１４の残りは、第８図に示さ
れる第二ステージのセンスアンプ１４と同様に、データ
・アウト１１Ｂと１８−に接続されることに留意された
い。トランジスタ９４ａと９４ｂもターンオフ（安定し
た状態で）され、よって選択されなかった第二ステージ
のセンスアンプ１４は１、データ・アウト［１１Ｂと１
８−に高いインピーダンスを示す。３２個の第二ステー
ジのセンスアンプ１４を、データ・アウト１１１Ｂと１
８に接続することは、このようにワイヤードＯＲの特性
であり、第二ステージのセンスアンプのいずれもが、デ
ータ・アウト線１８または１８ の−方をプルアップす
ることができ、第二ステージのセンスアンプ１４の選択
されなかったものは、木質的に高いインピーダンスを示
す。
第二ステージのセンスアンプ１４が選択されるとき、イ
ンバータ８２の出力は低い論理レベルにあり、トランジ
スタ８８ａと８８ｔ）をターンオンする。トランジスタ
９２ａと９２ｂはターンオフし、ノードＳＡとＳＢの差
ｖＪ雷電圧完全に、それぞれトランジスタ８８ａと８８
ｂのゲートに示される。ノードＳＡとＳＢの電圧は、次
に順番にトランジスタ８６ａと８６ｂのベースに接続さ
れる。
ンバータ８２の出力は低い論理レベルにあり、トランジ
スタ８８ａと８８ｔ）をターンオンする。トランジスタ
９２ａと９２ｂはターンオフし、ノードＳＡとＳＢの差
ｖＪ雷電圧完全に、それぞれトランジスタ８８ａと８８
ｂのゲートに示される。ノードＳＡとＳＢの電圧は、次
に順番にトランジスタ８６ａと８６ｂのベースに接続さ
れる。
線ＳＳＬが高い状態になると、インバータ８２の出力が
低くなり、また反転遅延ステージ９０の出力は結果的に
高い論理レベルとなり、トランジスタ９４ａと９４ｂを
ターンオンする。しかしながら前述のように、反転遅延
ステージ９０はその出力において低から高へゆっくり移
行するように形成される。インバータ８２の出力とトラ
ンジスタ９４ａと９４ｂのゲートの間にある遅延ステー
ジ９０による遅延により、トランジスタ９４ａと９４ｂ
は、トランジスタ８６ａと８６ｔ）がそれぞれデータ・
アウトＩ！１８ と１８を駆動し始めた後の時点におい
て、ターンオンされる。データ・アウト線１８と１８
に示されるデータ状態が、前の読出しサイクルで示され
たデータと同じならば、トランジスタ９４ａと９４ｂの
ターンオンの遅延により、アクセス時間が改良される。
低くなり、また反転遅延ステージ９０の出力は結果的に
高い論理レベルとなり、トランジスタ９４ａと９４ｂを
ターンオンする。しかしながら前述のように、反転遅延
ステージ９０はその出力において低から高へゆっくり移
行するように形成される。インバータ８２の出力とトラ
ンジスタ９４ａと９４ｂのゲートの間にある遅延ステー
ジ９０による遅延により、トランジスタ９４ａと９４ｂ
は、トランジスタ８６ａと８６ｔ）がそれぞれデータ・
アウトＩ！１８ と１８を駆動し始めた後の時点におい
て、ターンオンされる。データ・アウト線１８と１８
に示されるデータ状態が、前の読出しサイクルで示され
たデータと同じならば、トランジスタ９４ａと９４ｂの
ターンオンの遅延により、アクセス時間が改良される。
例えばもしデータ・アウト線１８が、別の第二ステージ
のセンスアンプ１４により前のサイクルで、データ・ア
ウト１ｉ１１８ に比べて高いレベルに駆動されたな
らば、トランジスタ９４ｂがターンオンする前にトラン
ジスタ８６ｂがデータ・アウト線１８を駆動し始める限
り、トランジスタ８６ｂは既にデータ・アウト線１８に
あるのと同じレベルをただ保てば良く、速い出力反応を
提供する。もしトランジスタ９４１）が、トランジスタ
８６ｔ）のターンオンに先立ってターンオンすると、デ
ータ・アウト線１８はＶ に放電され、トランジスタ
ｅ ８６ｂはデータ・アウト線１８を、その終局の出力レベ
ルにまですっかり戻さなければならず、ＳＲＡＭ１のア
クセス時間を遅くする。反転遅延ステージ９０により−
Ｈターンオンされると、トランジスタ９４ａと９４ｂは
？Ｉｉ流源として機能し、データ・アウト線１８と１８
の電圧に、ノードＳＡとＳＢの差動電圧を反映させる
。データ・アウトＩａ１Ｂ と１８にそれぞれ示され
る電圧は、事実上ノードＳＡとＳＢの電圧であり、トラ
ンジスタ８６ａと８６ｂそれぞれのベース・エミッタ・
ダイオード降下によりシフトする。
のセンスアンプ１４により前のサイクルで、データ・ア
ウト１ｉ１１８ に比べて高いレベルに駆動されたな
らば、トランジスタ９４ｂがターンオンする前にトラン
ジスタ８６ｂがデータ・アウト線１８を駆動し始める限
り、トランジスタ８６ｂは既にデータ・アウト線１８に
あるのと同じレベルをただ保てば良く、速い出力反応を
提供する。もしトランジスタ９４１）が、トランジスタ
８６ｔ）のターンオンに先立ってターンオンすると、デ
ータ・アウト線１８はＶ に放電され、トランジスタ
ｅ ８６ｂはデータ・アウト線１８を、その終局の出力レベ
ルにまですっかり戻さなければならず、ＳＲＡＭ１のア
クセス時間を遅くする。反転遅延ステージ９０により−
Ｈターンオンされると、トランジスタ９４ａと９４ｂは
？Ｉｉ流源として機能し、データ・アウト線１８と１８
の電圧に、ノードＳＡとＳＢの差動電圧を反映させる
。データ・アウトＩａ１Ｂ と１８にそれぞれ示され
る電圧は、事実上ノードＳＡとＳＢの電圧であり、トラ
ンジスタ８６ａと８６ｂそれぞれのベース・エミッタ・
ダイオード降下によりシフトする。
前述の例ではノードＳＢはノードＳＡよりも高い電圧に
あり、データ・アウト線１８はデータ・アウト線１８
よりも高い電圧にある。第二ステージのセンスアンプ１
４はこのように、選択された第一ステージのセンスアン
プ１０の出力を、選択されたメモリ・セル２４のデータ
状態を感知することから、入出力回路２０へと送信する
。
あり、データ・アウト線１８はデータ・アウト線１８
よりも高い電圧にある。第二ステージのセンスアンプ１
４はこのように、選択された第一ステージのセンスアン
プ１０の出力を、選択されたメモリ・セル２４のデータ
状態を感知することから、入出力回路２０へと送信する
。
特定の第二ステージのセンスアンプ１４が、選択された
状態から選択されない状態へと移行するような後ｉする
サイクルでは、Ｉ！ＳＳＬは低い論理レベルとなり、ト
ランジスタ７０．７２．７４．８８ａ、８８ｂをターン
オフし、トランジスタ９２ａと９２ｂをターンオンし、
よってトランジスタ８６ａと８６ｂのベースが低くされ
る。反転遅延ステージ９０は、トランジスタ９４ａと９
４ｂを素早くターンオフさせる。これは反転遅延ステー
ジ９０はその出力が、インバータ８２の出力に反応して
、速く高から低へ移行できるように形成されるからであ
る。
状態から選択されない状態へと移行するような後ｉする
サイクルでは、Ｉ！ＳＳＬは低い論理レベルとなり、ト
ランジスタ７０．７２．７４．８８ａ、８８ｂをターン
オフし、トランジスタ９２ａと９２ｂをターンオンし、
よってトランジスタ８６ａと８６ｂのベースが低くされ
る。反転遅延ステージ９０は、トランジスタ９４ａと９
４ｂを素早くターンオフさせる。これは反転遅延ステー
ジ９０はその出力が、インバータ８２の出力に反応して
、速く高から低へ移行できるように形成されるからであ
る。
前述の発明はこの様にして、第一ステージのセンスアン
プ１０を少数にグループ分けすることにより、第一ステ
ージのセンスアンプ１０の負荷を減少し、一対の局所デ
ータ線１６と１６ を駆動し、列アドレスの最上位のビ
ットにより選択された第二ステージのセンスアンプを各
グループに与え、全体的にデータ・アウト線１８と１８
を駆動する。減少された駆動により、各列に対して一
個の第一ステージのセンスアンプ１０が供えられ、７レ
イの列ピツチに適合しないような大きな駆動トランジス
タを必要としない。
プ１０を少数にグループ分けすることにより、第一ステ
ージのセンスアンプ１０の負荷を減少し、一対の局所デ
ータ線１６と１６ を駆動し、列アドレスの最上位のビ
ットにより選択された第二ステージのセンスアンプを各
グループに与え、全体的にデータ・アウト線１８と１８
を駆動する。減少された駆動により、各列に対して一
個の第一ステージのセンスアンプ１０が供えられ、７レ
イの列ピツチに適合しないような大きな駆動トランジス
タを必要としない。
ＳＲＡＭ装置を組み立てるのに必要な集積回路の寸法を
著しく拡大することなく、これまで説明してきたセンス
アンプ手段を実現化するために、前述のように各センス
アンプを、そのｒｍｉする列のビッチ内に置く必要があ
る。前述の問題点も含めてこの方法のレイアウトに関す
る説明は、以下に続く。
著しく拡大することなく、これまで説明してきたセンス
アンプ手段を実現化するために、前述のように各センス
アンプを、そのｒｍｉする列のビッチ内に置く必要があ
る。前述の問題点も含めてこの方法のレイアウトに関す
る説明は、以下に続く。
第１１図はレイアウトに関する基本的な概念を示す。Ａ
と８はそれぞれメモリ・アレイの第一ステージのセンス
アンプを示し、各センスアンプはそれぞれデータ線１６
ａ、１６ａ−１または１６ｂ、１６ｂ に接続される
。センスアンプ自体（ＡまたはＢで示される）、二つの
メモリ・セル・ビッチを必要とするので、二つのメモリ
・セルの列Ｃを一対にし、対にされた列とｍ連するセン
スアンプＡ、Ｂを、同じ二つのメモリ・セル・ビッチに
置くことで、レイアウトでかなりの回路空間が節約され
る。この対を設ける配置は全ての列に用いられ、レイア
ウトを完成する。第１１図で示されるべきことは、メモ
リの列Ｃの対とそれらの関連するセンスアンプは、図示
されるようにメモリ・セル列Ｃのビッチ内に合うように
置かれていることである。第４図のメモリ・セル２４の
ビッチ内に合うように、第一ステージのセンスアンプは
積重ねらる。
と８はそれぞれメモリ・アレイの第一ステージのセンス
アンプを示し、各センスアンプはそれぞれデータ線１６
ａ、１６ａ−１または１６ｂ、１６ｂ に接続される
。センスアンプ自体（ＡまたはＢで示される）、二つの
メモリ・セル・ビッチを必要とするので、二つのメモリ
・セルの列Ｃを一対にし、対にされた列とｍ連するセン
スアンプＡ、Ｂを、同じ二つのメモリ・セル・ビッチに
置くことで、レイアウトでかなりの回路空間が節約され
る。この対を設ける配置は全ての列に用いられ、レイア
ウトを完成する。第１１図で示されるべきことは、メモ
リの列Ｃの対とそれらの関連するセンスアンプは、図示
されるようにメモリ・セル列Ｃのビッチ内に合うように
置かれていることである。第４図のメモリ・セル２４の
ビッチ内に合うように、第一ステージのセンスアンプは
積重ねらる。
第１１ａ図は本発明のもう一つの基本的な概念を示す。
この図は第４図のトランジスタ４２ａと４２ｂに対する
、連続する共通のコレクタ領域９９の位置を示す写真印
刷マスクの部分を示す。この種の］レクタはトランジス
’）４２ａと４２ｂにとって、直列の個々のコレクタよ
りもより効果的である。なぜならば共通のコレクタ領域
滅９９の周辺のキャパシタンスが、第４図のトランジス
タ４２ａと４２ｂにとって、直列の個々のコレクタの周
辺のキャパシタンスの合計よりも、かなり少ないからで
ある。コレクタ領域と関連するキャパシタンスの合計は
、ｗ４域の表面積のキャパシタンスと、領域の周辺のキ
ャパシタンスの合計に等しいが、周辺のキャパシタンス
の方が領域キャパシタンスよりも、キャパシタンスの合
計に占める割合が大きい。コレクタ領域９９の領域キャ
パシタンスはおそらく、第４図のトランジスタ４２ａと
４２ｂに対する個々のコレクタ領域の領域キャパシタン
スの合計よりも大きい。しかしながらコレクタ類１ａ９
９の周辺のキャパシタンスは、前述のキャパシタンスの
合計への影響のために、個々のコレクタの周辺のキャパ
シタンスの合計よりも小さく、］コレクタ９は一般的に
、もし第４図のトランジスタ４２ａと４２ｂが個々のコ
レクタ領域を持っている場合よりも、小さなキャパシタ
ンスの合計をメモリ装置に加える。第１１ａ図ではコレ
クタ・コンタクト領域１００に対する領域も示される。
、連続する共通のコレクタ領域９９の位置を示す写真印
刷マスクの部分を示す。この種の］レクタはトランジス
’）４２ａと４２ｂにとって、直列の個々のコレクタよ
りもより効果的である。なぜならば共通のコレクタ領域
滅９９の周辺のキャパシタンスが、第４図のトランジス
タ４２ａと４２ｂにとって、直列の個々のコレクタの周
辺のキャパシタンスの合計よりも、かなり少ないからで
ある。コレクタ領域と関連するキャパシタンスの合計は
、ｗ４域の表面積のキャパシタンスと、領域の周辺のキ
ャパシタンスの合計に等しいが、周辺のキャパシタンス
の方が領域キャパシタンスよりも、キャパシタンスの合
計に占める割合が大きい。コレクタ領域９９の領域キャ
パシタンスはおそらく、第４図のトランジスタ４２ａと
４２ｂに対する個々のコレクタ領域の領域キャパシタン
スの合計よりも大きい。しかしながらコレクタ類１ａ９
９の周辺のキャパシタンスは、前述のキャパシタンスの
合計への影響のために、個々のコレクタの周辺のキャパ
シタンスの合計よりも小さく、］コレクタ９は一般的に
、もし第４図のトランジスタ４２ａと４２ｂが個々のコ
レクタ領域を持っている場合よりも、小さなキャパシタ
ンスの合計をメモリ装置に加える。第１１ａ図ではコレ
クタ・コンタクト領域１００に対する領域も示される。
コンタクト領域１００は、コレクタ領域９９がメモリ装
置の他の領域と接触する領域を形成する。
置の他の領域と接触する領域を形成する。
物理的なレイアウトの説明は以下の通りである。
第１２図は複数のマスクの部分の重ね合わせを示し、第
４図のトランジスタ４２ａと４２ｂの、ベース領域１０
４、エミッタ領域１０６及びコレクタ・コンタクト領域
１００のそれぞれの相対的な位置を示す。第１２図は第
４図のトランジスタ４２ａと４２ｂの、ベース領域１０
４、エミッタ領域１０６及びコレクタ・コンタクト領域
１００に対する位置を示し、トランジスタ４２ａのベー
ス領１ａ１０４、エミッタ領域１０６、コレクタ・コン
タクト領域１００は、第１１図のデータＩ５！１６ａ
と１６ｂ と１１１ＩＪ！！シ、トランジスタ４２ｂ
の対応する部分は、第１１図のデータＩＩ ６ａと１６
ｂにｌＩＩ′Ｉ！Ａ′する。第４図に示される各センス
７ンブ内のトランジスタ４２ａと４２ｂは、最適のセン
スアンプ動作を行うために、極めて等しい寸法にされる
。
４図のトランジスタ４２ａと４２ｂの、ベース領域１０
４、エミッタ領域１０６及びコレクタ・コンタクト領域
１００のそれぞれの相対的な位置を示す。第１２図は第
４図のトランジスタ４２ａと４２ｂの、ベース領域１０
４、エミッタ領域１０６及びコレクタ・コンタクト領域
１００に対する位置を示し、トランジスタ４２ａのベー
ス領１ａ１０４、エミッタ領域１０６、コレクタ・コン
タクト領域１００は、第１１図のデータＩ５！１６ａ
と１６ｂ と１１１ＩＪ！！シ、トランジスタ４２ｂ
の対応する部分は、第１１図のデータＩＩ ６ａと１６
ｂにｌＩＩ′Ｉ！Ａ′する。第４図に示される各センス
７ンブ内のトランジスタ４２ａと４２ｂは、最適のセン
スアンプ動作を行うために、極めて等しい寸法にされる
。
第１３図は第１２図に示されたものに加えて、更にマス
ク部分を示す。トランジスタ４５がｐ形の堀状の領域１
０２に形成され、ここにはｐ形の堀状のコンタクト１１
３が置かれる領域が含まれる。
ク部分を示す。トランジスタ４５がｐ形の堀状の領域１
０２に形成され、ここにはｐ形の堀状のコンタクト１１
３が置かれる領域が含まれる。
第１４図は領域１０２に位置するトランジスタ４５に対
して、ソース１１０とドレイン１１２が形成される領域
を定めるマスク部分の重ね合わせを示す。領域１０２以
外の領域にあるソース１１０とドレイン１１２の位置は
、トランジスタ４７に示される。トランジスタ４５と４
７の両方に共通なゲート１１４の位置も図示される。し
かしながら図示されるゲート領域は連続的ではない。こ
れはゲートは別のマスク・セットとの工程の後に完成さ
れるためである。エミッタ１０６間のポリシリコン・エ
ミッタ接続部１１７の位置も図示される。この接続はエ
ミッタ結合トランジスタ４２ａと４２ｂの、エミッタ接
続部として機能する。
して、ソース１１０とドレイン１１２が形成される領域
を定めるマスク部分の重ね合わせを示す。領域１０２以
外の領域にあるソース１１０とドレイン１１２の位置は
、トランジスタ４７に示される。トランジスタ４５と４
７の両方に共通なゲート１１４の位置も図示される。し
かしながら図示されるゲート領域は連続的ではない。こ
れはゲートは別のマスク・セットとの工程の後に完成さ
れるためである。エミッタ１０６間のポリシリコン・エ
ミッタ接続部１１７の位置も図示される。この接続はエ
ミッタ結合トランジスタ４２ａと４２ｂの、エミッタ接
続部として機能する。
ソース１１０は、違うセンスアンプのトランジスタ４２
ａと４２ｂの間で共有されることに留意されたい。
ａと４２ｂの間で共有されることに留意されたい。
第１４ａ図はエミッタ接続部１１７とドレイン１１２の
間に形成される、局所相ｒｉ接続領域１１９の位置を示
すマスク部分を示す。
間に形成される、局所相ｒｉ接続領域１１９の位置を示
すマスク部分を示す。
第１５図は第一の金属化レベル３０２ （薄い棒のよう
に示され、ベース１０４をビット線に接続し、またゲー
ト１１４における中所部分を接続する）の位置を示すマ
スク部分を示す。第１５図はまたソース１１０を接地す
る金属化１１１１１３０の位置を示し、またコレクタ領
域９９を接続しデータ１！１１６ａを形成する金属化層
１３１ａも示す。同様に金属化層１３１ｂの位置も示さ
れ、これは別のコレクタ領域９９を接続しデータ線１６
ａ−を形成する。同様にコレクタ領域９９を接続しデー
タ１ａ１６ｂを形成する金属化１ｆｆｌ１３２ａの位置
も、コレクタ領域９９を接続しデータ線１６ｂ を形
成する金属化層１３２ｂと共に示される。層１３０．１
３１ａ、１３１ｂ、１３２ａ、１３２ｂは、共に金属化
層の第二のレベルを示す。小さな黒い正方形１５１（図
面の簡略化のために、全ては示されていない）は、第一
と第二の金属化レベル間のバイア・コンタクトを示し、
また第一の金属化レベル３０２とその下にある層のコン
タクトをホす。
に示され、ベース１０４をビット線に接続し、またゲー
ト１１４における中所部分を接続する）の位置を示すマ
スク部分を示す。第１５図はまたソース１１０を接地す
る金属化１１１１１３０の位置を示し、またコレクタ領
域９９を接続しデータ１！１１６ａを形成する金属化層
１３１ａも示す。同様に金属化層１３１ｂの位置も示さ
れ、これは別のコレクタ領域９９を接続しデータ線１６
ａ−を形成する。同様にコレクタ領域９９を接続しデー
タ１ａ１６ｂを形成する金属化１ｆｆｌ１３２ａの位置
も、コレクタ領域９９を接続しデータ線１６ｂ を形
成する金属化層１３２ｂと共に示される。層１３０．１
３１ａ、１３１ｂ、１３２ａ、１３２ｂは、共に金属化
層の第二のレベルを示す。小さな黒い正方形１５１（図
面の簡略化のために、全ては示されていない）は、第一
と第二の金属化レベル間のバイア・コンタクトを示し、
また第一の金属化レベル３０２とその下にある層のコン
タクトをホす。
一般的なレイアウトの手段が説明されたので、第４図に
示されるバイポーラ・トランジスタ４２ａと４２ｂ、Ｍ
ＯＳトランジスタ４５と４７（これらは一対の０ＭＯ８
を形成する）の製造方法を、以下で詳細に説明する。
示されるバイポーラ・トランジスタ４２ａと４２ｂ、Ｍ
ＯＳトランジスタ４５と４７（これらは一対の０ＭＯ８
を形成する）の製造方法を、以下で詳細に説明する。
トランジスタ４７．４５．４２ａ、４２ｔ）はＢｔｃＭ
Ｏ８装置を形成し、それらの形成は、装置の選択された
領域で従来の方法によりバイポーラトランジスタ４２ａ
と４２ｋ）を形成し、装置の選択された領域で従来の方
法によりＭＯＳトランジスタ４５と４７を形成し、二つ
の型のトランジスタを相互接続することにより達成され
得る。しかしながら各々の形のトランジスタのある特性
は、工程の見地から他の形と両立しない傾向にあり、そ
れぞれを形成するのに多数の工程段階が必要とされる。
Ｏ８装置を形成し、それらの形成は、装置の選択された
領域で従来の方法によりバイポーラトランジスタ４２ａ
と４２ｋ）を形成し、装置の選択された領域で従来の方
法によりＭＯＳトランジスタ４５と４７を形成し、二つ
の型のトランジスタを相互接続することにより達成され
得る。しかしながら各々の形のトランジスタのある特性
は、工程の見地から他の形と両立しない傾向にあり、そ
れぞれを形成するのに多数の工程段階が必要とされる。
よってこの様なり ｉ ０Ｍ０８回路の製造では、両方
の形のトランジスタで有効な構造を用いることが、工程
の２Ｉ１ｍ性と費用を最低限にするために好ましい。
の形のトランジスタで有効な構造を用いることが、工程
の２Ｉ１ｍ性と費用を最低限にするために好ましい。
第１６図は埋込みｎ形層の形成前の、ウェハに少量注入
されたｐ形単結晶シリコン基板の側面断面図である。シ
リコン窒素化物層により覆われた、シリコン酸化物１２
０４から成るマスク層は、従来のいかなる方法によって
も形成される。例えばシリコン酸化物層２０４は、わず
か５Ｑｎｍの厚さに成長された酸化物であっても良く、
また窒素化物層は低圧化学気相成長（ＬＰＧＶＤ）にに
す、わずか１１００ｎの厚さの被着物であっても良い。
されたｐ形単結晶シリコン基板の側面断面図である。シ
リコン窒素化物層により覆われた、シリコン酸化物１２
０４から成るマスク層は、従来のいかなる方法によって
も形成される。例えばシリコン酸化物層２０４は、わず
か５Ｑｎｍの厚さに成長された酸化物であっても良く、
また窒素化物層は低圧化学気相成長（ＬＰＧＶＤ）にに
す、わずか１１００ｎの厚さの被着物であっても良い。
層２０４と２０６は第１６図に示されるようにパターン
処理され、埋込みｎ十領域の注入のマスクとして機能す
る。この様な注入は第１６図の矢印で示される。マスク
層２０４と２０６のパターン処理に用いられるフォトレ
ジスト（図示されず）は、多量の埋込みｎ＋イオン注入
の前に、取り除かれるのが望ましい。本実施例における
埋込みｎ＋領領域形成の例には、約４０ＫｅＶのエネル
ギーで、約５ Ｅ １５１ｏｎｓ／ｃｄの量のアンチモ
ン注入がある。
処理され、埋込みｎ十領域の注入のマスクとして機能す
る。この様な注入は第１６図の矢印で示される。マスク
層２０４と２０６のパターン処理に用いられるフォトレ
ジスト（図示されず）は、多量の埋込みｎ＋イオン注入
の前に、取り除かれるのが望ましい。本実施例における
埋込みｎ＋領領域形成の例には、約４０ＫｅＶのエネル
ギーで、約５ Ｅ １５１ｏｎｓ／ｃｄの量のアンチモ
ン注入がある。
注入段階の後、埋込みｎ十領域２０Ｂを形成するための
アンチモンの拡散が、一般にアンチモンを拡散するのに
必要な、摂氏１２５０度で３０分間の高温アニールの間
に行われる。埋込みｎ十領域２０８の深さは、約２乃至
３ミクロンとなる。
アンチモンの拡散が、一般にアンチモンを拡散するのに
必要な、摂氏１２５０度で３０分間の高温アニールの間
に行われる。埋込みｎ十領域２０８の深さは、約２乃至
３ミクロンとなる。
ヒ素などの様な他のドーパントも、埋込みｎ十領域２０
８の形成に当然用いられて良く、これらは低温アニール
（例えば、ヒ素では摂氏１０００度）で駆動されても良
い。厚い酸化物領域２１０もこの段階の間に、窒素化物
層２０６で覆われていない位置で、２５０乃至３００行
ｍの厚さに形成される。マスク窒素化物層２０６は、ア
ニールの後取り除かれる。
８の形成に当然用いられて良く、これらは低温アニール
（例えば、ヒ素では摂氏１０００度）で駆動されても良
い。厚い酸化物領域２１０もこの段階の間に、窒素化物
層２０６で覆われていない位置で、２５０乃至３００行
ｍの厚さに形成される。マスク窒素化物層２０６は、ア
ニールの後取り除かれる。
第１７図の厚い酸化物領域２１０は、埋込みｐ影領域を
形成するのに、イオン注入のマスクとして機能する。よ
ってホウ素注入（第１７図にて矢印で示される）が、例
えば４０乃至７０ＫｅＶの範囲（７）エネルギーで、５
Ｅ１２乃至２ Ｅ １３１ｏｎｓ／ａｉの範囲の量で行
われる。次にアニール段階が行われ、注入されたホウ素
を駆動する。この様なアニールは望まれる深さにより、
摂氏９００乃至９５０度で３０乃至６０分間行われる。
形成するのに、イオン注入のマスクとして機能する。よ
ってホウ素注入（第１７図にて矢印で示される）が、例
えば４０乃至７０ＫｅＶの範囲（７）エネルギーで、５
Ｅ１２乃至２ Ｅ １３１ｏｎｓ／ａｉの範囲の量で行
われる。次にアニール段階が行われ、注入されたホウ素
を駆動する。この様なアニールは望まれる深さにより、
摂氏９００乃至９５０度で３０乃至６０分間行われる。
本実施例では埋込みｐ領域２１２の深さは約１ミクロン
である。作動可能な装置を製造するにあたって、この注
入による埋込みｐ領域の形成は必須ではない。
である。作動可能な装置を製造するにあたって、この注
入による埋込みｐ領域の形成は必須ではない。
これは隣接する埋込みｎ十領域２０８間の突扱は現象を
防ぐよう、十分な濃度にド゛−ピイングされたｐ形基板
１０１が、埋込みｐＩｌ域を必要とすることなく、代わ
りに利用され得るからである。埋込みｐ影領域の省略に
より、前述の窒素化物／酸化物のサンドイッチ状の層２
０４と２０６ではなく、ｎ十注入マスクとして厚い酸化
物層の使用が可能となる。
防ぐよう、十分な濃度にド゛−ピイングされたｐ形基板
１０１が、埋込みｐＩｌ域を必要とすることなく、代わ
りに利用され得るからである。埋込みｐ影領域の省略に
より、前述の窒素化物／酸化物のサンドイッチ状の層２
０４と２０６ではなく、ｎ十注入マスクとして厚い酸化
物層の使用が可能となる。
加えて、ホウ素注入をマスクする厚い酸化物層２１０の
使用により、他のマスクやパターン処理段階を必要とせ
ずに、埋込みｎ十領域２０８に隣接し、かつ埋込みｎ十
領域２０８で自己整合される、埋込みｐ影領域が形成さ
れる。もちろんｐ形埋込みｆｌＡ域と埋込みｎ十領１ａ
２０８となるべきところの間に空間が望まれるならば、
ホウ素注入に先立ち他のマスクとパターン処理の段階が
代わりに行われても良い。
使用により、他のマスクやパターン処理段階を必要とせ
ずに、埋込みｎ十領域２０８に隣接し、かつ埋込みｎ十
領域２０８で自己整合される、埋込みｐ影領域が形成さ
れる。もちろんｐ形埋込みｆｌＡ域と埋込みｎ十領１ａ
２０８となるべきところの間に空間が望まれるならば、
ホウ素注入に先立ち他のマスクとパターン処理の段階が
代わりに行われても良い。
第１８図は、埋込みｎ十領域２０８に隣接して形成され
た埋込みｐ影領域２１２を示す。隣接する埋込みｎ＋領
域２０８闇の狭い空間にあるｐ影領域部分２１２′は、
隣接する埋込みｎ十領域２０８間で絶縁領域として働く
。前述のホウ素注入に続き、厚い酸化物層２１０が（酸
化物２０４と同様に）取り除かれ、従来の方法によりエ
ピタキシャル層２１４が成長される。本実施例における
エピタキシャル層２１４は、ごく少量ドーピングされた
ｎ形物質（即ち１００ｈｌ−Ｃ−より大）であり、実質
的にイントリンシックなシリコンとなる。以下で説明さ
れるようにエピタキシャル層２１４は、ｐ形とｐ形のウ
ェルを形成するように選択的に注入され、これらのウェ
ルにはＭＯＳとバイポーラ・トランジスタの両方が形成
される。バイポーラ・トランジスタのために、エピタキ
シャル層２１４は比較的薄くされ（例えば約０．７５乃
至１゜５０ミクロン）、ｎウェル（拡散されたベース領
域と埋込みｎ十領域２０８の間）にあるコレクタの部分
の４沫は最小にされ、コレクタ抵抗を減少する。
た埋込みｐ影領域２１２を示す。隣接する埋込みｎ＋領
域２０８闇の狭い空間にあるｐ影領域部分２１２′は、
隣接する埋込みｎ十領域２０８間で絶縁領域として働く
。前述のホウ素注入に続き、厚い酸化物層２１０が（酸
化物２０４と同様に）取り除かれ、従来の方法によりエ
ピタキシャル層２１４が成長される。本実施例における
エピタキシャル層２１４は、ごく少量ドーピングされた
ｎ形物質（即ち１００ｈｌ−Ｃ−より大）であり、実質
的にイントリンシックなシリコンとなる。以下で説明さ
れるようにエピタキシャル層２１４は、ｐ形とｐ形のウ
ェルを形成するように選択的に注入され、これらのウェ
ルにはＭＯＳとバイポーラ・トランジスタの両方が形成
される。バイポーラ・トランジスタのために、エピタキ
シャル層２１４は比較的薄くされ（例えば約０．７５乃
至１゜５０ミクロン）、ｎウェル（拡散されたベース領
域と埋込みｎ十領域２０８の間）にあるコレクタの部分
の４沫は最小にされ、コレクタ抵抗を減少する。
薄い（例えば３５ｎｍ）酸化物の層２１６が、エピタキ
シャル層２１４の表面に成長され、次に約１１００ｎの
厚さのＬＰＧＶＤ窒素化物關が被着される。窒素化物層
２１８は第１８図に示されるように、フォトレジスト層
２１９によりパターン処理され、前述の窒素化物層２０
６と同様な方法で、ｎウェル注入（第１８図の矢印で示
される）に対してマスクとして機能する。ｎウェル注入
のエネルギーが、ドーパントを酸化物２１６を介してエ
ピタキシャル層２１４に入れるのに十分なので、酸化物
２１６は注入の行われる領域の上でパッシベーション層
として止まる。
シャル層２１４の表面に成長され、次に約１１００ｎの
厚さのＬＰＧＶＤ窒素化物關が被着される。窒素化物層
２１８は第１８図に示されるように、フォトレジスト層
２１９によりパターン処理され、前述の窒素化物層２０
６と同様な方法で、ｎウェル注入（第１８図の矢印で示
される）に対してマスクとして機能する。ｎウェル注入
のエネルギーが、ドーパントを酸化物２１６を介してエ
ピタキシャル層２１４に入れるのに十分なので、酸化物
２１６は注入の行われる領域の上でパッシベーション層
として止まる。
エピタキシャル層２１４にｎウェルを形成するイオン注
入は、ｎウェル中に望まれるドーパントの形により、−
回のイオン注入かまたは複数の注入により行われる。本
発明の本実施例では二重ｎウェル注入が、低エネルギー
・リン注入とそれに続く高エネルギー・リン注入により
行われる。例えば最初の注入は、７０ＫｅＶでＩ Ｅ
１２１ｏｎｓ／−の間で行われて良く、また第二の注入
は３５０ＫｅＶで約１ 、２ Ｅ １２１ｏｎｓ／１：
１１１行われて良い。
入は、ｎウェル中に望まれるドーパントの形により、−
回のイオン注入かまたは複数の注入により行われる。本
発明の本実施例では二重ｎウェル注入が、低エネルギー
・リン注入とそれに続く高エネルギー・リン注入により
行われる。例えば最初の注入は、７０ＫｅＶでＩ Ｅ
１２１ｏｎｓ／−の間で行われて良く、また第二の注入
は３５０ＫｅＶで約１ 、２ Ｅ １２１ｏｎｓ／１：
１１１行われて良い。
もちろん−回または複数のｎウェル注入は、望まれるド
ーパントの形により、ここでの説明よりも著しく違って
いても良い。二重の注入の次には、摂氏９００度の湿潤
雰囲気中で３０分間行われる酸化成長段階が続き、約３
５０ｎｍの厚さの酸化物層２２２が形成され、ｎウェル
注入を受ける領域を覆う。窒素化物酸化マスク層２１８
は取り除かれ、ｎウェル領域２２０を覆う酸化物領［２
２２にマスクされて、ｎウェルが注入される。ｎウェル
注入は、例えば５０ＫｅＶテｌ Ｅ １２ｉｏｎｓ／ｃ
ｔｉの済のホウ素注入であり、第１９図の矢印で示され
る。
ーパントの形により、ここでの説明よりも著しく違って
いても良い。二重の注入の次には、摂氏９００度の湿潤
雰囲気中で３０分間行われる酸化成長段階が続き、約３
５０ｎｍの厚さの酸化物層２２２が形成され、ｎウェル
注入を受ける領域を覆う。窒素化物酸化マスク層２１８
は取り除かれ、ｎウェル領域２２０を覆う酸化物領［２
２２にマスクされて、ｎウェルが注入される。ｎウェル
注入は、例えば５０ＫｅＶテｌ Ｅ １２ｉｏｎｓ／ｃ
ｔｉの済のホウ素注入であり、第１９図の矢印で示され
る。
ｎウェル注入の後、ｎウェルとｎウェルの両方が望まし
い深さに駆動される。例えば摂氏１０００度のＮ ２
／ ０２雰囲気において１５０分間駆動すれば、前述の
注入量とエネルギーに対して、般的に約１ミクロンの深
さのウェルが形成される。
い深さに駆動される。例えば摂氏１０００度のＮ ２
／ ０２雰囲気において１５０分間駆動すれば、前述の
注入量とエネルギーに対して、般的に約１ミクロンの深
さのウェルが形成される。
前述のように従来のＢ ｉ ０ＭＯ８の製造方法は、ｎ
形エピタキシー（例えば約１ ｏｒ＋ｎ−ｃｍかそれよ
り小）を利用し、ｎウェル注入を省略するか、または注
入量を減少させた。例えばｎウェルは、ｎウェル領域（
これは後にｎ−Ｄ−ｎバイポーラ・トランジスタを含む
）における注入のｎ（ｎの可能性を最低限にするために
、−回の低エネルギー・リン注入により、Ｑ 、 ５
ｏｈｍ−ｃｍのエピタキシ１シル層中に形成され得る。
形エピタキシー（例えば約１ ｏｒ＋ｎ−ｃｍかそれよ
り小）を利用し、ｎウェル注入を省略するか、または注
入量を減少させた。例えばｎウェルは、ｎウェル領域（
これは後にｎ−Ｄ−ｎバイポーラ・トランジスタを含む
）における注入のｎ（ｎの可能性を最低限にするために
、−回の低エネルギー・リン注入により、Ｑ 、 ５
ｏｈｍ−ｃｍのエピタキシ１シル層中に形成され得る。
しかしながらその様なエピタキシャル層中へのｎウェル
の形成は、ｎ形エピタキシャル層のｐ形への逆ドーピン
グを必要とする。
の形成は、ｎ形エピタキシャル層のｐ形への逆ドーピン
グを必要とする。
本技術分野で公知のようにこの逆ドーピングにより、結
果として層のキャリヤ移動度が劣化する。
果として層のキャリヤ移動度が劣化する。
ｎウェルがｎチャンネルＭＯＳトランジスタのチャンネ
ル領域で用いられるので、ｎチャンネルＭＯＳトランジ
スタの性能も、その様な逆ドーピングにより劣化する。
ル領域で用いられるので、ｎチャンネルＭＯＳトランジ
スタの性能も、その様な逆ドーピングにより劣化する。
公知のように０ＭＯ８装置のｎチャンネル・トランジス
タは、チャンネルｍＲのより大きなキャリヤ移動度によ
り、一般的にｐチャンネル・トランジスタよりも、スイ
ッチング時間が速い。よって０ＭＯ８設計においては一
般的に、速度が重要な機能な場合、可能な限りｎチＶン
ネルＭＯＳトランジスタを利用する。従って、０ＭＯ３
またはＢ ｉ ０Ｍ０８回路における、ｎチャンネル・
トランジスタのチャンネル領域のキャリヤ移動度の劣化
は、回路の性能に直接のｖ３響を与える。本発明の本実
施例によるイントリンシック・エピタキシャル層２１４
の使用により、ｎウェルの形成に必要とされる逆ドーピ
ングを最低限にすることにより、ｎウェル２２４の移動
度の劣化は減少する。前述の方法によりイントリンシッ
ク・エピタキシセル層中にｎウェル２２０を形成するこ
とにより、顕著な注入損傷やバイポーラ・トランジスタ
の劣化は生じてはいない。
タは、チャンネルｍＲのより大きなキャリヤ移動度によ
り、一般的にｐチャンネル・トランジスタよりも、スイ
ッチング時間が速い。よって０ＭＯ８設計においては一
般的に、速度が重要な機能な場合、可能な限りｎチＶン
ネルＭＯＳトランジスタを利用する。従って、０ＭＯ３
またはＢ ｉ ０Ｍ０８回路における、ｎチャンネル・
トランジスタのチャンネル領域のキャリヤ移動度の劣化
は、回路の性能に直接のｖ３響を与える。本発明の本実
施例によるイントリンシック・エピタキシャル層２１４
の使用により、ｎウェルの形成に必要とされる逆ドーピ
ングを最低限にすることにより、ｎウェル２２４の移動
度の劣化は減少する。前述の方法によりイントリンシッ
ク・エピタキシセル層中にｎウェル２２０を形成するこ
とにより、顕著な注入損傷やバイポーラ・トランジスタ
の劣化は生じてはいない。
酸化物領域２２２や、駆動段階で形成されたような酸化
物は取り除かれ、第２０図に示されるように、ｎウェル
領域２２０とｐウェル領［２２４を残す。埋込みｐ影領
域２１２の形成の場合のように、ｎウェル領域２２４は
、ｎウェル領域２２０と自己整合して形成される。
物は取り除かれ、第２０図に示されるように、ｎウェル
領域２２０とｐウェル領［２２４を残す。埋込みｐ影領
域２１２の形成の場合のように、ｎウェル領域２２４は
、ｎウェル領域２２０と自己整合して形成される。
本実施例は更に、ｎウェル領域２２４とｎウェル領域２
２０の間の他の絶縁領域を含む。よって酸化物領域２２
２がエツチングされた後、１０ｎｍの二酸化シリコンの
層２２６が成長され、その上に約５０ｎｍの厚さを持つ
バッファ・ポリシリコン層２２Ｂが被着される。ＬＰＧ
ＶＤ窒素化物層２３０がポリシリコン２２８上に被管さ
れ、サンドイッチ状の窒素化物／ポリシリコン２２８上
がパターン処理され、絶縁領域が露出される。Ｌａｃｏ
ｓ絶縁の形成においてポリシリコン層２２８のバッファ
としての利点は、１９８５年９月１７日に発行されテキ
サス・インスツルメンツ・インコーホレイテッドに３渡
された、米国特許番号第４．５４１．１６７号で説明さ
れる。絶縁領域の露出の後チャンネル・ストップが、表
面付近のｎウェル２２４のｎウェル・ホウ素１１度を補
足するために注入される。この補足により形成の間（こ
の形成は以下で説明される）、ｎウェル２２４から絶縁
酸化物領域へのホウ素の分離が克服される。この様な注
入の例には、約４０ＫｅＶのエネルギーでの、３Ｅ１５
乃至５ Ｅ １２１ｏｎｓ／ ｃｔＡの範囲の量のホウ
素注入がある。しかしながらｎウェル２２０の部分もこ
の注入を受けるので（別個のマスク段階が行われない限
り）、チャンネル・ストップ注入の分量を、ｎウェル２
２４からのホウ素の分離を適切に埋合せるように、最適
にすることが必要とされ（即ちｎウェル２２４でフィー
ルド酸化物しきい値電圧を高く保つ）、一方注入を受け
るｎウェル２２０の部分の埋合せのしすぎを防がなけれ
ばならない（例えばｎウェル２２０でフィールド酸化物
しきい値電圧を高く保つ）。
２０の間の他の絶縁領域を含む。よって酸化物領域２２
２がエツチングされた後、１０ｎｍの二酸化シリコンの
層２２６が成長され、その上に約５０ｎｍの厚さを持つ
バッファ・ポリシリコン層２２Ｂが被着される。ＬＰＧ
ＶＤ窒素化物層２３０がポリシリコン２２８上に被管さ
れ、サンドイッチ状の窒素化物／ポリシリコン２２８上
がパターン処理され、絶縁領域が露出される。Ｌａｃｏ
ｓ絶縁の形成においてポリシリコン層２２８のバッファ
としての利点は、１９８５年９月１７日に発行されテキ
サス・インスツルメンツ・インコーホレイテッドに３渡
された、米国特許番号第４．５４１．１６７号で説明さ
れる。絶縁領域の露出の後チャンネル・ストップが、表
面付近のｎウェル２２４のｎウェル・ホウ素１１度を補
足するために注入される。この補足により形成の間（こ
の形成は以下で説明される）、ｎウェル２２４から絶縁
酸化物領域へのホウ素の分離が克服される。この様な注
入の例には、約４０ＫｅＶのエネルギーでの、３Ｅ１５
乃至５ Ｅ １２１ｏｎｓ／ ｃｔＡの範囲の量のホウ
素注入がある。しかしながらｎウェル２２０の部分もこ
の注入を受けるので（別個のマスク段階が行われない限
り）、チャンネル・ストップ注入の分量を、ｎウェル２
２４からのホウ素の分離を適切に埋合せるように、最適
にすることが必要とされ（即ちｎウェル２２４でフィー
ルド酸化物しきい値電圧を高く保つ）、一方注入を受け
るｎウェル２２０の部分の埋合せのしすぎを防がなけれ
ばならない（例えばｎウェル２２０でフィールド酸化物
しきい値電圧を高く保つ）。
高圧酸化段階が行われ（例えば１０気圧で、摂氏９００
度の湿潤雰囲気に５２分間）、凹んだ絶縁酸化物層２３
２が形成され、この様な酸化物は構成物の能動領域上の
窒素化物層２３０によりマスクされる。もちろんフィー
ルド酸化物を形成するいかなる公知の技術を用いて、酸
化物層２３２を形成しても良い（例えば、幾分大きいも
しくは小さい凹みが望ましいかもしれないし、ポリ・バ
ッファは省略されても良いし、また酸化物の形成は様々
な温度または気圧で行われ得る）。前記米国特許番号第
４．５４１．１６７号に記載される方法は、ここで説明
される理由のために好ましい。
度の湿潤雰囲気に５２分間）、凹んだ絶縁酸化物層２３
２が形成され、この様な酸化物は構成物の能動領域上の
窒素化物層２３０によりマスクされる。もちろんフィー
ルド酸化物を形成するいかなる公知の技術を用いて、酸
化物層２３２を形成しても良い（例えば、幾分大きいも
しくは小さい凹みが望ましいかもしれないし、ポリ・バ
ッファは省略されても良いし、また酸化物の形成は様々
な温度または気圧で行われ得る）。前記米国特許番号第
４．５４１．１６７号に記載される方法は、ここで説明
される理由のために好ましい。
第２１図では結果として生ずる凹んだ絶縁酸化物領域２
３２が示される。前述の工程で形成された酸化物領域２
３２の厚さは、少なくとも７００ｎｍが望ましい。窒素
化物層２３０１バッファ・ポリシリコン層２２８、及び
酸化物層２２６は、従来の技術でエツチングされ、ウェ
ハの表面をクリーンにする。薄いブリゲート酸化物、即
らダミー・ゲート酸化物層２３４は、約２０ｎｍの厚さ
に成長され、本当のゲート誘電体の形成につながる後続
する工程段階の間に、シリコン表面の保護をする。
３２が示される。前述の工程で形成された酸化物領域２
３２の厚さは、少なくとも７００ｎｍが望ましい。窒素
化物層２３０１バッファ・ポリシリコン層２２８、及び
酸化物層２２６は、従来の技術でエツチングされ、ウェ
ハの表面をクリーンにする。薄いブリゲート酸化物、即
らダミー・ゲート酸化物層２３４は、約２０ｎｍの厚さ
に成長され、本当のゲート誘電体の形成につながる後続
する工程段階の間に、シリコン表面の保護をする。
！ｌ！ｌＩ能上、ｎウェル２２４とｎウェル２２０はバ
イアスされ、よってその間の接合は逆バイアスされ、ウ
ェルを互いに絶縁する。よってｎウェル２２４の部分は
二つのｎウェル２２０の間に置かれ、二つのｎウェル２
２０を互いに絶縁する。この様な絶縁が必要な例は、バ
イポーラ・トランジスタを含むｎウェル２２０から、Ｍ
ＯＳトランジスタを含むｎウェル２２０を絶縁すること
である。
イアスされ、よってその間の接合は逆バイアスされ、ウ
ェルを互いに絶縁する。よってｎウェル２２４の部分は
二つのｎウェル２２０の間に置かれ、二つのｎウェル２
２０を互いに絶縁する。この様な絶縁が必要な例は、バ
イポーラ・トランジスタを含むｎウェル２２０から、Ｍ
ＯＳトランジスタを含むｎウェル２２０を絶縁すること
である。
本技術分野で公知のように埋込みｎ十領域２０８は、バ
イポーラ・トランジスタのコレクタ電極にとって特に適
切である。第２１図で示されるようにフォトレジスト層
２５０がパターン処理され、バイポーラ・トランジスタ
が形成されるｎウェル領１ｊ１２２０の部分２５１が露
出され、ｎウェル領域２２０の表面から埋込みｎ十領域
２０８への深いコレクタ・コンタクトのｎ形注入（第２
１図の矢印で示される）が行われれる。加えてｎウェル
２２０を介する埋込みｎ十領＊２０８への直接のコンタ
クトは、ラッチアップの生じる割合を減少するために、
ＭＯＳトランジスタを含むｎウェル２２０にとって好ま
しい。従って別のｎウェル２２０の部分２５１′が露出
され、コレクタ注入を深く受ける。典型的な深いコレク
タ注入は高エネルギー（約１５０ＫｅＶ）での、５Ｅ１
５乃至２Ｅ １６１ｏｎｓ／ ａｉの範囲の量のリン注
入である。結果として生じる深いコレクタ・コンタクト
２５２は、第２２図に示される。
イポーラ・トランジスタのコレクタ電極にとって特に適
切である。第２１図で示されるようにフォトレジスト層
２５０がパターン処理され、バイポーラ・トランジスタ
が形成されるｎウェル領１ｊ１２２０の部分２５１が露
出され、ｎウェル領域２２０の表面から埋込みｎ十領域
２０８への深いコレクタ・コンタクトのｎ形注入（第２
１図の矢印で示される）が行われれる。加えてｎウェル
２２０を介する埋込みｎ十領＊２０８への直接のコンタ
クトは、ラッチアップの生じる割合を減少するために、
ＭＯＳトランジスタを含むｎウェル２２０にとって好ま
しい。従って別のｎウェル２２０の部分２５１′が露出
され、コレクタ注入を深く受ける。典型的な深いコレク
タ注入は高エネルギー（約１５０ＫｅＶ）での、５Ｅ１
５乃至２Ｅ １６１ｏｎｓ／ ａｉの範囲の量のリン注
入である。結果として生じる深いコレクタ・コンタクト
２５２は、第２２図に示される。
第２２図に示されるように、バイポーラ・トランジスタ
のベース領域の形成のためのマスク層を定める前に、フ
ォトレジスト層２５０が取り除かれる。ＬＰＧＶＤポリ
シリコン層２５４層間５４約１１００ｎの厚さに被着さ
れ、ス１−レスにより引き起こされる欠陥を最低限にす
る。これはポリ・バッッファされたＬＯＣＯ８絶縁に関
する、前述の米国特許番号第４．５４１．１６７号で説
明されだのと同様な方法で行われる。ポリシリコン２５
４の被着の次に、約２７０ｎｍの厚さのＬＰＣｖＤ窒素
化物窒素化物層液５６続く。窒素化物層２５６とポリシ
リコン層２５４はパターン処理され、エツチングされ、
第２２図の構造の位置２５８に、ベース領域を定める。
のベース領域の形成のためのマスク層を定める前に、フ
ォトレジスト層２５０が取り除かれる。ＬＰＧＶＤポリ
シリコン層２５４層間５４約１１００ｎの厚さに被着さ
れ、ス１−レスにより引き起こされる欠陥を最低限にす
る。これはポリ・バッッファされたＬＯＣＯ８絶縁に関
する、前述の米国特許番号第４．５４１．１６７号で説
明されだのと同様な方法で行われる。ポリシリコン２５
４の被着の次に、約２７０ｎｍの厚さのＬＰＣｖＤ窒素
化物窒素化物層液５６続く。窒素化物層２５６とポリシ
リコン層２５４はパターン処理され、エツチングされ、
第２２図の構造の位置２５８に、ベース領域を定める。
第２２図に示される層２５４と２５６のパターン処理と
エツチングにより、ベース領域２５８が一旦定められる
と、例えば６０乃至１５０の比較的に厚い酸化物層２６
０が、ベース領域２５８上に形成される。窒素化物層２
５６があるために、露出されたベース領域２５８以外に
は、当然この様な酸化物２６０は形成されない。酸化物
層２６０の形成に続きホウ素注入が行われ、バイポーラ
・トランジスタの拡散されたベースを形成する。
エツチングにより、ベース領域２５８が一旦定められる
と、例えば６０乃至１５０の比較的に厚い酸化物層２６
０が、ベース領域２５８上に形成される。窒素化物層２
５６があるために、露出されたベース領域２５８以外に
は、当然この様な酸化物２６０は形成されない。酸化物
層２６０の形成に続きホウ素注入が行われ、バイポーラ
・トランジスタの拡散されたベースを形成する。
この様な注入は第２２図の矢印により示される。
厚い酸化物２６０を介する典型的なベース注入は、８０
ＫｅＶのエネルギーでの、８ Ｅ １３１ｎｎｓ／ｃｄ
の聞のホウ素注入である。ブリゲート酸化物２３４、ポ
リシリコン層２５４、及び窒素化物層２５６の厚さは、
ベース注入を阻止するように選択される。＠述の厚さ（
例えばそれぞれ２０ｎｍ、 １１００ｎ、２７０ｎｍ）
は、＠述のベース注入を阻止するのに効果的である。前
述の注入は、コ４０ｎｍの厚さに成長された酸化物層２
６０を介して、ベース領域を形成するのに効果的である
。それを介してベース注入が行われる厚い酸化物庖２６
００利点ｔよ、以下でより詳細に説明される。第２３図
に示されるように、ベース注入によりベース領域１０４
が形成され、表面から約３００乃至４００の範囲の深さ
に至る。もちろんｖ！を続する工程は酸化物層２６０の
厚さを、成長された厚さにより最終的には４０乃至１３
０ｒ１ｍの範囲内にまで減らす。
ＫｅＶのエネルギーでの、８ Ｅ １３１ｎｎｓ／ｃｄ
の聞のホウ素注入である。ブリゲート酸化物２３４、ポ
リシリコン層２５４、及び窒素化物層２５６の厚さは、
ベース注入を阻止するように選択される。＠述の厚さ（
例えばそれぞれ２０ｎｍ、 １１００ｎ、２７０ｎｍ）
は、＠述のベース注入を阻止するのに効果的である。前
述の注入は、コ４０ｎｍの厚さに成長された酸化物層２
６０を介して、ベース領域を形成するのに効果的である
。それを介してベース注入が行われる厚い酸化物庖２６
００利点ｔよ、以下でより詳細に説明される。第２３図
に示されるように、ベース注入によりベース領域１０４
が形成され、表面から約３００乃至４００の範囲の深さ
に至る。もちろんｖ！を続する工程は酸化物層２６０の
厚さを、成長された厚さにより最終的には４０乃至１３
０ｒ１ｍの範囲内にまで減らす。
ベース注入に続き、窒素化物１ｉ１２５６がウェット・
エツチングにより取り除かれ、ポリシリコン庖２５４が
プラズマ・エツチングにより取り除かれ、ブリゲート（
「ダミー・ゲート」）酸化物２３４は別のウェット・エ
ツチングにより取り除かれる。第２３図では、ＭＯＳト
ランジスタのゲート誘電体として機能し、また以下で説
明されるように、拡散されたレジスタのパターンを持つ
ゲート酸化物２６２が、例えば約２０ｎｍのような望ま
しい厚さに成長される。ゲート酸化物２６２の成長の好
ましい方法は、摂氏８５０度における乾燥／湿潤／乾燥
のシーケンスである。しかしながら本発明の目的のため
に、他の誘電体物質の使用または物質の組み合わせも含
めていかなる公知の技術が、ゲート酸化物２６２の成長
のために利用されても良い。バッファ・ポリシリコン層
２６４がＬ Ｐ ＣＶ Ｄにより、約１２５ｎｍの厚さ
に被着される。本技術分野で公知のようにしきい（ａ電
圧調整イオン注入がこの時点で行われ、望ましい回路動
作に従いＭＯＳ トランジスタのしきい値電圧をａｌｌ
ｌ−る。その様な注入（第２３図の矢印で示される）は
、凹んだ絶縁酸化物層２３２によってのみマスクされ、
また−殻内には比較的に低い＜５０ＫｅＶ）エネルギー
のｐ形注入である。もしくｔよしきい値調節注入は、ゲ
ート酸化物２６２の成長に先立ち、ブリゲート酸化物２
３４を介して行われても良い。
エツチングにより取り除かれ、ポリシリコン庖２５４が
プラズマ・エツチングにより取り除かれ、ブリゲート（
「ダミー・ゲート」）酸化物２３４は別のウェット・エ
ツチングにより取り除かれる。第２３図では、ＭＯＳト
ランジスタのゲート誘電体として機能し、また以下で説
明されるように、拡散されたレジスタのパターンを持つ
ゲート酸化物２６２が、例えば約２０ｎｍのような望ま
しい厚さに成長される。ゲート酸化物２６２の成長の好
ましい方法は、摂氏８５０度における乾燥／湿潤／乾燥
のシーケンスである。しかしながら本発明の目的のため
に、他の誘電体物質の使用または物質の組み合わせも含
めていかなる公知の技術が、ゲート酸化物２６２の成長
のために利用されても良い。バッファ・ポリシリコン層
２６４がＬ Ｐ ＣＶ Ｄにより、約１２５ｎｍの厚さ
に被着される。本技術分野で公知のようにしきい（ａ電
圧調整イオン注入がこの時点で行われ、望ましい回路動
作に従いＭＯＳ トランジスタのしきい値電圧をａｌｌ
ｌ−る。その様な注入（第２３図の矢印で示される）は
、凹んだ絶縁酸化物層２３２によってのみマスクされ、
また−殻内には比較的に低い＜５０ＫｅＶ）エネルギー
のｐ形注入である。もしくｔよしきい値調節注入は、ゲ
ート酸化物２６２の成長に先立ち、ブリゲート酸化物２
３４を介して行われても良い。
第２４図ではフォトレジスト層２６６がウェハ表面上に
被着され、バイポーラ・トランジスタのエミッタの位置
を定めるようにパターン処理される。ベース領ＩＩ！１
１０４上のポリシリコン層２６４と酸化物層２６０はエ
ツチングされ、エミッタ・コンタクトの位置２６５を、
ベース領域１０４へ露出する。エミッタ・コンタクトを
露出した後、フォトレジスト２６６は取り除かれ、ポリ
シリコン層２６８がウェハ表面上に１．、、 Ｐ ＣＶ
Ｄで被着され、第２５図に示されるように、エミッタ
・コンタクト領域のベース領［１０４を接続する。ポリ
シリコン層２６８は３２５ｎｍの厚さに被着され、もし
望ましいならばＭＯＳトランジスタのゲート誘電体とし
て機能し、また相ｎ接続レベルとして機ｅ、する。ポリ
シリコン層２６８は以下で説明されるように、バイポー
ラ・トランジスタのベース領域１０４の中の、エミッタ
ｇＡ域の拡散のためのドーパントのソースとしても機能
する。ポリシリコン層２６８は、エミッタ・コンタクト
の中でない位置で、ポリシリコンＷＡ２６４に加えられ
、これらの位置ではより厚いポリシリコンが形成される
。ポリシリコン２６８は第２５図の矢印で示されるよう
に、５０ＫｅＶのエネルギーで、約１Ｅ１６乃至２ Ｗ
１６１ｏｎｓ／ｄの量のリン注入によりドーピングさ
れる。
被着され、バイポーラ・トランジスタのエミッタの位置
を定めるようにパターン処理される。ベース領ＩＩ！１
１０４上のポリシリコン層２６４と酸化物層２６０はエ
ツチングされ、エミッタ・コンタクトの位置２６５を、
ベース領域１０４へ露出する。エミッタ・コンタクトを
露出した後、フォトレジスト２６６は取り除かれ、ポリ
シリコン層２６８がウェハ表面上に１．、、 Ｐ ＣＶ
Ｄで被着され、第２５図に示されるように、エミッタ
・コンタクト領域のベース領［１０４を接続する。ポリ
シリコン層２６８は３２５ｎｍの厚さに被着され、もし
望ましいならばＭＯＳトランジスタのゲート誘電体とし
て機能し、また相ｎ接続レベルとして機ｅ、する。ポリ
シリコン層２６８は以下で説明されるように、バイポー
ラ・トランジスタのベース領域１０４の中の、エミッタ
ｇＡ域の拡散のためのドーパントのソースとしても機能
する。ポリシリコン層２６８は、エミッタ・コンタクト
の中でない位置で、ポリシリコンＷＡ２６４に加えられ
、これらの位置ではより厚いポリシリコンが形成される
。ポリシリコン２６８は第２５図の矢印で示されるよう
に、５０ＫｅＶのエネルギーで、約１Ｅ１６乃至２ Ｗ
１６１ｏｎｓ／ｄの量のリン注入によりドーピングさ
れる。
第２６図ではＭＯＳ ｔ−ランジスタのためのゲート電
極と、バイポーラ・トランジスタのためのエミッタ・コ
ンタクトの形成のために、パターン処理され、エツチン
グされた後のポリシリコン２６８が示される。ポリシリ
コン・エツチングに続き、ＴＥ、Ｏ３酸化物（図示され
ず）の層が被着され（例えば３０ｎｍに）、シリコン表
面を不活性化し、後続する注入段階の間ソース及びドレ
イン領域へのイオン・チャンネリングを最小限にする。
極と、バイポーラ・トランジスタのためのエミッタ・コ
ンタクトの形成のために、パターン処理され、エツチン
グされた後のポリシリコン２６８が示される。ポリシリ
コン・エツチングに続き、ＴＥ、Ｏ３酸化物（図示され
ず）の層が被着され（例えば３０ｎｍに）、シリコン表
面を不活性化し、後続する注入段階の間ソース及びドレ
イン領域へのイオン・チャンネリングを最小限にする。
ＴＥＯ３Ｍ化物のこの薄い層は、ポリシリコン・ゲート
ｆｆ１ｉ２６８からのリーチ・スルー注入をオフセット
する働きもし、ゲート電極２６８の端でのより良い整合
のために、リーチ・スルー注入の横方向の拡散を埋合せ
る。フォトレジスト層２７２はパターン処理され、ｎチ
ャンネルＭＯＳトランジスタのソースとドレイン領域１
１０／１１２を定め、リン・リーチ・スルー注入（第２
６の矢印で示される）で注入されるべきｎウェル・コン
タクト２７６を定める。コレクタ・コンタクト２５２と
埋込みｎ十領域コンタクト２５３もまた、この注入を受
【プられる。リーチ・スルー注入は、「軽くドーピング
されたドレイン」 （即ち傾斜接合）を持つ、ｎチｔｐ
ンネルＭＯＳトランジスタの形成において、浅くて比較
的に軽くドーピングされたｎ形拡散を形成するように意
図される。［軽くドーピングされたドレイン］は、１９
８７年１月２８日に発行されテキサス・インスツルメン
ツ・インコーホレイテッドに１渡された、米国特許番号
簿４．５６６．１７５号で説明される。その様なリーチ
・スルー注入の例には、８０Ｋｅｙのエネルギーで、約
２ Ｅ １３１ｏｎｓ／ｃＩｉの陽の注入がある。
ｆｆ１ｉ２６８からのリーチ・スルー注入をオフセット
する働きもし、ゲート電極２６８の端でのより良い整合
のために、リーチ・スルー注入の横方向の拡散を埋合せ
る。フォトレジスト層２７２はパターン処理され、ｎチ
ャンネルＭＯＳトランジスタのソースとドレイン領域１
１０／１１２を定め、リン・リーチ・スルー注入（第２
６の矢印で示される）で注入されるべきｎウェル・コン
タクト２７６を定める。コレクタ・コンタクト２５２と
埋込みｎ十領域コンタクト２５３もまた、この注入を受
【プられる。リーチ・スルー注入は、「軽くドーピング
されたドレイン」 （即ち傾斜接合）を持つ、ｎチｔｐ
ンネルＭＯＳトランジスタの形成において、浅くて比較
的に軽くドーピングされたｎ形拡散を形成するように意
図される。［軽くドーピングされたドレイン］は、１９
８７年１月２８日に発行されテキサス・インスツルメン
ツ・インコーホレイテッドに１渡された、米国特許番号
簿４．５６６．１７５号で説明される。その様なリーチ
・スルー注入の例には、８０Ｋｅｙのエネルギーで、約
２ Ｅ １３１ｏｎｓ／ｃＩｉの陽の注入がある。
第２７図ではポリシリコン２６８の各側を含む領域のと
なりの、側壁酸化物フィラメント２７８の形成を示す。
なりの、側壁酸化物フィラメント２７８の形成を示す。
その様な形成はフォトレジスト２７２（第２６図から）
を取り除き、ウェハ上にＴＥＯ８酸化物の同形の層を被
着しくこの例では厚さ約２００ｎｍ） 、米国特許番号
簿４，５６６゜１７５号で説明されるように、酸化物層
を異方性エツチングし、第２７図に示されるように、側
壁フィラメント２７８を残す。厚い酸化物２６０も、エ
ミッタ・ポリシリコン２６８と側壁フィラメント２７８
で覆われていない位置でエツチングされる。他のＴＥＯ
３酸化物の層（図示されず）は、前述のように表面のパ
ッシベーションと、注入時のイオン・チャンネリングの
減少のために被着されても良く、またフォトレジスト２
８０はパターン処理され、再びｎチャンネル・ソースと
ドレイン領域２７４、ｎウェル・コンタクト２７６、及
びコレクタ・コンタクト２５２を露出する。ソース／ド
レイン注入が行われ、ｎチャンネルＭＯＳトランジスタ
の多量にドーピングされたソースとドレインに、より深
い接合を設ける。この様なソース／ドレイン注入（第２
７図の矢印で示される）の例は、高エネルギー（例えば
１５０ＫｅＶ）Ｔ−の３ Ｅ １５１ｏｎｓ／ａＡの畿
のヒ素注入と、引き続く低エネルギー（例えば９５Ｋｅ
Ｖ）での約４Ｅ１４１ｏｎｓ／ ｃａｌの量のリン注入
である。
を取り除き、ウェハ上にＴＥＯ８酸化物の同形の層を被
着しくこの例では厚さ約２００ｎｍ） 、米国特許番号
簿４，５６６゜１７５号で説明されるように、酸化物層
を異方性エツチングし、第２７図に示されるように、側
壁フィラメント２７８を残す。厚い酸化物２６０も、エ
ミッタ・ポリシリコン２６８と側壁フィラメント２７８
で覆われていない位置でエツチングされる。他のＴＥＯ
３酸化物の層（図示されず）は、前述のように表面のパ
ッシベーションと、注入時のイオン・チャンネリングの
減少のために被着されても良く、またフォトレジスト２
８０はパターン処理され、再びｎチャンネル・ソースと
ドレイン領域２７４、ｎウェル・コンタクト２７６、及
びコレクタ・コンタクト２５２を露出する。ソース／ド
レイン注入が行われ、ｎチャンネルＭＯＳトランジスタ
の多量にドーピングされたソースとドレインに、より深
い接合を設ける。この様なソース／ドレイン注入（第２
７図の矢印で示される）の例は、高エネルギー（例えば
１５０ＫｅＶ）Ｔ−の３ Ｅ １５１ｏｎｓ／ａＡの畿
のヒ素注入と、引き続く低エネルギー（例えば９５Ｋｅ
Ｖ）での約４Ｅ１４１ｏｎｓ／ ｃａｌの量のリン注入
である。
第２８図はｎウェル２２０のｎ＋コンタクト２７６同様
、ｎウェル２２４のｎチャンネルＭＯＳトランジスタの
、ソースとドレイン領域１１０／１１２の形成を示す。
、ｎウェル２２４のｎチャンネルＭＯＳトランジスタの
、ソースとドレイン領域１１０／１１２の形成を示す。
フォトレジスト２８０％、ｔｌｆｌ（り除かれ、またフ
ォトレジスト・）（ターン２８２が形成され、ｎウェル
２２０のｐチャンネルＭＯＳトランジスタにソース・ド
レイン領域１１０／１１２を形成し、またｎウェル２２
４にｐ＋コンタクト１１３を、ベースｉａ域１０４への
ｐ−トベース電極コンタクト２８６も形成する。例えば
２０ＫｅＶ（７）エネルギーで３ Ｅ １５１ｏｎｓ／
ｄの量のホウ素ソース・ドレイン注入が、第２８１ｆｉ
の矢印で示される。
ォトレジスト・）（ターン２８２が形成され、ｎウェル
２２０のｐチャンネルＭＯＳトランジスタにソース・ド
レイン領域１１０／１１２を形成し、またｎウェル２２
４にｐ＋コンタクト１１３を、ベースｉａ域１０４への
ｐ−トベース電極コンタクト２８６も形成する。例えば
２０ＫｅＶ（７）エネルギーで３ Ｅ １５１ｏｎｓ／
ｄの量のホウ素ソース・ドレイン注入が、第２８１ｆｉ
の矢印で示される。
第２９図では、第２Ｅ１１で示されたｐとｎの両方のソ
ース・ドレイン注入の終了後、注入されたドーパントは
、摂氏９００１１のアルゴン雰囲気中での３０分間のア
ニールのような、イナート雰囲気中での高温アニールに
より駆動される。このアニールはソース・ドレイン注入
を駆動するだけではなく、ポリシリコン２６８のドーパ
ントを、ベース領域１０４に拡散させ、その中にエミッ
タ領域１０６を形成する。これは１９８６年１１月１９
日に出願されテキサス・インスツルメンツ・インコーホ
レイテッドに譲渡された、係属中の出願通し番号第９３
２．７５２号で説明される。この様な工程によるエミッ
タ接合の深さは、１００乃至１５０ｎｍの範囲である。
ース・ドレイン注入の終了後、注入されたドーパントは
、摂氏９００１１のアルゴン雰囲気中での３０分間のア
ニールのような、イナート雰囲気中での高温アニールに
より駆動される。このアニールはソース・ドレイン注入
を駆動するだけではなく、ポリシリコン２６８のドーパ
ントを、ベース領域１０４に拡散させ、その中にエミッ
タ領域１０６を形成する。これは１９８６年１１月１９
日に出願されテキサス・インスツルメンツ・インコーホ
レイテッドに譲渡された、係属中の出願通し番号第９３
２．７５２号で説明される。この様な工程によるエミッ
タ接合の深さは、１００乃至１５０ｎｍの範囲である。
アニールはまたエミッタの下で、ベース領域１０４の深
さをある程度まで押す（即ち「エミッタ・ブツシュ」）
。このソース・ドレインとエミッタのアニールの後、い
かなる残りの酸化物も、中にソース・ドレイン注入が行
われ、またポリシリコン２６８が被着されたソース、ド
レイン、及びコンタクト領域から取り除かれる。もし望
まれるならば、拡散物はチタンのような金属の被着によ
りシリサイドで覆われても良く、露出されたシリコンと
直接に反応し、酸化物のキＸ／ツブが形成される。これ
は１９８７年９月Ｉ Ｂに発行されテキサス・インスッ
ルメンツ・インコーホレイテッドに譲渡された、米国特
許番号用４，６９０，７３０号で説明されている。
さをある程度まで押す（即ち「エミッタ・ブツシュ」）
。このソース・ドレインとエミッタのアニールの後、い
かなる残りの酸化物も、中にソース・ドレイン注入が行
われ、またポリシリコン２６８が被着されたソース、ド
レイン、及びコンタクト領域から取り除かれる。もし望
まれるならば、拡散物はチタンのような金属の被着によ
りシリサイドで覆われても良く、露出されたシリコンと
直接に反応し、酸化物のキＸ／ツブが形成される。これ
は１９８７年９月Ｉ Ｂに発行されテキサス・インスッ
ルメンツ・インコーホレイテッドに譲渡された、米国特
許番号用４，６９０，７３０号で説明されている。
結果として第２９図に示される、チタン・シリサイド層
２９０が形成される。１９８７年６月２３１」に発行さ
れテキサス・インスツルメンツ・イン］・−ボレイテッ
ドに譲渡された、米国特許番号第＝１，６７５．０７３
号で説明されるように、局ｊす１相な接続線２９２は、
シリサイドと酸化物層上の反応しないチタンをパターン
処理及びエツチングし、パターン処理されたチタン・フ
ィルムを、窒素雰囲気にさらすことにより形成される。
２９０が形成される。１９８７年６月２３１」に発行さ
れテキサス・インスツルメンツ・イン］・−ボレイテッ
ドに譲渡された、米国特許番号第＝１，６７５．０７３
号で説明されるように、局ｊす１相な接続線２９２は、
シリサイドと酸化物層上の反応しないチタンをパターン
処理及びエツチングし、パターン処理されたチタン・フ
ィルムを、窒素雰囲気にさらすことにより形成される。
第２９図に示されるように前述の製造工程は、トランジ
スタ４５．４７． 及ＣＦ４２ａ／４２ｂ ＜その様な
トランジスタが一個のみ示されるが、同様な工程により
４２ａまたは４２ｂが形成される）を形成製造されｆこ
構造内の様々な位置へつながれる様子が示される。マル
チレベル誘電体は、ＬＰＣＶＤＴＥＯＩ：化物の比較的
に厚い（約１ミクロン）第一の層２９４で形成される。
スタ４５．４７． 及ＣＦ４２ａ／４２ｂ ＜その様な
トランジスタが一個のみ示されるが、同様な工程により
４２ａまたは４２ｂが形成される）を形成製造されｆこ
構造内の様々な位置へつながれる様子が示される。マル
チレベル誘電体は、ＬＰＣＶＤＴＥＯＩ：化物の比較的
に厚い（約１ミクロン）第一の層２９４で形成される。
層２９４は次に平坦化され、エッチ・バックされる。こ
れは、１９８７年２月５日に出願されテキサス・インス
ツルメンツ・インコーホレイテッドに譲渡された、係属
中の出願通し番号用０１０．９３７号で説明される。平
坦化されたＴＥＯ８ＩＩ化物２９４は次に、第二のＴＥ
Ｏ８酸化物層で覆われＣＷ４えば厚さ約１００ｎｍ）
、次に約３００ｎｍの厚さで、重量比で５％のリン澹度
を持つ、リンのドーピングされた酸化物２９８で覆われ
る。コンタクト・バイアスがパターン処理されエツチン
グされ、リンのドーピングされた酸化物２９８は、例え
ば摂氏７００度で６０分間の高温アニールにより、アク
ティブにされ、集密化される。第一のレベルの金属化膿
３０２が被着され、構造内の様々な位置にコンタクトを
設け、また次に挙げるのいずれを含んでも良い。それら
は、標準アルミニウム、ドーピングされたアルミニウム
金属化層、第一のチタン・タングステン合金の層とそれ
に続＜ＣＶＯタングステンの層、アルミニウムの下のス
パッタリングされたタングステン、チタン・タングステ
ンまたはスパッタリングされたタンゲスアンである。
れは、１９８７年２月５日に出願されテキサス・インス
ツルメンツ・インコーホレイテッドに譲渡された、係属
中の出願通し番号用０１０．９３７号で説明される。平
坦化されたＴＥＯ８ＩＩ化物２９４は次に、第二のＴＥ
Ｏ８酸化物層で覆われＣＷ４えば厚さ約１００ｎｍ）
、次に約３００ｎｍの厚さで、重量比で５％のリン澹度
を持つ、リンのドーピングされた酸化物２９８で覆われ
る。コンタクト・バイアスがパターン処理されエツチン
グされ、リンのドーピングされた酸化物２９８は、例え
ば摂氏７００度で６０分間の高温アニールにより、アク
ティブにされ、集密化される。第一のレベルの金属化膿
３０２が被着され、構造内の様々な位置にコンタクトを
設け、また次に挙げるのいずれを含んでも良い。それら
は、標準アルミニウム、ドーピングされたアルミニウム
金属化層、第一のチタン・タングステン合金の層とそれ
に続＜ＣＶＯタングステンの層、アルミニウムの下のス
パッタリングされたタングステン、チタン・タングステ
ンまたはスパッタリングされたタンゲスアンである。
Ｔｉ／Ｗタングステン・システムは、特にマルチレベル
金属システムで有益である。前述の金属化層の第二のレ
ベル（第一の金属化レベルで説明された一つかそれ以上
の物質からなる）は、第３０図の構造に加えられ、従来
の技術で形成されたバイアス（第１５図の選択されたコ
ンタクト１５１を含む）を介して、第一の金属化層３０
２へコンタクトを設ける。
金属システムで有益である。前述の金属化層の第二のレ
ベル（第一の金属化レベルで説明された一つかそれ以上
の物質からなる）は、第３０図の構造に加えられ、従来
の技術で形成されたバイアス（第１５図の選択されたコ
ンタクト１５１を含む）を介して、第一の金属化層３０
２へコンタクトを設ける。
バイポーラ・トランジスタのエミッタを形成するポリシ
リコン２６８の部分の下にある、厚い酸化物層２６０は
ある利点をもたらすことに留意されたい。第一にエミッ
タ・ポリシリコン２６８は、厚い酸化物層２６０のため
に、ベース領域１０４から遠く隔てられ、エミッタ電極
とベース領域１０４の間のキャパシタンスを減らし、バ
イポーラ・トランジスタのスイッチング速度を改良する
。
リコン２６８の部分の下にある、厚い酸化物層２６０は
ある利点をもたらすことに留意されたい。第一にエミッ
タ・ポリシリコン２６８は、厚い酸化物層２６０のため
に、ベース領域１０４から遠く隔てられ、エミッタ電極
とベース領域１０４の間のキャパシタンスを減らし、バ
イポーラ・トランジスタのスイッチング速度を改良する
。
加えてエミッタ電極への第一の金属コンタクトは、ベー
ス領域１０４の拡散されたエミッタ領域１０６上に直接
に形成され、バイポーラ・トランジスタの形成に必要と
される表面積を節約し、またエミッタ電極の電流路の長
さを短縮することで、エミッタ抵抗を減らす。
ス領域１０４の拡散されたエミッタ領域１０６上に直接
に形成され、バイポーラ・トランジスタの形成に必要と
される表面積を節約し、またエミッタ電極の電流路の長
さを短縮することで、エミッタ抵抗を減らす。
本発明は好ましい実施例と特定の代案を参照にして詳細
に説明されてきたが、この説明は単に例として挙げられ
たものであり、限定的な意味で理解されるべきではない
。更に本発明の詳細における様々な変更や追加は、当業
者にとっては明白であろう。その様な変更や追加は、当
然ここで説明された注入状態、酸化、拡散サイクル、ま
た金属化システムの様々な変形を含む。その様な全ての
変更や追加は、本発明の特許請求の範囲内に含まれるも
のとする。
に説明されてきたが、この説明は単に例として挙げられ
たものであり、限定的な意味で理解されるべきではない
。更に本発明の詳細における様々な変更や追加は、当業
者にとっては明白であろう。その様な変更や追加は、当
然ここで説明された注入状態、酸化、拡散サイクル、ま
た金属化システムの様々な変形を含む。その様な全ての
変更や追加は、本発明の特許請求の範囲内に含まれるも
のとする。
以上の説明にＩＩｌ還して、更に以下の項を開示する。
（１） メモリ・セルの行と列を含むメモリ・アレイ
を含み、前記メモリ・セルの列は対になるよう配置され
、また、 複数のセンスアンプを含み、前記各センスアンプは端子
を有する複数のトランジスタを含み、各センスアンプは
一対のメモリ・セルの列と関連し、前記メモリ・セルの
列と一対一の対応をするよう接続され、センスアンプと
そのｇｌＩｎするメモリ・セルの列の対は共に、Ｉｌｌ
運するメモリ・セルの列の対のメモリ・セルのビッチ内
に適合するように配置される、メモリ装置のための感知
とデコードの手段のレイアウト。
を含み、前記メモリ・セルの列は対になるよう配置され
、また、 複数のセンスアンプを含み、前記各センスアンプは端子
を有する複数のトランジスタを含み、各センスアンプは
一対のメモリ・セルの列と関連し、前記メモリ・セルの
列と一対一の対応をするよう接続され、センスアンプと
そのｇｌＩｎするメモリ・セルの列の対は共に、Ｉｌｌ
運するメモリ・セルの列の対のメモリ・セルのビッチ内
に適合するように配置される、メモリ装置のための感知
とデコードの手段のレイアウト。
（２） （１１項に記載した感知とデコードの手段の
レイアウトにおいて、前記各センスアンプの前記複数の
トランジスタは、エミッタ結合された一対のほぼ同等な
寸法のバイポーラ・トランジスタを含む。
レイアウトにおいて、前記各センスアンプの前記複数の
トランジスタは、エミッタ結合された一対のほぼ同等な
寸法のバイポーラ・トランジスタを含む。
（３） （２）項に記載した感知とデコードの手段の
レイアウトにおいて、前記センスアンプから選択された
トランジスタは更に、共通のコレクタ領域を含む。
レイアウトにおいて、前記センスアンプから選択された
トランジスタは更に、共通のコレクタ領域を含む。
（４） （３）項に記載した感知とデコードの手段の
レイアウトにおいて、前記共通のコレクタｇＡｔｉｉｌ
はそれぞれ連続的である。
レイアウトにおいて、前記共通のコレクタｇＡｔｉｉｌ
はそれぞれ連続的である。
（５） （４）項に記載した感知とデコードの手段の
レイアウトにおいて、前記共通のコレクタ領域はそれぞ
れほぼ直線に整合される。
レイアウトにおいて、前記共通のコレクタ領域はそれぞ
れほぼ直線に整合される。
（６） （２）項に記載した感知とデコードの手段の
レイアウトにおいて、前記複数のセンスアンプは更に、
前記エミッタ結合バイポーラの対に接続される電界効果
トランジスタを含む。
レイアウトにおいて、前記複数のセンスアンプは更に、
前記エミッタ結合バイポーラの対に接続される電界効果
トランジスタを含む。
（７） （３）項に記載した感知とデコードの手段の
レイアウトにおいて、前記センスアンプからの前記選択
されたトランジスタの前記選択されたコレクタ領域は、
第一の金属化層に接続される。
レイアウトにおいて、前記センスアンプからの前記選択
されたトランジスタの前記選択されたコレクタ領域は、
第一の金属化層に接続される。
（８） （６）項に記載した感知とデコードの手段の
レイアウトにおいて、前記電界効果トランジスタのソー
スは、第二の金属化層へ接続される。
レイアウトにおいて、前記電界効果トランジスタのソー
スは、第二の金属化層へ接続される。
（９） （６）項に記載した感知とデコードの手段の
レイアウトにおいて、ソースは別々のセンスアンプの選
択された電界効果トランジスタの間で共有される。
レイアウトにおいて、ソースは別々のセンスアンプの選
択された電界効果トランジスタの間で共有される。
（１０） （９）項に記載した感知とデコードの手段
のレイアウトにおいて、分離したセンスアンプからの、
前記エミッタ結合バイポーラ・トランジスタの対は、そ
れらの接続された共有のソース電界効果トランジスタに
隣接する。
のレイアウトにおいて、分離したセンスアンプからの、
前記エミッタ結合バイポーラ・トランジスタの対は、そ
れらの接続された共有のソース電界効果トランジスタに
隣接する。
（１１） メモリ・セルの行と列を含むメモリ・アレ
イを含み、前記メモリ・セルの列は対になるよう配置さ
れ、 アドレス信号を受けるアドレス・バッファを含み、 前記アドレス・バッファに・接続される行デコーダを含
み、前記アドレス信号の行アドレス部分に反応する前記
アレイの行を選択し、 複数の第一ステージのセンスアンプを含み、それぞれは
一対の前記メモリ・セルの列とｍｉし、それらの関連す
るメモリ・セルの列の対のメモリ・セルのビッチ内に適
合するように配置され、また第一と第二のグループに分
けられ、前記第一ステージのセンスアンプのそれぞれは
前記アレイの列と関連し、 前記第一のグループの前記第一ステージのセンスアンプ
のそれぞれに接続される第一の局所データ・バスを含み
、 前記第二のグループの前記第一ステージのセンスアンプ
のそれぞれに接続される第二の局所データ・バスを含み
、 データ・アウト・バスを含み、 前記第一の局所データ・バスと前記データ・アウト・バ
スに接続される第一の第二ステージのセンスアンプを含
み、 前記第二の局所データ・バスと前記データ・アウト・バ
スに接続される第二の第二ステージのセンスアンプを含
み、また、 前記アドレス・バッファに接続される列デコード手段を
含み、前記アドレス信号の列アドレス部分に反応的な第
一ステージのセンスアンプを選択し、前記アドレス信号
の列アドレス部分に反応的な第二ステージのセンスアン
プを選択し、よって選択された第二ステージのセンスア
ンプは前記データ・アウト・バスに、前記列デコード手
段により選択された第一ステージのセンスアンプの出力
を示すこと特徴とする読出し／書込みメモリ。
イを含み、前記メモリ・セルの列は対になるよう配置さ
れ、 アドレス信号を受けるアドレス・バッファを含み、 前記アドレス・バッファに・接続される行デコーダを含
み、前記アドレス信号の行アドレス部分に反応する前記
アレイの行を選択し、 複数の第一ステージのセンスアンプを含み、それぞれは
一対の前記メモリ・セルの列とｍｉし、それらの関連す
るメモリ・セルの列の対のメモリ・セルのビッチ内に適
合するように配置され、また第一と第二のグループに分
けられ、前記第一ステージのセンスアンプのそれぞれは
前記アレイの列と関連し、 前記第一のグループの前記第一ステージのセンスアンプ
のそれぞれに接続される第一の局所データ・バスを含み
、 前記第二のグループの前記第一ステージのセンスアンプ
のそれぞれに接続される第二の局所データ・バスを含み
、 データ・アウト・バスを含み、 前記第一の局所データ・バスと前記データ・アウト・バ
スに接続される第一の第二ステージのセンスアンプを含
み、 前記第二の局所データ・バスと前記データ・アウト・バ
スに接続される第二の第二ステージのセンスアンプを含
み、また、 前記アドレス・バッファに接続される列デコード手段を
含み、前記アドレス信号の列アドレス部分に反応的な第
一ステージのセンスアンプを選択し、前記アドレス信号
の列アドレス部分に反応的な第二ステージのセンスアン
プを選択し、よって選択された第二ステージのセンスア
ンプは前記データ・アウト・バスに、前記列デコード手
段により選択された第一ステージのセンスアンプの出力
を示すこと特徴とする読出し／書込みメモリ。
（１２） メモリ・セルの行と列から成るアレイを含
むメモリ装置のための感知とデコード手段のレイアウト
が説明された。センスアンプとメモリ・セルの列の対は
、全体的にメモリ・セルの列のメモリ・セルのビッチ内
に適合するように配置され、センスアンプはメモリ・セ
ルの列と一対一の対応をするように接続される。
むメモリ装置のための感知とデコード手段のレイアウト
が説明された。センスアンプとメモリ・セルの列の対は
、全体的にメモリ・セルの列のメモリ・セルのビッチ内
に適合するように配置され、センスアンプはメモリ・セ
ルの列と一対一の対応をするように接続される。
第１図は従来の技術の感知とデコード手段を示す。
第２図は本発明で説明される静的ランダム・アクセル・
メモリ（ＳＲＡＭ）のブロック線図である。 第３図は、第１図で利用され得る従来のＣＭＯＳメモリ
・セルの略図である。 第４図は、ビット線プルアップ回路、第一ステージのセ
ンスアンプと共に一対のビット線を示す略図である。 みナイクルのためのプルアップ・トランジスタのバイア
シングを示す略図である。 第７図は読出しと書込みサイクルの間の、第４図の列の
動作を示すタイミング図である。 第８図は、第一ステージと第二ステージのセンスアンプ
の相互接続を示すブロック線図である。 第９図は、第一ステージのセンスアンプのグループの、
局所データ線の対への相互接続を示す略図である。 第１０図は、第二ステージのセンスアンプの略図である
。 第１１図は、感知とデコード手段のレイアウトを示す。 第１１ａ図は、連続的な共通のコレクタ領域の位置を示
す、写真印刷マスクの部分を示す。 第１２図、第１３図、第１４図、第１４ａ図、及び第１
５図は、所定の素子の相対的な位置を示す重なり合った
マスクを示す。 第１６図乃至第３０図は、本発明による製造の様々な段
階における、Ｂ ｉ ＣＭＯ３半導体構造の側面断面図
である。 主な符号の説明 ２ニアレイ ６：Ｘデコーダ ８：第一ステージのＹデコーダ １２：第二ステージのＹデコーダ １０：第一ステージのセンスアンプ １４：第二ステージのセンスアンプ ２０：入出力回路 ２１：ピット線プルアップ・トランジスタ２３ニブルア
ップ制御回路 ９０：反転遅延ステージ ９９：コレクタ領域 １００：コレクタ・コンタクト領域 １０１：基板 ２０４：シリコン酸化物層 ２０６：シリコン窒化吻層 ２０８：埋込みｎ十領域 ２１２：埋込ミｐｖ４ｂ１ ２１４：エピタキシャル層 ２２０：ｎウェル領域 ２２４：ｎウェル領域
メモリ（ＳＲＡＭ）のブロック線図である。 第３図は、第１図で利用され得る従来のＣＭＯＳメモリ
・セルの略図である。 第４図は、ビット線プルアップ回路、第一ステージのセ
ンスアンプと共に一対のビット線を示す略図である。 みナイクルのためのプルアップ・トランジスタのバイア
シングを示す略図である。 第７図は読出しと書込みサイクルの間の、第４図の列の
動作を示すタイミング図である。 第８図は、第一ステージと第二ステージのセンスアンプ
の相互接続を示すブロック線図である。 第９図は、第一ステージのセンスアンプのグループの、
局所データ線の対への相互接続を示す略図である。 第１０図は、第二ステージのセンスアンプの略図である
。 第１１図は、感知とデコード手段のレイアウトを示す。 第１１ａ図は、連続的な共通のコレクタ領域の位置を示
す、写真印刷マスクの部分を示す。 第１２図、第１３図、第１４図、第１４ａ図、及び第１
５図は、所定の素子の相対的な位置を示す重なり合った
マスクを示す。 第１６図乃至第３０図は、本発明による製造の様々な段
階における、Ｂ ｉ ＣＭＯ３半導体構造の側面断面図
である。 主な符号の説明 ２ニアレイ ６：Ｘデコーダ ８：第一ステージのＹデコーダ １２：第二ステージのＹデコーダ １０：第一ステージのセンスアンプ １４：第二ステージのセンスアンプ ２０：入出力回路 ２１：ピット線プルアップ・トランジスタ２３ニブルア
ップ制御回路 ９０：反転遅延ステージ ９９：コレクタ領域 １００：コレクタ・コンタクト領域 １０１：基板 ２０４：シリコン酸化物層 ２０６：シリコン窒化吻層 ２０８：埋込みｎ十領域 ２１２：埋込ミｐｖ４ｂ１ ２１４：エピタキシャル層 ２２０：ｎウェル領域 ２２４：ｎウェル領域
Claims (1)
- （１）メモリ・セルの行と列を含むメモリ・アレイを含
み、前記メモリ・セルの列は対になるよう配置され、ま
た、 複数のセンスアンプを含み、前記各センスアンプは端子
を有する複数のトランジスタを含み、各センスアンプは
一対のメモリ・セルの列と関連し、前記メモリ・セルの
列と一対一の対応をするよう接続され、センスアンプと
その関連するメモリ・セルの列の対は共に、関連するメ
モリ・セルの列の対のメモリ・セルのビッチ内に適合す
るように配置される、メモリ装置のための感知とデコー
ドの手段のレイアウト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US198368 | 1988-05-25 | ||
| US07/198,368 US4984196A (en) | 1988-05-25 | 1988-05-25 | High performance bipolar differential sense amplifier in a BiCMOS SRAM |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0264992A true JPH0264992A (ja) | 1990-03-05 |
Family
ID=22733104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131216A Pending JPH0264992A (ja) | 1988-05-25 | 1989-05-24 | Ｂｉｃｏｍｓ ｓｒａｍの高性能バイポーラ差動センスアンプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4984196A (ja) |
| JP (1) | JPH0264992A (ja) |
| KR (1) | KR0141519B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523713A (en) * | 1990-11-19 | 1996-06-04 | Hitachi, Ltd. | Multiplex circuit arrangement for use with a semiconductor integrated circuit |
| US7217877B2 (en) | 2004-08-05 | 2007-05-15 | Yamaha Corporation | Keyboard apparatus |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3850970T2 (de) * | 1988-10-28 | 1995-03-16 | Ibm | Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. |
| JP3361825B2 (ja) * | 1990-08-22 | 2003-01-07 | テキサス インスツルメンツ インコーポレイテツド | メモリ・アレイ・アーキテクチャ |
| US5475635A (en) * | 1990-10-01 | 1995-12-12 | Motorola, Inc. | Memory with a combined global data line load and multiplexer |
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| US5287314A (en) * | 1992-05-26 | 1994-02-15 | Motorola, Inc. | BICMOS sense amplifier with reverse bias protection |
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| KR100432575B1 (ko) * | 1997-06-09 | 2004-07-30 | 삼성전자주식회사 | 스태틱 램 장치 및 그것의 감지 증폭 회로 |
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