KR0141519B1 - Bicmos sram 내의 고성능 바이폴라 차동 감지 증폭기 - Google Patents

Bicmos sram 내의 고성능 바이폴라 차동 감지 증폭기

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KR0141519B1
KR0141519B1 KR1019890007007A KR890007007A KR0141519B1 KR 0141519 B1 KR0141519 B1 KR 0141519B1 KR 1019890007007 A KR1019890007007 A KR 1019890007007A KR 890007007 A KR890007007 A KR 890007007A KR 0141519 B1 KR0141519 B1 KR 0141519B1
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엔. 라이스 머레트
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Abstract

내용없음

Description

BICMOS SRAM내의 고성능 바이폴라 차동 감지 증폭기
제 1도는 종래의 감지 및 디코딩 기법을 도시한 도면.
제 2도는 본 발명을 사용하는 정적 등속 호출 메모리(SRAM)의 회로 계통도.
제 3도는 제 1도의 SRAM내에 사용될 수 있는 것과 같은 종래 CMOS메모리 셀의 개략 회로도.
제 4도는 비트라인 풀-업 회로 및 제 1단 감지 증폭기에 관련된 비트 라인 쌍의 개략 회로도.
제 5도 및 제 6도는 본 발명에 따른 해독 및 기입 사이클 동안의 풀-업 트랜지스터의 바이어싱 상태를 도시한 개략 회로도.
제 7도는 해독 및 기입 사이클 동안의 제 4도의 열의 동작을 도시한 타이밍도.
제 8도는 제 1단 및 제 2단 감지 증폭기의 상호 접속상태를 도시한 회로 계통도.
제 9도는 한쌍의 국부 데이타 라인과 제 1단 감지 증폭기와의 상호 접속 상태를 도시한 개략 회로도.
제 10도는 제 2단 감지 증폭기의 개략 회로도.
제 11도는 감지 및 디코딩 기법 배치 상태를 도시한 도면.
제 12도, 제 13도, 제 14도, 제 14a도 및 제 15도는 선택된 소자의 상대 위치들을 나타내는 중첩된 마스크를 도시한 도면.
제 16도는 내지 제 30도는 본 발명에 따른 다양한 제조 상태 내에서의 BicMOS반도체 구조물의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : SRAM2 : 어레이
4 : 어드레스 버퍼6, 8, 12 : 디코더
10 : 제 1단 감지 증폭기14 : 제 2단 감지 증폭기
16 : 국부 데이타 라인18 : 데이타 출력 라인
20 : 입/출력 회로
26, 30, 47 : P-채널 트린지스터
28, 32, 45, 70 : n-채널 트랜지스터
42a, 42b, 76a, 76b : 에미터-결합 n-p-n 트랜지스터
82 : 인버터90 : 지연 단
99 : 공통 콜렉터 영역100 : 콜렉터 접촉 영역
104 : 베이스 영역106 : 에미터 영역
131a : 금속층204 : 산화 실리콘 층
206 : 질화 실리콘층212 : 매입 P 영역
214 : 에피택셜층278 : 측벽 필라멘트
본 발명은 BICMOS SRAM내의 고성능 바이폴라 차동감지 증폭기에 관한 것이다.
집적회로 메모리 디바이스들은 때때로 메모리 셀의 행 및 열로 구성되는데, 이 행 및 열은 행 및 열 어드레스를 나타내는 메모리 어드레스 부분의 값에 기초를 두고 각각 선택된다. 이러한 디바이스내에서, 워드 라인 이란 용어는 일반적으로 활성상태일 때 메모리 셀의 어드레스 된 행을 선택하는 한 셋트의 도체를 칭하고, 비트 라인이란 용어는 일반적으로 어드레스된 행내의 메모리 셀과 감지 증폭기 사이에 데이타를 통신하는 한 셋트의 도체를 칭한다. 감지 증폭기는 관련된 비트 라인상의 데이타의 데이타 상태를 감지하고, 회로의 출력단으로의 통신을 위해 감지된 데이타 상태를 증폭하는 회로이다.
래치로 구성되는 정적 메모리 셀의 구동 능력으로 인해, 정적 등속 호출 메모리(SRAN)내의 다수의 열들은 단일 감지 증폭기를 공유한다. 제 1도를 참조하면, 메모리 어레이의 각 열은 라인(3)에 의해 각 열의 관련된 패스 트랜지스터(7)을 통해 관련된 감지 증폭기(10)에 접속된다. 패스 트랜지스터(7)을 통해 관련된 감지 증폭기(10)에 접속된다. 패스 트랜지스터(7)은, 턴온된 때, 감지 증폭기(10)과의 선택된 열의 전기적 접속을 허용한다. 전하 Q의 변화가 캐패시턴스 C 곱하기 패스 트랜지스터(7) 내의 캐피시터의 양단의 전압 변화 ^V와 동일하기 때문에, 즉 Q=C^V이기 때문에, 캐패시터를 충전하기 위한 시간 t는 충전 전류 I상에서의 Q의 함수 또는 t=f(Q/I)이다. 패스 트랜지스터(7)은 감지 증폭기(10)을 구동하기 위해 가능한 커야 한다. 그러나, 패스 트랜지스터(7)의 크기가 증가할 때, 이것의 캐패시턴스의 크기는 증가함으로써, 패스 트랜지스터의 스위칭 속도를 감소시키게 되므로, 메모리 디바이스의 동작을 느리게 만든다.
본 발명의 목적은 새롭고 개량된 RAM디바이스용 감지 및 디코딩 기법을 제공하기 위한 것이다.
본 발명의 목적은 새롭고 개량된 정적 RAM디바이스용 감지 및 디코딩 기법을 제공하기 위한 것이다.
본 발명의 다른 목적은 감지 증폭기용으로 감소된 데이타 라인 부하를 허용하는 정적 RAM 디바이스용 감지 및 디코딩 기법을 제공하기 위한 것이다.
본 발명의 다른 목적은 메모리 셀의 각 열마다 단일 감지 증폭기를 갖고 있는 정적 RAM 용 이러한 감지 및 디코딩 기법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 이러한 기법용 배치를 제공하기 위한 것이다.
이하, 첨부 도면을 참조하여 본 발명에 대해서 상세하게 기술한다.
본 발명의 상술한 목적들은 감지 증폭기가 메모리 셀을 포함하는 메모리 어레이의 각 열과 1:1대응 관계를 갖고 있는 감지 및 디코딩 기법에 의해 수반된다.
메모리의 열들은 쌍으로 배열되고, 각 쌍은 감지 증폭기에 관련된다.
각 감지 증폭기는 트랜지스터들을 포함하고, 관련된 셋트에 지정된다. 동일 셋트로부터의 감지 증폭기로부터 선택된 트랜지스터의 단자들은 한쌍의 데이타 라인을 형성하도록 함께 접속된다.
감지 증폭기 및 이에 관련된 메모리 셀 열 쌍들은 관련된 메모리 셀 열 쌍의 메모리 셀의 피치내에 끼워지도록 배치된다.
제 1도에 도시한 패스 트랜지스터(7)에 기여할 수 있는 큰 캐패시턴스로 인해, 패스 트랜지스터(7)을 완전히 제거하고 열과 감지 증폭기 사이에 1:1 대응 관계를 제공하도록 자체 감지 증폭기(10)을 갖고 있는 메모리 셀 어레이내의 각 열을 제공하는 것이 바람직하다. 따라서, 더 작은 유효 비트 라인이 감지 증폭기를 제거함으로써 발생된다. 이것은 제거된 감지 증폭기에 관련된 캐패시턴스의 제거로 인한 작은 차동 전압을 검출할 수 있는 양호한 리솔루션(resolution)을 갖고 있는 각각의 감지 증폭기를 제공한다.
그러나, 열 당 1개의 감지 증폭기를 제공하면, 구동하기 위한 특정한 감지 증폭기가 요구되는 부하를 증가시키게 된다. 256개 행 X 1024개 열로 구성된 256Kbit SRAM 내에서, 감지 증폭기와 열 사이의 1:1 대응 관계를 위해 1024개의 감지 증폭기들이 제공되어야 한다. 선택된 열에 관련되는 감지 증폭기는 1023개의 다른 감지증폭기에 접속가능한 데이타 라인을 구동시킬 수 있어야 한다. 데이타 라인으로부터 선택되지 않은 감지 증폭기들은 분리시키는 분리 트랜지스터에 의해 제공된 기생 부하를 포함하는 이러한 긴 데이타 라인의 용량성 부하는 각각의 감지 증폭기내의 많은 구동 트랜지스터의 제공을 요구하거나, 해독 억세스 시간 성능을 감소시키게 된다. 단일 감지 증폭기가 각 열마다 제공되는 구성내에서, 감지 증폭기의 한 칫수(즉, 감지 증폭기 피치)용으로 요구된 공간은 SRAM 디바이스를 사용하는데 필요한 집적 회로의 크기를 거의 확장시키지 않고서 메모리 셀의 열(즉, 열 피치)를 제공하기 위해 요구된 공간보다 작아질 수 있는데, 물론 피치 제한은 감지 증폭기내에 제공될 수 있는 구동 트랜지스터의 크기를 제한하게 된다.
제 2도는 참조하면, 정적 등속 호출 메모리(SRAM)(1)의 계통도가 도시되어 있다. SRAM(1)의 이 실시예는 단일 입/출력 단자 I/O를 갖고 있는 256K비트 메모리이다[즉, SRAM(1)은 256K x 1메모리로서 구성된다]. SRAM(1)의 기억 소자들은, 이 실시예내에서 256개 행 x1024개 열로 구성되는 어레이(2)내에 포함된다. SRAM(1)은 어드레스 입력 An상의 어드레스 정보를 수신한다. 256K 비트 메모리내의 각 비트를 개별적으로 어드레스하기 위해, 어드레스 입력 An수는 18개이다. 물론, 1개 이상의 비트가 한 번에 억세스되면[예를 들어, 256K 비트 SRAM(1)이 8개 입력 및 8개 출력을 갖고 있는 32K x 8 메모리로서 구성되면], 더 적은 어드레스 입력 An이 요구된다.
어드레스 입력 An은, 본 분야에 공지된 바와 같이 어드레스 입력 An에 외부 제공된 어드레스 값을 래치 및 보유하는 어드레스 버퍼(4)에 의해 수신된다. 어드레스 버퍼(4)에 의해 수신된 18개의 어드레스 비트들 중 8개의 비트(이러한 8개의 비트는 행 어드레스에 대응한다)는 어레이(2)내의 256개 행 중 1개의 행을 선택하기 위해 X디코더(6)에 통신된다. 열 어드레스에 대응하는 어드레스 버퍼(4)에 의해 수신된 나머지 10개의 비트는 1024개의 제 1단 감지 증폭기(10)들 중 1개의 감지 증폭기에 의해 감지될 어레이(2)내의 1024개 열 중 1개의 열을 선택하기 위해 제 1단 Y 디코더(8)에 통신된다. 각각의 1024개 열, 즉 1024개의 제 1단 감지 증폭기들은 후술하는 바와 같이 상보 비트 라인쌍에 관련되고, 1024개의 제 1단 감지 증폭기들 중 선택된 감지 증폭기는 상보 비트 라인의 차동 전압을 감지한다. 비트 라인 풀-업 트랜지스터(21) 뱅크는 후술하는 바와 같이 SRAM(1)내에 제공된다.
또한, 10개의 열 어드레스 비트들 중 5개의 열 어드레스 비트는 1개의 제 2단 감지 증폭기(14)를 선택하기 위해 제 2단 Y 디코더(12)에 통신된다. 제 2도는 2개의 별도 Y 디코더(8 및 12)를 도시하고 있지만, 제 2단 Y 디코더(12)가 제 1단 Y 디코더(8)내에 사용될 수 있다. 이러한 사용은, 다수의 디코딩 단들이 제 1단 Y 디코더(8)내에서 요구되고, 내부의 디코드 단들 간의 브레이크(break)가 제 2단 감지 증폭기(14)들 중 1개의 감지 증폭기를 선택하는데 필요한 지점에서 행해지는 경우에, 적합한 제 2단 감지 증폭기(14)를 선택할 뿐만 아니라 열 어드레스 신호 디코딩시에 제 1단 감지 증폭기(10)들 중 1개의 감지 증폭기를 선택하기 위해 제 2단 감지 증폭기(14)의 출력을 사용하게 된다. 1024개의 제 1단 감지 증폭기(10)은 32개 그룹으로 그룹지어지는데, 각 그룹은 출력으로서 상보 국부 데이타라인(16)쌍을 갖고 있다. 제 2단 감지 증폭기(14)들 중 1개의감지 증폭기는 32개 제 1단 감지 증폭기의 각 그룹에 관련되고, 그 입력에서 관련된 국부 데이타 라인(16)쌍을 수신한다. 상보 데이타 출력 라인(18)쌍은 제 2단 감지 증폭기(14)에 의해 구동된다. 동작시에, 열 어드레스에 대응하는 제 1단 감지 증폭기(10)은 제 1단 Y 디코더(8)로부터의 신호에 의해 엔에이블되고, Y 디코더(8)은 어레이(2)로부터의 관련된 비트 라인 쌍의 데이타 상태를 감지함으로써 나머지 제 1단 감지 증폭기(10)을 디스에이블시킨다. 선택된 열을 갖고 있는 제 1단 감지 증폭기(10)그룹에 대응하는 제 2단 감지 증폭기(14)들 중 1개의 감지 증폭기는 엔에이블되고, 나머지 제 2단 감지 증폭기(14)는 디스에이블된다. 제 2단 감지 증폭기(14)들 중 선택된 감지 증폭기는, 데이타 출력 라인(18) 상에서, 입/출력 회로(20)에 통신하기 위해, 그 입력에서의 국부 데이타 라인(16)상의 차동 전압의 증폭 전압인 차동 전압을 제공한다. 입/출력 회로(20)은 데이타 출력 라인(18)의 상태를 입/출력 단자 I/O에 통신한다.
또한, 제 2도의 SRAM(1)의 입/출력 회로(20)은 입/출력 단자 I/O로부터의 입력 데이타를 수신하고, 해독 사이클이 요구되는지 또는 기입 사이클이 요구되는지 여부의 결정은 입/출력 회로(20)에 접속된 단자 R/W_의 상태에 달려 있다. 기입 사이클 중에, 입/출력 회로(20)은 데이타 입력 버스(22) 상에서 입/출력 단자 I/O에 외부 제공된 논리 상태를 제공하므로, 어레이(2)내의 선택된 메모리 셀에 통신하기 위해 입력 데이타의 참(true) 및 상보 상태를 제 1단 감지 증폭기(10)에 제공한다. 또한, 데이타 입력 버스(22)는 후술한 기입 회복 동작을 실행하기 위해 풀-업 제어 회로(23)에 접속된다.
또한, SRAM(1)은 전원 공급기 전압 Vcc 및 Vee(접지 전위)를 수신하는 기준 전압 회로(25)를 갖는다. 전원 공급기 전압 Vcc alc Vee는 바이어싱 목적을 위해 SRAM(1)전반의 트랜지스터에 루트되는데, 이러한 루팅은 명확히 도시하기 위해 제 2도에 도시되어 있지 않다. 본 명세서에 기술된 SRAM(1)의 특정한 실시예는 p-채널 및 n-채널 MOS 트랜지스터 뿐만 아니라 2개의 바이폴라 트랜지스터를 사용하는 BICMOS SRAM이다. SRAM(1)의 이 실시예의 소정의 회로들은 에미터-결합 논리로 실현된다. 에미터-결합 논리가 사용되는 경우에, 기준 전압 회로(25)는 밴드-갭(band-gap) 기준 전압을 제공한다.
제 3도를 참조하면, BICMOS SRAM내에 사용된 것과 같은 종래의 CMOS 정적 메모리 셀(24)가 도시되어 있다. 메모리 셀(24)는 공지된 교차-결합 인버터에 의해 구성되는데, p-채널과 n-채널 트랜지스터가 사용될 수 있기 때문에, CMOS 인버터가 메모리 셀(24)내에 사용된다. 메모리 셀(24)내의 제 1 CMOS 인버터는, 소오스-드레인 경로가 Vcc와 접지 사이에 직렬로 접속되어 있고, 게이트들이 서로 결합되어 있는 p-채널 트랜지스터(26)과 n-채널 트랜지스터(28)로 형성된다. 메모리 셀(24)내의 제 2CMOS 인버터는 유사하게 구성되는데, p-채널 트랜지스터(30) 및 n-채널 트랜지스터(32)의 소오스-드레인 경로는 Vcc와 접지 사이에 직렬로 접속되고, 게이트들은 공통이다. 교차-결합은 트랜지스터(30 및 32)의 드레인에 접속되는 트랜지스터(26 및 28)의 게이트(제 3도의 노드 S1), 및 트랜지스터(26 및 28)의 드레인에 접속되는 트랜지스터(30 및 32)의 게이트(제 3도의 노드 S2)에 의해 달성된다. N-채널 통과 트랜지스터(34)의 소오스-드레인 경로는 노드 S1과 제 1비트 라인 BL사이에 접속되고, 게이트는 워드 라인 WL에 접속된다. 이와 유사하게 N-채널 통과 트랜지스터(36)의 소오스-드레인 경로는 노드 S2와 제 2비트 라인 BL_사이에 접속되고, 게이트는 워드 라인 WL에 접속된다.
동작시에, 노드 S1 및 S2의 전압은, 메모리 셀(24)내의 CMOS 인버터의 교차-결합 특성으로 인해, 반드시 서로의 논리 보수로 된다. 워드 라인 WL이 제 1도에 도시한 X 디코더(6)에 의해 활성화되면, 어드레스 입력 An에서 수신된 행 디바이스에 따라, 통과 트랜지스터(34 및 36)은 턴 온되어, 노드 S1 및 S2를 비트 라인 BL 및 BL_에 결합시키게 된다. 따라서, 비트 라인 BL 및 BL_의 상태는, 메모리 셀(24)가 워드 라인 WL의 활성화에 의해 접속될 때 서로의 논리 보수로 된다.
이 실시예에 대해 상술한 바와 같이, 제 2도의 어레이(2)내에는 256개의 워드 라인 WL 및 1024개의 비트 라인 BL 및 BL_쌍이 있다. X 디코더(6)에 의해 디코드된 행 어드레스의 각 값에 대해, 1개의 워드 라인 SL이 활성화되어, 1024개의 메모리 셀(24)를 1024개의 비트 라인 BL 및 BL_쌍에 접속시키게 된다. 다른 255개의 워드 라인 WL이 로우 논리 레벨에 있기 때문에, 각 열내의 선택된 워드 라인 WL에 관련된 단 1개의 메모리 셀(24)만이 한 번에 비트 라인 BL 및 BL_쌍에 접속된다.
제 4도를 참조하면, 어레이(2)의 열이 도시되어 있다. 명확히 도시하기 위해, 단지 2개의 워드 라인 WLn 및 WLn+₁과 함께 2개의 메모리 셀(24)만이 도시되어 있는데, 상술한 바와 같이, 각 열은 256개의 독립 워드 라인 WL에 관련된 256개의 메모리 셀(24)를 갖는다. 제 3도내에 도시한 열내에서, 셀(24)는 상보 비트 라인 BL 및 BL_에 접속된 것으로 도시되어 있다. 비트 라인
BL 및 BL_는 제 1단 감지 증폭기(10)에 접속되고, n-p-n 풀-업 트랜지스터(38a 및 38b)를 통해 Vcc에 각각 접속된다. 풀-업 트랜지스터(38)은 제 1도에 도시한 비트 라인 풀-업 트랜지스터(21)에 대응한다. 풀-업 트랜지스터(38a 및 38b)의 베이스는 데이타 입력 버스(22)상에서 입/출력 회로(20)으로부터 클럭된 입력 데이타를 수신하는 풀-업 제어 회로(23)에 의해 구동된다. 풀-업 저항기(39a 및 39b)는 해독 동작시에 트랜지스터(38a 및 38b)에 의해 풀업된 때 (감지된 데이타를 표시하는) 비트 라인 BL 및 BL_의 교차 타이밍을 최적화시키기 위해 트랜지스터(38a 및 38b)의 에미터와 비트 라인 BL 및 BL_사이에 접속된다.
제 1단 감지 증폭기(10)은, 베이스가 비트 라인 BL 및 BL_에 접속되어 있는 2개의 에미터-결함 n-p-n 트랜지스터(42a 및 42b)로 구성된다. 트랜지스터(42a 및 42b)의 에미터는, 소오스가 접지에 결합되고 게이트가 라인 YSEL에 접속되어 있는 n-채널 트랜지스터(45)의 드레인에 접속된다. 트랜지스터(45)는, 열이 선택되지 않을 때(즉, 라인 YSEL이 로우 상태일 때) 턴 오프되고, 열이 선택될 때 (즉, 라인 YSEL이 하이 상태일 때) 전류원으로서 작용하도록 턴 온된다. 또한, 라인 YSEL은 트랜지스터(47)이 라인 YSEL의 로우 상태로 인해 온 상태일 때 비트 라인 BL 및 BL_를 등가화 시키도록 작용하는 p-채널 트랜지스터(47)에 접속된다. 라인 YSEL은, 특정한 열의 경우에, 열이 선택되지 않는 사이클 중에 로우 상태이므로, 비트 라인 BL 및 BL_를 등가화시키게 된다. 트랜지스터(42a 및 42b)의 콜렉터는 국부 데이타 라인(16_ 및 16)에 각각 접속된다.
이 실시예에 대해 상술한 바와 같이, 32개의 제 1 단감지 증폭기(10)은 국부 데이타 라인(16_ 및 16)를 공유한다. 국부 데이타 라인(16 및 16a_)는 저항기(44)에 의해 Vcc로 풀 업된다.
특정한 열용 기입 회로는 소오스-드레인 경로가 비트 라인 BL 및 BL_와 접지 사이의 경로내에 접속되어 있는 n-채널 트랜지스터(48a 및48b)로 구성된다. n-채널 트랜지스터(48a 및 48b)의 게이트들은 데이타 입력 라인(22_ 및 22)에 의해 제어되는데, 이 데이타 입력 라인(22_ 및 22)중 1개의 라인은 기입 동작이 일어날 시간에 하이 논리 레벨로 되고, 데이타 입력 라인(22 및 22_)간의 선택은 입/출력 단자 I/O에서 수신된 입력 데이타에 달려 있다. 해독 사이클 중에, 데이타 입력 라인(22 와 22_)는 로우 논리 레벨을 유지한다. N-채널 트랜지스터(46a 및 46b)는, 한편으로는 트랜지스터(48a 와 48b)사이에 직렬로 접속되고, 다른 한편으로는 비트 라인 BL 및 BL_에 접속된다. 트랜지스터(46a 및 46b)의 게이트들은 라인 YSEL에 의해 제어되므로, 데이타 입력 라인(22 및 22_)의 상태는 1024개 열들 중 선택된 열에만 영향을 미치고, 다른 열들로부터 분리된다.
제 5도는 해독 동작시의 제 4도의 선택된 열에 대한 등가 회로를 도시한 것이다. 제 7도는 제 1사이클내에서 해독 사이클의 동작을 도시한 타이밍도이다. 해독 사이클중에, 제 4도의 데이타 입력 라인(22 와 22_)는 로우 논리레벨로 된다. 이에 응답하여, 풀-업 제어 회로(23)은 각각의 풀-업 트랜지스터(38a 및 38b)의 베이스(제 5도 및 제 7도의 노드 A 및 B)에 Vcc를 제공하게 되므로, 트랜지스터(38a 및 38b)의 에미터에서의 전압은 Vcc-Vbe 와 동일한데, 이때 Vbe 는 베이스-에미터 접합부 양단의 순방향-바이어스된 강하 전압이다. 워드 라인 WL에 의해 선택된 메모리 셀(24)는 비트 라인 BL 및 BL_상에 차동 전압을 제공하게 된다. 이 설명은 비트 라인 BL이 비트 라인 BL_보다 높은 경우에 대한 것이다. 따라서, 비트 라인 BL이 비트 라인 BL_보다 높기 때문에 관련된 제 1단 감지 증폭기 트랜지스터(42a)는 비트 라인 BL_에 관련된 트랜지스터(42b)보다 많이 턴 온된다. 트랜지스터(45)가 온 상태이고, 트랜지스터(42a 및 42b)를 통하는 전류의 합을 일정하게 유지하도록 전류원으로서 작용하기 때문에, 트랜지스터(42a)의 베이스에서의 높은 구동은 트랜지스터(45)를 통하는 대부분의 전류가 트랜지스터(42b)에 관련하여 트랜지스터(42a)를 통해 흐르게 한다. 풀-업 트랜지스터(38a 및 38b)로 인해, 제 7도에 도시한 바와 같이, 비트 라인BL은 거의 Vcc-Vbe를 유지하게 되고, 비트 라인 BL_는 전압이 약간 강하하게 된다. 트랜지스터(42b)에 관련하여 트랜지스터(45)를 통과하는 전류의 대부분이 트랜지스터(42a)를 통하기 때문에, 국부 데이타 라인(16_)는 로우 상태로 풀되고, 국부 데이타 라인 (16)은 트랜지스터(42b)를 통하는 최소 구동으로 인해 하이 상태를 유지하게 된다. 국부 데이타 라인(16 및 16_)를 공유하는 다른 제 1 단 감지 증폭기(10)의 각각의 트랜지스터(45)는 턴 오프되므로, 데이타 라인(16 및 16_)중 1개의 데이타 라인을 풀 다운시키는 트랜지스터만이 선택된 열에 관련된 하이 상태인 비트 라인 BL 및 BL_에 의해 구동된 트랜지스터(42a 또는 42b)로 된다.
제 6 도는 본 발명에 따라 구성되고 제 4 도에 도시한 열에 대한 기입 동작 중의 등가 회로를 도시한 것이다. 데이타 입력 라인(22 또는 22_)중 1개의 데이타 입력 라인은 입/출력 단자 I/O에서 수신된 입력 데이타에 따라 입/출력 회로(20)에 의해 하이 레벨로 풀되는데, 본 명세서내에 설명된 예내에서, 데이타 입력 라인(22)는 기입 동작동안 하이 논리 레벨로 풀된다. 이것은 제 7 도에 도시한 시간 tw 서 발생한다. 따라서 제 4 도의 열의 트랜지스터(48b)는 데이타 입력 라인(22)에 의해 턴 온되는데, YSEL이 선택된 열의 경우에 하이 레벨로 어서트되기 때문에, 트랜지스터(48b)는 제 6 도에 도시한 바와 같이 기입을 실행하기 위해 로우 레벨로 풀될 비트 라인 BL_를 선택한다. 본 발명에 따르면, 풀-업 제어 회로(23)은 기입될 데이타 상태에 따라 풀-업 트랜지스터(38a 및 38b)의 베이스에 상이한 바이어스 레벨을 제공하는데, 이것은 기입 동작의 개시시에 시간 tw 서 개시된다. 노드 B에서, 즉 트랜지스터(38b)의 베이스에서, 풀-업 제어 회로는 Vee를 제공하는데, 그 이유는 트랜지스터(38b)가, [라인(22_)가 아닌] 데이타 입력 라인(22)가 하이 레벨로 풀되기 때문에 로우 레벨로 풀될 비트 라인 BL_에 관련되기 때문이다. 본 발명에 따르면, 시간 tw서 개시하여, 풀-업 제어 회로(23)은 해독 사이클 중에 인가된 바이어스로부터 감소되는 전압을 노드 A[트랜지스터(38a)의 베이스]에 인가시킨다. 이 실시예내에서, 인가된 전압은 트랜지스터(38a)의 베이스를 바이어스시키는 트랜지스터(50a)로 인해 Vcc미만의 한 다이오드 강하 전압(Vbe)이다. 따라서, 하이 비트 라인 (이 경우에, 비트 라인 BL인 로우 레벨로 풀되는 비트 라인에 대향한 비트 라인) 상에서, 풀-업 트랜지스터(38a)는 도통 상태로 되도록 바이어스 되므로, 풀-업 트랜지스터(38a)의 에미터에서의 전압은 해독 사이클에 관련하여 감소된 전압이다. 이 경우에, 하이 비트 라인 BL의 전압은 기입 동장 중에 Vcc-2Vbe이고, 로우 비트 라인 BL_의 전압은 Vee로 풀 다운된다.
기입은, 트랜지스터(466 또는 486)가 비트라인 BL_를 Vee로 풀하여 메모리 셀(24)내의 노드 S2(제 3 도 참조)를 로우 레벨로 셋트시킨 다음에 달성되므로, 메모리 셀(24)내의 교차-결합 인버터는 요구된 데이타 상태를 래치시킨다. 비트 라인 BL_상의 로우 레벨은 제 1 단 감지 증폭기(10) 내에서 트랜지스터(42b)를 턴 오프시킨다.
트랜지스터(42a)에, 트랜지스터(45)[이 트랜지스터의 베이스 전압은 트랜지스터(42a)를 온 상태로 유지하기에 충분한 전압 Vcc-2Vbe이다]를 통해 허용된 모든 전류가 통하게 되더라도, 트랜지스터(42a)의 베이스 내로 허용된 전류는 비트 라인 BL이 전압 Vcc-2Vbe를 유지하도록 제한된다. 트랜지스터(46b 및 48b)를 통하는 비트 라인 BL_의 로우 레벨의 영향은 제 1 단 감지 증폭기(10)을 무시하게 되어,요구된 데이타를 메모리 셀(24)내에 기입한다. 메모리 셀(24)의 노드 S2 및 비트 라인 BL_의 기생 캐패시터스가 방전될 때, 비트 라인 BL_의 전압은 제 5 도에 도시한 바와 같이 전압Vee로 강하하게 된다.
기입 동작중의 하이 비트 라인 BL상의 트랜지스터(38a)의 감소된 바이어스의 장점은 기입 동작 후 및 해독 동작전의 시간(즉, 기입 회복 시간)동안에 명백해진다. 제 5 도를 참조하면, 기입 사이클은 시간 t에서 종료되기 시작하는데, 데이타 입력 라인(22 또는 22_)중 1개의 라인 [이 경우에, 라인(22)]는 하이 논리 레벨로부터 로우 논리 레벨로 된다. 이 예내에서, 이것은 트랜지스터(48a)를 턴 오프시켜, 비트 라인 BL_를 Vee로부터 분리시키고, 풀-업 트랜지스터(38b)에 응답하게 한다. 또한, 로우 레벨로 복귀하는 데이타 입력 라인(22)에 응답하여, 풀-업 제어 회로(23)은 트랜지스터(38a 및 38b)의 베이스(노드 A 및 B)상의 바이어스를 Vcc로 복귀시킨다. 이전의 기입 사이클 내에서 로우 상태인 비트 라인, 예를 들어 비트 라인 BL_의 경우에, 풀-업 트랜지스터(38b)의 바이어싱은, 전술한 해독 사이클 내에서와 같이, 비트 라인 BL_ 및 Vcc-Vbe를 향해 다시 풀-업 한다. 이전의 기입 사이클 내에서 하이 상태인 비트 라인, 예를 들어 비트 라인BL의 경우에, 풀-업 트랜지스터(38a)의 바이어싱은, 전술한 해독 사이클내에서와 같이, 비트 라인 BL을 Vcc-2Vbe로부터 Vcc-Vbe를 향해 다시 풀한다.
선택된 메모리 셀(24)의 데이타 상태가 기입 사이클에 의해 기입된 상태와 동일한 상태인 경우에, 2개의 비트 라인 BL 및 BL_는 제 7도의 제 1 해독 사이클 내에 도시한 바와 같이 다시 차동 전압으로 된다. 이 예내에서는 속도는 전혀 향상되지 않는데, 그 이유는 비트 라인 BL 및 BL_ 의 전압들이 해독 상태로 셋트되기 전에 교차하지 않기 때문이다. 그러나, 제 2 해독 사이클에 의해 해독된 데이타가 기입 사이클에 의해 기입된 데이타와 반대인 경우에, 비트 라인 BL 및 BL_ 의 들은 기입 사이클 중에 하이측 상의 풀-업 트랜지스터(38)의 베이스상에서 감소된 바이어스로 인해 t후보다 이른 시간에 교차하게 된다. 이 경우는 제 7 도내의 제 2 해독 사이클내에 도시되어 있고, 기입 사이클 내에서 기입된 행과 상이한 행내의 메모리 셀(24)가 (상이한 데이타를 해독하기 위해서) 제 2 해독 사이클 내에서 해독된다고 가정한다.
하이 측 비트 라인, 이 경우에 비티 라인 BL이 풀-업 트랜지스터(38a)에 의해 저전압(Vcc-2Vbe) 로부터 고전압 (Vcc-Vbe-dV ; dV는 해독 사이클 내의 로우측 비트 라인으로 인한 델타 전압이다)으로 상승되기 때문에, 비트 라인 BL의 전압과 비트 라인 BL_의 전압 사이의 교차는 제 5 도에 도시한 시간 ts발생한다. 교차점(ts)에서, 제 1 감지 증폭기(10)은 상술한 바와 같이 적합한 데이타 상태로 플립하게 되는데, 그 이유는 하이 측의 비트 라인(이 경우에, 비트 라인 BL_)이 해독을 달성하는 로우 측의 비트 라인(BL) 보다 더 어렵게 관련 트랜지스터(42)를 구동시키게 되기 때문이다. 이전 기입 사이클로부터의 하이 측 비트 라인(예를 들어, 비트 라인 BL)이 해독 사이클 중에서와 동일한 전압인 전압 Vcc-Vbe 로부터 하강하면, 상승하는 비트 라인 BL_과의 교차점은 t후까지 발생하지 않게 된다. 제 7 도에 도시한 파형 BL'는 트랜지스터(38a)상의 기입 바이어스가 해독 사이클과 기입 사이클 중에서 동일한 경우의 비트 라인 BL의 특성을 도시한 것인인데, 나중에 교차점은 제 7 도에 시간 ts'로서 도시되어 있다. 하이 측 풀-업 트랜지스터상의 바이어스 변화로 인해 억세스 시간은 시간 ts'와 시간 ts 간의 시간차만큼 개선된다.
제 8 도를 참조하여, 국부 데이타 라인(16) 및 관련된 제 2 단 감지 증폭기(14)와의 제 1 단 감지 증폭기(10) 그룹의 상호 접속에 대해서 설명한다. 상술한 바와 같이, 1024개의 제 1 단 감지 증폭기(100 내지 101023)은 32개 그룹으로 그룹지어지는데, 제 1단 감지 증폭기(100 내지 1031)는 제 1 그룹, 제 1단 감지 증폭기(10 32 내지 1063)은 제 2 그룹,...등으로 된다. 그룹내의 각각의 제 1단 감지 증폭기(10)의 출력은 공통 상보 논리 데이타 라인(16 및 16_)쌍에 와이어-AND된다. 제 1 단 감지 증폭기(10) 그룹으로부터의 각각의 국부 데이타 라인(16)쌍은 이 그룹에 관련된 제 2 단 감지 증폭기(14)의 입력에 제공된다. 예를 들어, 제 2 단 감지 증폭기(140)은 제 1단 감지 증폭기(100 내지 1031)로부터의 국부 데이타 라인(16 및 16_)를 수신한다.
1024개의 제 1 단 감지 증폭기들 중에 1개의 감지 증폭기가, 선택된 행내에 있는 관련된 열 내의 메모리 셀을 감지하기 위해 열 어드레스의 10개 비트에 따라 선택된다. 이 선택은, 제 2 도의 어드레스 입력 An에서 수신된 10-비트 열 어드레스의 값에 따라, 독특한 선택 라인 YSEL(도시하지 않음)을 각각의 제 1 단 감지 증폭기(10)에 통신하는 제 1 단 Y 디코더(8)에 의해 달성된다. 선택되지 않은 제 1 단 증폭기(10)은 엔에이블되지 않고, 고 임피던스를 2개의 상보 국부 데이타 라인(16)에 제공하게 된다. 제 1 단 감지 증폭기(10)들 중 선택된 감지 증폭기에 의해 수행된 감지 동작의 결과는 상세하게 후술하는 바와 같이 로우 레벨로 풀되는 라인 쌍 중 1개의 라인에 의해 국부 데이타 라인(16)쌍 상에 제공된다.
열 어드레스에 의해 선택된 제 1 단 감지 증폭기(10)을 포함하는 제 1 단 감지 증폭기(10) 그룹에 대응하는 제 2 단 감지 증폭기(10) 그룹에 대응하는 제 2 단 감지 증폭기(14)는 엔에이블되어, 국부 데이타 라인(16)상에서 제공된 차동 전압을 증폭하고, 이 증폭된 차동 전압을 상보 데이타 출력 라인(18 및 18_) 쌍에 제공하게 된다. 선택은, 이 예내에서, 열 어드레스의 5개 최대 유효 비트를 수신하고, 제 2 단 감지 증폭기(14)를 엔에이블 시키기 위해 선택 라인 SSL0 내지 SSL31중 1개의 선택 라인을 제 2 단 감지 증폭기(14)에 어서트하는 제 2 단 Y 디코더(12)에 의해 수행된다. 제 2 단 감지 증푹기(14)의 출력들은 데이타 출력 라인(18 및 18_)에서 서로 와이어-OR된다. 제 2 단 감지 증폭기(14)중 선택되지 않은 감지 증폭기는 디스에이블되고, 고 임피던스를 2개의 데이타 출력 라인(18)에 제공하여, 제 2 단 감지 증폭기(14) 중 선택된 감지 증폭기가 데이타 출력 라인(18 및 18_)의 상태를 셋트시키게 한다. 제 2 도에 도시한 바와 같이, 데이타 출력 라인(18 및 18_)는 입/출력 단자 I/O에 통신하기 위해 입/출력 회로(20)에 의해 수신된다.
제 9 도를 참조하여, SRAM(1)의 이 실시예의 열 디코딩 및 감지 기법에 대해서 설명한다. 본 발명의 이 실시예에 따르면, 제 2 도에 관련하여 상술한 바와 같이, 1개의 제 1 단 감지 증폭기(10)은 어레이(2)내의 각각의 1024개 열에 관련된다. 제 1 단 감지 증폭기(10)은 32개의 32개 제 1 단 감지 증폭기(10) 그룹으로 그룹지어진다. 제 9도는 1개의 32개 제 1단 감지 증폭기(10) 그룹의 상호 접속 상태 및 상보 국부 데이타 라인(16)의 구동 상태를 도시한 것이다.
제 1 단 감지 증폭기(100 내지 1031)은 제 9도에 개략적으로 도시되어 있다. 제 4 도에 도시한 바와 같이, 각각의 제 1단 감지 증폭기는, 베이스가 비트 라인 BL 및 BL_에 접속되어 있고 콜렉터가 국부 데이타 라인(16_ 및 16)에 접속되어 있는 트랜지스터(42a 및 42b)를 갖고 있다. 트랜지스터(38a 및 38b)의 에미터들은 트랜지스터(45)를 통해 Vee에 결합하기 위해 서로 접속된다. 각각의 제 1 단 감지 증폭기(10)은, 트랜지스터(45)의 게이트에서, 제 1 단 Y 디코더(8)로부터의 라인 YSEL상의 독특한 선택 신호를 수신한다. 예를 들어, 제 1단 감지 증폭기(100)은 라인 YSEL0을 수신하고, 제 1 단 감지 증폭기(101)은 라인 YSEL1을 수신한다. 상술한 바와 같이, 각각의 1024개의 제 1 단 감지 증폭기는 자체 관련된 라인 YSELn(이때, n은 0내지 1023이다)상의 독특한 선택 신호를 수신하는데, 그 이유는 기술한 SRAM(1)이 256K x 1 메모리로서 구성되기 때문이다. 따라서, 제 1 단 감지 증폭기(10)들 중 단 1개의 감지 증폭기만이 관련된 선택 라인 YSEL상의 하이 논리 레벨에 의한 소정의 해독 동작을 위해 엔에이블되고, 선택되지 않은 나머지 제 1 단 감지 증폭기(10)은 선택 라인 YSEL상의 로우 논리 레벨을 수신한다.
제 9도에 도시한 그룹의 경우, 라인 YSEL0 내지 YSEL31 중 어느것도 제 1 단 Y 디코더(8)에 의해 어서트되지 않으면, 제 1단 감지 증폭기(100 내지 1031)용 모든 트랜지스터(45)들은 오프상태로 된다. 이 경우에, 저항기(44)는 2개의 국부 데이타 라인(16 및 16_)를 Vcc로 풀하게 되는데, 그 이유는 제 1 단 감지 증폭기(100 내지 1031) 중 어느것도 라인을 로우 레벨로 풀하도록 엔에이블되지 않기 때문이다.
제 9 도에 도시한 그룹내의 제 1 단 감지 증폭기(100 내지 1031)들 중 1개의 감지 증폭기가 선택될 경우에, 이 그룹내의 선택되지 않은 제 1단 감지 증폭기(10)들은 관련된 선택 라인 YSEL 상의 로우 논리 레벨을 수신하여, 선택되지 않은 제 1 단 감지 증폭기(10) 내의 각각의 트랜지스터(45)를 오프 상태로 유지시키게 된다. 그러나, 제 1 단 감지 증폭기(10)들 중 선택된 감지 증폭기의 경우에, 하이 논리 레벨은 선택 라인 YSEL상에서 수신되고, 이것의 트랜지스터(45)는 턴 온 되어, 관련된 비트 라인 BL 및 BL_쌍 상의 차동 전압을 감지하게 된다. 예를 들어, 제 1 단 감지 증폭기(10₁)이 선택됨으로 인해 라인 YSEL₁이 하이 논리 레벨로 된다고 가정하면, 제 1 단 감지 증폭기(10₁) 내의 트랜지스터(45)는 턴 온된다. 따라서, 상술한 바와 같이, 하이 상태인 비트 라인 BL₁ 및 BL_₁에 관련되는 트랜지스터(42a 또는 42b)중 1개의 트랜지스터는 로우상태인 비트라인 BL₁ 및 BL_₁에 관련되는 트랜지스터(42a 또는 42b)보다 많이 턴 온되는데, 차동 전압의 극성은 선택된 행내의 메모리 셀(24)내에 기억된 데이타 상태에 따라 변한다. 예를 들어, 선택된 메모리 셀(24)가 비트 라인 BL₁이 비트라인 BL_₁에 관련하여 하이레벨로 되게 하는 데이타를 기억하면, 제 1 단 감지 증폭기(10₁)내의 트랜지스터(42a)는 트랜지스터(42b)보다 더욱 강하게 턴 온되어, 전류원으로서 작용하는 트랜지스터(45)에 의해 통과된 전류의 도통량을 조절한다. 그러므로, 트랜지스터(42a)는 국부 데이타 라인(16_)를 풀 다운시키도록 작용하게 되고, 국부 데이타 라인(16_)의 풀링 다운은 선택되지 않은 제 1 단 감지 증폭기(100 및 102 내지 1031)에 의한 영향을 강하게 받지 않는데, 그 이유는 트랜지스터(45)들이 오프 상태이기 때문이다. 제 1 단 감지 증폭기(10₁)내에 트랜지스터(42b)를 통하는 도통량은 트랜지스터(45)의 영향으로 인해 최소이므로, 국부 데이타 라인(16)은 하이 상태를 유지하게 되어, 제 1 단 감지 증폭기(10₁)에 의한 감지 동작의 결과를 제 2 단 감지 증폭기(101)에 통신하게 된다.
제 10 도를 참조하여, 제 2 단 감지 증폭기(14)의 구성 및 동작에 대해서 설명한다. 제 2 단 감지 증폭기(14)의 입력측 상에서, 국부 데이타 라인(16)은, 콜렉터가 Vcc에 접속되어 있고, 에미터가 n-p-n 트랜지스터(78a)의 베이스, 및 n-채널 트랜지스터(70)의 드레인에 접속되어 있는 n-p-n 트랜지스터(76a)의 베이스에 접속된다. 트랜지스터(76a)의 콜렉터는 풀-업 저항기(80)을 통해 Vcc에 접속되고, 에미터는 n-채널 트랜지스터(72)의 드레인에 접속된다.
이와 유사하게, 국부 데이타 라인(16_)는, 콜렉터가 Vcc에 접속되어 있고, 에미터가 n-p-n 트랜지스터(76b)의 베이스 및 n-채널 트랜지스터(74)의 드레인에 접속되어 있는 n-p-n 트랜지스터(78b)의 베이스에 접속된다. 트랜지스터(76b)의 콜렉터는 다른 풀-업 저항기(80)을 통해 Vcc에 접속하고 에미터는 n-채널 트랜지스터(72)의 드레인에 접속된다. 트랜지스터(70, 72 및 74)의 소오스는 Vee에 접속된다. 제 2 단 Y 디코더(12)로부터의 라인 SSL은 n-채널 트랜지스터(70, 72 및 74)의 게이트에 접속된다.
동작시에, 제 2 단 감지 증폭기(14)가 제 2 단 Y 디코더(12)에 의해 선택되지 않으면, 라인 SSL은 로우 논리 레벨에 있게 된다. 트랜지스터(70, 72 및 74)는 모두 턴 오프되므로, 국부데이타 라인(16 및 16_)의 상태에 관계없이, n-p-n 트랜지스터(78 및 76) 중 어느 것도 전류를 통하지 않게 된다. 따라서, 트랜지스터(76a 및 76b)의 콜렉터에서의 노드 SA 및 SB는 선택되지 않은 상태내에서 저항기(80)을 통해 Vcc로 풀린다.
제 2 단 감지 증폭기(14)가 선택되면, 라인 SSL은 하이 논리 상태로 되어, 트랜지스터(70, 72 및 74)를 턴 온시키게 된다. 선택된 조건내에서, 제 2 단 감지 증폭기(14)의 입력 측은 국부 데이타 라인(16 및 16_)사이의 차동 전동 전압을 검출하도록 엔에블된다. 트랜지스터(78a 및 78b)는 베이스-에미터 다이오드 전압 강하(Vbe)에 의해 감소된 국부 데이타 라인(16 및 16_)의 전압을 트랜지스터(76a 및 76b)의 베이스에 통신한다. 그러므로, 제 2 단 감지 증폭기(14)의 입력 측은 제 1 단 감지 증폭기(10)과 동일한 방식으로 동작하게 되는데, 트랜지스터(72)는 에미터-결합 트랜지스터(76a 및76b)용 전류원으로서 작용한다. 상술한 예내에서, 국부 데이타 라인(16)이 국부 데이타 라인(16_)보다 높은 전압을 갖고 있는 경우에, 트랜지스터(72)에 의해 통과된 전류의 대부분은 트랜지스터(76b)가 아닌 트랜지스터(76a)를 통과하게 된다. 따라서, 이 예내에서, 노드 SA는 노드 SB보다 낮은 전압 상태에 있게된다.
제 2 단 감지 증폭기(14)의 출력 측을 고찰하면, p-채널 트랜지스터(88a)는 이것의 드레인에 접속된 노드 SA를 갖고 있고, 이 트랜지스터의 소오스는 n-p-n 트랜지스터(86a)의 베이스에 접속된다. 이와 유사하게, 노드 SB는, 소오스가 n-p-n 트랜지스터(86b)의 베이스에 접속되어 있는 p-채널 트랜지스터(88b)의 드레인에 접속된다. 트랜지스터(88a 및 88b)의 콜렉터는 Vcc에 접속되고, 에미터는 데이타 출력라인(18 및 18_)에 접속된다. 또한, 트랜지스터(86a 및 86b)의 베이스는, 소오스가 Vee에 각각 접속되어 있는 n-채널 트랜지스터(92a 및 92b)의 드레인에 접속된다. 인버터(82)에 의해 인버트된 라인 SSL은 트랜지스터(88a 및 88b)의 게이트에 접속된다. 또한, 라인 SSL은 트랜지스터(92)의 게이트에 접속된다. 각각의 제 2 단 감지 증폭기(14)는 한 쌍의 n-채널 트랜지스터(94a 및 94b)를 갖고 있는데, 이들의 소오스-드레인 경로는 데이타 출력 라인(18 및 18_)과 Vee사이에 접속된다. 인버터(82)의 출력은, 인버팅 지연 단(90)을 통해, 트랜지스터(94a 및 94b)의 게이트를 구동한다. 인버팅 지연 단(90)은 비교적 작은 p-채널 풀-업 트랜지스터 및 비교적 큰 n-채널 트랜지스터 풀-다운 트랜지스터를 갖는 CMOS 인버터로 구성된다. 이것은 인버팅 지연 단(90)이 1회의 전이에 대해서만 지연을 갖게 하는데, 인버팅 지연 단(90)의 출력은 후술한 이유로 인해, 하이-로우 전이를 신속하게 하지만, 로우-하이 전이는 비교적 느려지게 한다.
동작시에, 제 2 단 감지 증폭기(14)가 선택되지 않으면, 인버터(82)의 출력은 하이 논리 레벨로 된다. 따라서, 트랜지스터(88)은 턴 오프되고, 트랜지스터(92)는 턴 온되어, 트랜지스터(86)의 베이스를 Vee로 풀하므로, 이 트랜지스터들을 턴 오프시키게 된다. 따라서, 제 2 단 감지 증폭기(14)는 고 임피던스를 데이타 출력 라인(18 및 18_)에 제공하는데, 32개의 제 2 단 감지 증폭기(14)들 중 나머지 감지 증폭기들은 제 8 도에 도시한 제 2 단 감지 증폭기(14)와 유사한 방식으로 데이타 출력 라인(18 및 18_)에 접속된다. 또한, 트랜지스터(94a 및 94b)도 (정지 상태로) 턴 오프되므로, 선택되지 않은 제 2 단 감지 증폭기(14)는 고 임피던스를 데이타 출력 라인(18 및 18_)에 제공한다. 그러므로, 데이타 출력 라인(18 및 18_)와 32개의 제 2 단 감지 증폭기(14)의 접속은 와이어드-OR의 특성인데, 제 2 단 감지 증폭기들 중 소정의 감지 증폭기는 데이타 출력 라인(18 및 18_)를 풀-업 할 수 있고, 선택되지 않은 제 2 단 감지 증폭기(14)는 반드시 고 임피던스를 이 데이타 출력 라인에 제공하게 된다.
제 2 단 감지 증폭기(14)가 선택되면, 인버터(82)의 출력은 로우 논리 레벨로 되어, 트랜지스터(88a 및 88b)를 턴 온시키게 된다. 트랜지스터(92a 및 92b)는 턴 오프되어, 노드 SA 및 SB의 전 차동 전압이 트랜지스터(84a 및 84b)의 게이트에 제공되게 한다. 노드 SA 및 SB의 전압은 트랜지스터(86a 및 86b)에 베이스에 접속된다.
라인 SSL이 하이 상태로 되는 경우에, 인버터(82)의 출력은 로우 상태로 되고, 인버팅 지연 단(90)의 출력은 하이 논리 레벨로 되어, 트랜지스터(94a 및 94b)를 턴 온시키게 된다. 그러나, 상술한 바와 같이, 인버팅 지연 단(90)은 출력에서의 로우-하이 전이를 느리게 하도록 구성된다. 인버터(82)의 출력과 트랜지스터(94a 및 94b)의 게이트 사이의 지연 단(90)에 의해 야기된 이 지연은 데이타 출력 라인(18_ 및 18)을 구동시키기 시작한다. 트랜지스터(94a 및 94b)의 턴 온 지연은 억세스 시간을 향상시키는데, 이때 데이타 출력 라인(18 및 18_) 상에 제공될 데이타 상태는 이전 해독 사이클 내에서 데이타 출력 라인상에 제공된 데이타와 동일하다. 예를 들어, 데이타 출력 라인(18)이 다른 제 2 단 감지 증폭기(14)에 의해 이전 사이클내에서 데이타 출력 라인(18_)에 관련하여 하이 레벨로 구동되면, 트랜지스터(86b)는, 트랜지스터(94b)가 턴온되기 전에 트랜지스(86b)가 데이타 출력 라인(18)을 구동하기 시작하는 동안에, 데이타 출력 라인(18)상의 레벨과 동일한 레벨을 유지하여, 신속한 출력 응답을 제공하게 된다. 트랜지스터(94b)가 트랜지스터(86b) 턴 온 전에 턴 온 되면 데이타 출력 라인(18)은 Vee로 방전되고, 트랜지스터(86b)는 출력 레벨까지 데이타 출력 라인(18)을 풀하여, SRAM(1)의 억세스 시간 성능을 느리게 하게 된다. 인버팅 지연 단(90)에 의한 턴 온시에, 트랜지스터(94a 및 94b)는 전류원으로서 작용하여, 데이타 출력 라인(18 및 18_)의 전압을 노드 SA 및 SB의 차동 전압에 반영시키게 된다. 데이타 출력라인(18_ 및 18)에 제공된 전압은 트랜지스터(86a 및 86b)의 베이스-에미터 다이오드 전압 강하에 의해 쉬프트된 노드 SA 및 SB의 전압이다.
상술한 예내에서, 노드 SB가 노드 SA보다 높은 전압 상태에 있을 경우에, 데이타 출력 라인(18)은 데이타 출력 라인(18_)보다 높은 전압 상태에 있게 된다. 그러므로, 제 2 단 감지 증폭기(14)는 선택된 메모리 셀(24)의 데이타 상태를 감지함으로써 선택된 제 1 단 감지 증폭기(10)의 출력을 입/출력 회로(20)에 통신한다.
특정한 제 2 단 감지 증폭기(14)가 선택된 상태로부터 선택되지 않은 상태로 되는 후속 사이클내에서, 라인 SSL은 로우 논리 레벨로 되어, 트랜지스터(70, 72, 74, 84a 및 84b)를 턴 오프시키고 트랜지스터(92a 및 92b)를 턴 온시키므로, 트랜지스터(86a 및 86b)의 베이스는 로우 상태로 풀된다. 인버팅 지연 단(90)은 트랜지스터(94a 및 94b)를 신속히 턴 오프시키는데, 그 이유는 인버팅 지연 단(90)이 이것의 출력이 인버터(82)의 출력에 응답하여 하이-로우 전이를 신속하게 할 수 있도록 구성되기 때문이다.
그러므로, 상술한 본 발명은 한 쌍의 국부 데이타 라인(16 및 16_)를 구동시키기 위해 감소된 수의 제 1 단 감지 증폭기(10)을 그룹지우고, 전역 데이타 출력 라인(18 및 18_)을 구동시키기 위해 열 어드레스의 최대 유효 비트에 의해 선택된 각 그룹마다 제 2 단 감지 증폭기를 가짐으로써 제 1 단 감지 증폭기(10)상에 감소된 부하를 제공한다. 감소된 구동은 어레이의 열 피치내에 끼워질 수 없는 많은 구동 트랜지스터를 요구하지 않고서 각 열마다 단일 제 1 단 감지 증폭기(10)을 제공한다.
SRAM 디바이스를 사용하는데 필요한 집적 회로의 크기를 거의 확장시키지 않고서 상술한 설명 내에 기술된 감지 증폭기 기법을 실현하기 위해서는, 상술한 바와 같이 관련 열의 피치내에 각 감지 증폭기를 배치시켜야 한다. 상술한 제한을 포함하는 기법의 배치에 관한 설명은 다음과 같다.
제 11도는 배치의 기본 개념을 도시한 것이다. A 및 B는 메모리 어레이의 제 1 단 감지 증폭기를 각각 나타내는데, 각각의 감지 증폭기는 각각의 데이타 라인(16a, 16a_ 또는 16b, 16b_)에 접속된다. 감지 증폭기(A 또는 B)자체가 2개의 메모리 셀 피치의 공간을 필요로 하기 때문에, 메모리 셀의 2개의 열 C를 서로 쌍으로 배열하고 쌍으로된 열 및 관련 감지 증폭기 A, B를 동일한 2개의 메모리 셀 피치내에 배치시킴으로써, 배치에 의해 회로 공간이 현저하게 절약된다. 그러므로, 이 쌍 배열은 모든 열들이 배치를 달성하게 하기 위해 사용된다. 제 11도에 의해 알게 된 일반적인 요점은 메모리의 열 C쌍 및 이에 관련된 감지 증폭기들이 도시한 바와 같이 메모리 셀 열 C의 피치내에 끼워지도록 배치된다는 것이다. 제 1 단 감지 증폭기들은 제 4 도의 메모리 셀(24)의 피치내에 끼워지도록 적층된다.
제 11a도는 본 발명의 다른 기본 개념을 도시한 것이다. 이 도면은 제 4 도의 트랜지스터(42a 및 42b)에 대한 연속 공통 콜렉터 영역(99)의 위치를 표시하는 포토리소 그래픽 마스크의 일부를 도시한 것이다 이 형태의 콜렉터는 트랜지스터(42a 및 42b)에 대한 일련의 콜렉터 보다 더 유리한데, 그 이유는 공통 콜렉터 영역(99)의 주변 캐패시턴스가 제 4 도의 트랜지스터(42a 및 42b)에 대한 일련의 콜렉터의 주변 캐패시턴스보다 작기 때문이다. 콜렉터 영역에 관련된 총 캐패시턴스가 영역의 표면적의 캐패시턴스 플러스 영역의 주변 캐피시턴스와 동일하지만, 주변 캐패시턴스가 표면적 캐패시턴스보다 더 많이 총 캐패시턴스에 기여한다. 콜렉터(99)의 표면적 캐패시턴스는 제 4 도의 트랜지스터(42a 및 42b)에 대한 각각의 콜렉터 영역들의 표면적 캐패시턴스의 합보다 크다. 그러나, 콜렉터 영역(99)의 주변 캐패시턴스가 총 캐패시턴스에 대한 상술한 영향으로 인해 각각의 콜렉터 주변 캐패시턴스의 합보다 작기 때문에, 콜렉터(99)는 일반적으로 제 4 도의 트랜지스터(42a 및 42b)가 각각의 콜렉터 영역을 가진 경우보다 더 작은 총 캐패시턴스를 메모리 디바이스에 추가시킨다. 또한, 제 11a도 내에는 콜렉터 접촉 영역(100)에 대한 영역이 도시되어 있다. 접촉 영역(100)은 콜렉터 영역(99)가 메모리 디바이스의 다른 영역에 접촉하는 영역을 형성한다.
물리적 배치에 관한 설명은 다음과 같다.
제 12 도는 제 4도의 트랜지스터(42a 및 42b)의 베이스 영역(104), 에미터 영역(106) 및 콜렉터 접촉 영역(100)간의 상대 위치를 나타내도록 다수의 마스크 부분들의 중첩 상태를 도시한 것이다. 제 12 도는 제 4도의 트랜지스터(42a 및 42b)에 대한 베이스 영역(104), 에미터 영역(106) 및 콜렉터 접촉 영역(100)의 대표적인 위치를 도시한 것인데, 트랜지스터(42a)의 베이스 영역(104),에미터 영역(106) 및 콜렉터 접촉 영역은 제 11 도의 데이타 라인(16a_ 및 16b_)에 관련되고, 트랜지스터(42b)의 대응부는 제 11 도의 데이타 라인(16a 및 16b)에 관련된다. 또한, 각각의 감지 증폭기내의 제 4도에 도시한 트랜지스터(42a 및 42b)는 감지 증폭기 동작을 용이하게 최적화시키도록 거의 동일한 크기로 되어 있다.
제 13 도는 제 12 도에 도시한 것 외의 마스크 부분을 도시한 것이다. 트랜지스터(45)는 p-형 모우트 접촉부(113)이 배치되는 영역을 포함하는 p-형 모우트영역(102)내에 형성된다.
제 14 도는 소스(110) 및 드레인 (112)가 영역(102)내에 배치된 트랜지스터(45)용으로 형성되는 영역을 정하는 마스크 부분들의 중첩 상태를 도시한 것이다. 영역(102)가 아닌 영역내에 배치되는 소스(110) 및 드레인(112)에 대한 지점들이 트랜지스터(47)에 관하여 도시되어 있다. 또한, 트랜지스터(45와 47)에 공통인 게이트(114)에 대한 지점들도 도시되어 있다. 그러나, 도시한 게이트 영역들은 연속적이 아닌데, 그 이유는 게이트들이 다른 마스크 셋트로 프로세스된 후에 완성되기 때문이다. 또한, 에미터(106)들 사이의 폴리실리콘 에미터 접속부(117)에 대한 지점들도 도시되어 있다. 이 접속부는 에미터 결합 트랜지스터(42a 및 42b)에 대한 에미터 접속부로서 작용하게 된다. 소스(110)은 상이한 감지 증폭기들의 트랜지스터(42a 및 42b) 사이에 공유된다.
제 14a 도는 에미터 접속부(117)과 드레인(112)사이에 형성된 국부 상호 접속 영역(119)의 지점을 표시하는 마스크 부분을 도시한 것이다.
제 15 도는, [베이스(104)를 비트 라인에 접속시키고, 게이트(114)내의 불연속부에 접속되는 가는 바로서 도시된] 제 1 금속 레벨(302)의 지점을 표시하는 마스크 부분을 도시한 것이다. 또한, 제 15도는 데이타 라인(16a)를 형성하도록 콜렉터 영역(99)에 접속되는 금속 층(131a)뿐만 아니라 소스(110)을 접지시키는 금속 층(130)의 지점을 나타낸다. 이와 마찬가지로, 데이타 라인(16a_)를 형성하도록 다른 콜렉터 영역(99)에 접속되는 금속층(131b)의 지점도 도시되어 있다. 이와 유사하게, 데이타 라인(16b_)를 형성하도록 영역(99)에 접속되는 금속층(132b)외에, 데이타 라인(16b)를 형성하도록 콜렉터 영역(99)에 접속되는 금속층(132a)의 저점도 도시되어 있다. 층(130, 131a, 131b, 132a 및 132b)는 제 2 금속 레벨을 나타낸다. 작은 검은 사각형(151)(이들은 용이하게 도시하기 위해 레이블되지 않는다)은 제 1과 제 2 금속 레벨들 사이의 접촉부, 및 하부층을 갖고 있는 제 1 금속 레벨(302)의 접촉부를 나타낸다.
지금까지, 일반적인 배치 기법에 관하여 기술하였지만, 제 4 도에 도시한 바이폴라 트랜지스터((42a 및 42b) 및 (CMOS 쌍을 형성하는 MOS트랜지스터(45 및 47)에 제조 방법에 대해 후술한다.
트랜지스터(47, 45, 42a 및 42b)는 BiCMOS 디바이스를 형성하고, 이들의 형성은 디바이스의 선택된 영역내에 공지된 기술에 따라 바이폴라 트랜지스터(45 및 47)를 형성하고, 디바이스의 선택된 영역내에 공지된 기술에 따라 MOS 트랜지스터(42a 및 42b)을 형성하며, 2가지 형태의 트랜지스터를 상호접속시킴으로써 달성될 수 있다. 그러나, 각 형태의 트랜지스터의 소정의 특징은, 프로세스 견지에서, 각 트랜지스터를 형성하는데 다수의 프로세스 스텝을 필요로 하는 다른 형태와 호환성이 없다는 것이다. 그러므로, 이러한 BiCMOS회로의 제조시에 프로세스 복잡성 및 비용을 최소화시키기 위해서 두가지 형태의 트랜지스터내에서 유용한 구조를 사용하는 것이 양호하다.
제 16 도는 매입 n-형 층 형성전에 도시한 웨이퍼 형태로 된 희박하게 도프된 p-형 단 결정성 실리콘 기판(101)의 단면도이다. 질화 실리콘 층(206)에 의해 덮혀진 산화 실리콘 층(204)로 구성되는 마스킹 층은 다수의 공지된 기술들 중 소정의 기술에 따라 형성된다. 즉, 예를 들어, 산화 실리콘층(204)는 50nm의 공칭 두께를 갖고 있는 성장 산화물로 될 수 있고, 질화물층은 100nm의 공칭 두께로 저압 화학 증착(LPCVD)에 의해 피착될 수 있다. 층(204 및 206)은 제 16 도에 도시한 바와 같이 패턴되고, 제 16도의 화살표로 도시한 주입제(implant)와 같은 매입 n+영역의 주입제용 미스크로서 작용한다. 마스킹 층(204 및 206)이 패터닝을 위해 사용된 포토레지스트(도시하지 않음)는 양호하게 농후하게 도프된 매입 n+이온 주입 전에 제거된다. 이 실시예내에서 매입 n+영역을 형성하기 위한 주입제는 5E15 ion/㎤ 정도의 도즈(dose)를 갖고 있는 40KeV정도의 에너지에서의 안티몬 주입제이다.
주입 스텝후, 매입 n+영역(208)을 형성하기 위한 안티몬의 확산은 안티몬 확산용으로 요구되는 1250℃, 30분과 같은 고온 어닐(anneal)중에 발생한다. 매입 n+영역(208)의 최종 깊이는 2 내지 3 미크론이다. 물론, 저온 어닐(예를 들어, 비소의 경우, 1000℃)로 드라이브(drive) 될 수 있는 매입 n+영역(208)을 형성하기 위해 비소와 같은 다른 도펀트가 사용될 수 있다. 또한, 이 스텝중에, 두꺼운 산화물 영역(210)이 250내지 300nm의 두께로 질화물층(206)에 의해 덮혀지지 않은 지점내에 형성된다. 마스킹 질화물 층(206)은 어닐 후에 스트립 된다.
제 17 도의 두꺼운 산화물 영역(210)은 매입 p-형영역을 형성하기 위한 이온 주입에 대한 마스크로서 작용한다. 따라서, (제 17도에 화살표로 표시된) 붕소 주입이, 예를 들어 5E12 내지 2E13 ion/㎤의 범위내의 도즈를 갖고 있는 40 내지 70KeV의 에너지에서 수행된다. 그다음, 주입된 붕소를 드라이브하기 위해 어닐 스텝이 수행되는데, 이러한 어닐은 요구된 깊이에 따라 900 내지 950℃에서 30 내지 60분동안 행해진다. 이 실시예의 경우에, 매입 p 영역(212)의 깊이는 약 1 미크론이다. 이 주입에 의한 매입 p-영역의 제공은 동작 가능한 디바이스를 제조할 때 필수적인 것은 아니므로, 매입 p-형 영역을 필요로 하지 않고서 인접 매입 n+영역(208)들 사이의 펀치-스루(punch-through)를 방지하기 위해 충분한 도핑 농도의 p-형 기판(101)이 사용될 수 있다. 또한, 매입 p-형 영역의 생략은 상술한 층(204 및 206)의 질화물/산화물 샌드위치가 아닌 n+주입 마스크로서의 두꺼운 산화물층의 사용을 허용하게 된다.
부수적으로, 붕소 주입을 마스크하기 위한 두꺼운 산화물 층(210)의 사용은 다른 마스크 및 패턴 스텝을 필요로 하지 않고서 매입n+영역(208) 에 인접하고 자체 정렬되는 매입 p-형 영역을 발생시키는데, 붕소 주입전의 이러한 부수적인 마스크 및 패턴 스텝은 p-형 매입 영역과 매입 n+ 영영(208) 사이의 공간이 요구되는 경우에 선택적으로 사용될 수 있다.
제 18 도는 매입 n+영역(208)에 인접하여 형성된 매입 p-형 영역(212)를 도시한 것인데, 인접한 매입 n+영역(208)들 사이의 좁은 공간내에 놓여 있는 p-형 영역 부분(212')는 인접한 매입 n+ 영역(208)들 사이의 분리 영역으로서 작용하게 된다. 상술한 붕소 주입후에, [산화물(204)와 마찬가지로] 두꺼운 산화물층(210)이 스트립되고, 에피텍셜 층(214)가 공지된 기술에 따라 성장된다. 본 발명의 이 실시예내에서, 에피텍셜 층(214)는 매우 희박하게 도프된 n-형 물질(즉, 10Ω-㎝보다 큼)이므로, 거의 진성 실리콘으로 된다. 후술한 에피택셜층(214)는 MOS와 바이폴라 트랜지스터가 형성되는 p-형 및 n-형 우물(well)을 형성하도록 선택적으로 주입된다. 바이폴라 트랜지스터를 위해, 에피택셜 층(214)는 비교적 얇게 (예를 들어, 0.75 내지 1.50 미크론 정도)유지되므로, [확산 베이스 영역과 매입 n+영역(208) 사이의] n-우물내에 있는 콜렉터 부분의 길이가 최소화되어, 콜렉터 저항을 감소시키게 된다.
얇은 (예를 들어, 35nm)산화물 층(216)이 에피택셜 층(14)의 표면상에서 성장되고, 그 다음에 약 100nm 두께의 LPCVD 질화물 층(218)이 그 위에 피착된다. 그 다음, 제 18도에 도시한 바와 같이, (제 18도에 화살표로 표시한) n-우물 주입용 마스크로서 작용하도록 상술한 질화물 층(206)과 유사한 방식으로, 질화물 층(18)이 포토레지스트 층(219)에 의해 패턴된다. 산화물(216)은 주입이 일어나게 되는 영역상에 표면 안정화 층으로서 남을 수 있는데, 그 이유는 n-우물 주입 에너지가 산화물(216)을 통해 에피택셜 층(214)내에 도펀트를 배치시키기에 충분히 높다.
에피택셜 층(214)내의 n-우물을 형성하기 위한 이온 주입은 n-우물내에서 요구된 도펀트 형내에 따라 단일 이온 주입 동작 또는 다수의 주입 동작에 의해 행해질 수 있다. 본 발명의 이 실시예내에서, 고 에너지인 주입이 뒤따르는 저 에너지 인 주입을 사용하여 이중 n-우물 주입이 수행된다. 예를 들어, 제 1 주입은 70KeV 1E12 ion/cm2 의 도즈로 행해질 수 있고, 제 2 주입은 350 KeV, 12E12 ion/cm2 정도의 도즈로 행해질 수 있다. 물론, n-우물 주입은 요구된 도펀트 형태에 따라 본 명세서에 기술된 주입으로부터 상당히 변경될 수 있다. 이중 주입 다음에는 900℃에서 30분동안 증기내에 수행된 산화물 성장 스텝이 뒤따르므로, n-우물 주입을 수용하는 영역을 덮는 350nm정도의 두께를 갖고 있는 산화물 층(222)를 발생시키게 된다. 그 다음, 질화물 산화 마스크 층(218)이 스트립되고, p-우물이 주입되어, n-우물 영역(220)위에 놓여 있는 산화물 영역(222)에 의해 마스크된다. p-우물 주입제는 예를 들어 50KeV, 1E12 ion/cm2 의 도즈를 갖고 있는 붕소 주입제이고, 제 19도에 화살표로 표시되어 있다.
p-우물 주입 다음에, n-우물과 p-우물 주입제가 요구된 깊이로 드라이브된다. 예를 들어, 1000℃, N2/O2 환경 내에서의 150분 동안의 드라이브는 상술한 주입제 도즈 및 에너지의 경우에 약 1미크론의 우물 깊이를 발생시키게 된다. 상술한 바와 같이, 종래의 BiCMOS 제조 방법은 (1Ω-㎝ 이하의) n-형 에피택시를 사용하였으므로, n-우물 주입제의 생략 또는 도즈 감소를 허용하였다. 예를 들어, n-우물은 (n-p-n 바이폴라 트랜지스터를 포함하는)n-우물 영역내의 주입 손상 전위를 최소화 시키기 위해서 단일 저 에너지 인 주입에 의해 0.5Ω-㎝ 에피택셜 층내의 p-우물의 형성은 p-형으로의 n-형 에피택셜 층의 카운터도핑(counterdoping) 같이, 이 카운터도핑은 최종 발생층의 캐리어 이동도를 감쇠시키는데, p-우물이 n-채널 MOS 트랜지스터의 채널 영역 내에 사용되기 때문에, n-채널 MOS 트랜지스터의 성능이 이러한 카운터도핑에 의해 감쇠된다.
공지된 바와 같이, CMOS 디바이스내의 n-채널 트랜지스터는 채널 영역 내의 더 큰 캐리어 이동으로 인해 p-채널 트랜지스터 보다 더욱 신속한 스위칭 시간을 가지므로, CMOS 설계는 일반적으로 속도-제한 기능내에서 가능한 더 많은 n-채널 MOS 트랜지스터들을 사용한다. 따라서, CMOS 또는 BiCMOS 회로내의 n-채널 트랜지스터의 채널 영역내의 캐리어 이동도 감쇠는 회로 성능에 직접 영향을 미친다. 본 발명의 이 실시예에 따른 진성 에피택셜 층(214)의 사용은 형성시에 요구된 카운터 도핑을 최소화시킴으로써 p-우물(224)내의 이동도 감쇠를 감소시킨다. 상술한 방법에 따른 진성 에피택셜 층(214)내의 n-우물(220)의 형성은 바이폴라 트랜지스터의 현저한 주입 손상 또는 감쇠를 발생시키지 않았다.
그다음, 산화물 영역(222), 및 드라이브 스텝내에서 형성되는 것과 같은 산화물은 스트립되어, 제 20도에 도시한 바와 같이 n-우물 영역(220) 및 p-우물 영역(224)를 남기게 된다. 매입 p-형 영역(212)의 형성의 경우와 같이, p-우물 영역(224)는 n-우물 영역(220)과 자체 정렬되어 형성된다.
이 실시예는 또한 p-우물 영역(224)와 n-우물 영역(220)사이의 부수적인 분리 영역을 포함한다. 따라서, 산화물 영역(222)가 에칭된 후, 10nm 이산화 실리콘 층(226)이 성장되고, 그 위에 약 50nm의 두께를 갖고 있는 버퍼 폴리실리콘 층(228)이 피착된다. 그 다음, LPCVD 질화물 층(230)이 폴리실리콘(228)상에 피착된 다음, 질화물/폴리실리콘/산화물 샌드위치가 분리 영역을 노출시키도록 패턴된다. LOCOS 분리 영역 형성시의 버퍼로서의 폴리실리콘 층(228)의 장점은
Texas Instrument Incorporated에게 양도되고 1985. 9. 17.자 허여된 미합중국 특허 제 4,541,167호에 기술되어 있다. 분리 영역 노출 후, 채널-정지부가 표면 근처의 p-우물(224)내의 p-우물 붕소 농도를 보충하기 위해 주입된다. 이 보충은 형성(이러한 형성은 후술되어 있다)중에 p-우물(224)로부터 분리 산화물 영역내로의 붕소의 분리를 극복한다. 이러한 주입제의 일례는 40KeV정도의 에너지에서, 3E12 내지 5E12 ion/cm2 범위내의 도즈를 갖고 있는 붕소 주입제이다. 그러나, n-우물(220)의 부분들은 (별도의 마스킹 스텝이 수행되지 않는한) 및 주입제를 수신하여, p-우물(224)로부터의 붕소 분리를 적합하게 보상하기 위해 [즉, p-우물(224)내에서 필드 산화물 임계 전압을 하이 상태로 유지하기 위해] 채널-정지부 주입 도즈의 최적화를 요구하고, [n-우물(220) 내에서 필드 산화물 임계 전압을 하이 상태로 유지하기 위해] 주입제를 수용하는 n-우물(220) 부분의 과보상을 방지하게 된다. 그 다음, 고압 산화 스텝(예를 들어, 10 대기압, 900℃, 증기내에서 52분)이 리세스된 분리 산화물 층(232)를 형성하기 위해 수행되는데, 이러한 산화는 구조물의 활성 영역에 걸쳐 질화물 층(230)에 의해 마스크된다. 물론, 자계 산화물 층을 형성하기 위한 공지된 기술들 중 소정의 기술이 산화물 층(232)를 형성하기 위해 사용될 수 있는데 (예를 들어, 다소의 리세스가 바람직하게 될 수 있고, 폴리 버퍼링이 생략될 수 있거나, 산화물의 형성이 상이한 온도 또는 대기압에서 발생할 수 있다), 상기 특허 제 4,541,167호내에 기술된 방법은 기술한 이유로 인해 양호하다.
제 21도를 참조하면, 최종 리세스된 분리 산화물 영역(232)가 도시되어 있다. 상기 프로세스에 의해 형성된 산화물 영역의 두께는 양호하게 최소한 700nm이다. 질화물 층(230), 버퍼 폴리실리콘 층(228), 및 산화물 층(226)은 종래 기술에 따라 에칭되어, 웨이퍼 표면을 클리어한다. 그다음, 얇은 프리게이트(pregate)산화물, 또는 더미 게이트 산화물 층(234)가 실제 게이트 유전체 형성시까지 행해지는 후속 프로세스 스텝들 중에 실리콘 표면의 보호를 위해 20nm정도의 두께로 성장된다.
동작시에, p-우물(224) 및 n-우물(220)은 이들 사이의 접합부들이 역-바이어스되어 우물들을 서로 분리시키게 작용하도록 바이어스된다. 따라서 p-우물(224)의 일부분은 2개의 n-우물(220)들을 서로 분리시키기 위해 2개의 n-우물(220)사이에 배치될 수 있는데, 이러한 분리 필요성이 일례는 바이폴라 트랜지스터들을 포함하게 되는 n-우물(224)로 된 MOS 트랜지스터들을 포함하게 되는 n-우물(224)를 분리시키기 위한 것이다.
본 분야에 공지되어 있는 바와 같이, 매입 n+ 영역(208)은 바이폴라 트랜지스터의 콜렉터 전극용으로 특히 적합하다 제 21도에 도시한 바와 같이, 포토레지스트 층(250)은 바이폴라 트랜지스터들이 n-우물 영역(220)의 표면으로부터 매입 n+ 영역(208)까지의 깊은 콜렉터 접촉부의 n-형 주입(제 22도에 화살표로 표시되어 있다)용으로 형성되는 n-우물 영역(220)의 일부분(251)을 노출시키기 위해 패턴된다. 부수적으로, n-우물(220)을 통하여 매입 n+ 영역(208)까지의 직접 접촉이 래치업 민감성을 감소시키기 위해 MOS 트랜지스터를 포함하는 n-우물(220)용으로 양호하므로, 다른 n-우물(220)의 일부분(251')는 깊은 콜렉터 주입제를 수용하기 위해 노출된다. 예시적인 깊은 콜렉터 주입은 5E115 내지 2E16 ion/cm2의 도즈를 갖고 있는 고 에너지(150 Kev정도)인 주입이다.
최종 깊은 콜렉터 접촉부(252)는 제 22 도에 도시되어 있다.
제 22도에 도시된 바와 같이 포토레지스트 층(250)이 바이폴라 트랜지스터의 베이스 영역의 형성을 위해 마스크 층을 정하기 전에 스트립된다. 먼저, LPCVD 폴리실리콘 층(254)가 폴리-버퍼된 LOCOS분리를 위해 상술한 미합중국 특허 제 4,541,167호 내에 기술된 바와 유사한 방식으로
응력-유도 결함을 최소화시키기 위해 100nm정도의 두께로 피착된다 폴리실리콘(254)의 피착 다음에는, LPCVD질화물 층(256)이 270nm정도의 두께로 피착된다. 그 다음, 질화물 층(256)에 베이스 영역을 정하도록 패턴되어, 에칭된다.
베이스 영역(258)이 제 22도에 도시한 바와 같이 층(254 및 256)의 패터닝 및 에칭에 의해 정해질 때, 예를 들어 60 내지 150nm두께의 비교적 두꺼운 산화물 층(260)이 베이스 영역(258)상에서 성장된다. 질화물 층(256)의 존재로 인해, 노출된 베이스 영역(258) 외에는 이러한 산화물 층(260)이 성장되지 않는다. 산화물 층(260)의 성장 다음에는,. 제 22도에 화살표로 표시된 주입과 같은 바이폴라 트랜지스터의 확산 베이스를 형성하기 위한 붕소 주입이 뒤따른다. 두꺼운 산화물(260)을 통하는 예시적인 베이스 주입제는 80KeV에너지, 8E13 ion/cm2 도즈의 붕소 주입이다. 프리게이트 산화물(234), 폴리실리콘 층(254) 및 질화물 층(256)의 두께는 베이스 주입을 차단시키도록 선택되는데, 상술한 두께들(예를 들어, 20nm, 100nm 및 270nm)은 상술한 베이스 주입을 차단시키기에 효율적이다. 상기 주입은 140nm의 두께로 성장된 산화물 층(60)을 통하는 베이스 영역을 형성하기에 효율적이다. 베이스 주입이 행해지는 두꺼운 산화물 층(260)의 장점에 대해서는 더욱 상세하게 후술되어 있다. 이 베이스 주입은 표면으로부터 300 내지 400nm 범위의 깊이로 연장되는 제 23 도에 도시한 베이스 영역(104)를 발생시킨다. 물론, 후술한 프로세싱은 성장된 두께에 따라 산화물 층(260)을 40 내지 130nm범위내의 최종 두께로 감소시키게 된다.
베이스 주입후에, 질화물 층(256)이 습식 에칭에 의해 클리어되고, 폴리실리콘 층(254)가 플라즈마 에칭에 의해 제거되며, 프리게이트(더미 게이트) 산화물(234)가 다른 습식 에칭에 의해 제거된다. 제 23도를 참조하면 MOS 트랜지스터용 게이트 유전체로서 작용하고, 후술한 바와 같이 패터닝 및 확산 저항기 내에 있는 게이트 산화물(262)는 예를 들어 20nm 정도의 요구된 두께로 성장된다. 게이트 산화물(262) 성장용으로 양호한 방법은 850℃의 온도에서의 건식/증기/건식 순차이지만, 본 발명의 목적상, 소정의 공지된 기술이 다른 유전 물질 또는 물질 등의 결합물을 사용하는 것을 포함하는 게이트 산화물(262)의 성장용으로 사용될 수도 있다. 그 다음, 버퍼 폴리실리콘 층(264)가 125nm정도의 두께로 LPCVD에 의해 피착된다. 본 분야에 공지된 바와 같이, 이때, 임계 전압 조정 이온 주입이 요구된 회로 동작에 따라 MOS 트랜지스터의 임계전압을 조정하기 위해 행해질 수 있다. 이러한 주입 (제 23도에 화살표로 표시됨)은 세스된 분리 산화물 층(232)에 의해서만 마스크되고, 일반적으로 비교적 낮은 (50 KeV)에너지의 p-형 주입이다. 선택적으로, 임계 조정 주입은 게이트 산화물(262)성장전에 프리게이트 산화물(234)를 통해 행해질 수 있다.
제 24도를 참조하면, 포토레지스트 층(266)이 바이폴라 트랜지스터용 에미터의 지점을 정하기 위해, 패턴된 웨이퍼 표면상에 배치된 상태가 도시되어 있다. 그다음, 베이스 영역(104)상의 폴리실리콘 층(264) 및 산화물 층(260)이 에미터 접촉 지점(265)를 베이스 영역(104)에 노출시키기 위해 에칭된다. 에미터 접촉부 노출 후, 포토레지스트(266)이 스트립되고, 폴리실리콘 층(268)이 제 25도엔 도시한 바와 같이 에미터 접촉 영역내의 베이스 영역(104)에 접촉되는 웨치이퍼의 표면상에 LPCVD에 의 해 피착된다. 폴리실리콘 층(268)은 325nm두께로 피착되고, MOS 트랜지스터용 게이트 전극, 및 필요시에 상호 접속 레벨로서 작용하게 된다. 또한, 폴리실리콘 층(268)은 후술하는 바와 같이 바이폴라 트랜지스터의 베이스 영역(104)내로 에미터 영역을 확산시키기 위한 도펀트 소스로서 작용하게 된다. 폴리실리콘 층(268)은 에미터 접촉부내에 없는 지점에서 폴리실리콘 층(264)에 추가 되어, 이 지점에서 더 두꺼운 폴리실리콘을 발생시킨다. 그다음, 폴리실리콘 층(268)이 제 25도에 화살표로 표시한 바와 같이, 50KeV에너지, 1E16 ion/cm2 정도의 도즈를 갖고 있는 인 주입에 의해 도프된다.
제 26도를 참조하면, MOS 트랜지스터용 게이트 전극 및 바이폴라 트랜지스터용 에너지 접촉부의 형성을 위해 패턴되어 에칭된 후의 폴리실리콘 층(268)이 도시되어 있다. 폴리실리콘 에칭 후에, 실리콘 표면을 표면 안정화 시키고 후속 주입 스텝 중에 소스 및 드레인 영역내로의 이온 채널링을 최소화시키기 위해 TEOS산화물 층(도시하지 않음)이 (30nm의 두께로 피착될 수 있는데, 이 얇은 TEOS 산화물 층은 폴리실리콘 게이트 전극(268)로부터의 리치-스루(reach-through) 주입을 오프셋 시키도록 작용하게 되어, 게이트 전극(268)의 연부와의 양호한 정렬을 위해 리치-스루 주입제의 측방향 확산을 보상하게 된다. 포토레지스트 층(272)는 n-채널 MOS 트랜지스터용 소스 및 드레인 영역(110/112)을 정하고, (제 26도에 화살표로 표시한) 인 리치-스루 주입에 의해 주입될 n-우물 접촉부(276)을 정하기 위해 패턴된다. 또한 콜렉터 접촉부(252) 및 매입 n+ 영역 접촉부(253)은 이 주입제를 수용할 수 있다. 리치-스루 주입은, Texas Instrument Incorporated 에 양도되고 1987. 1. 28.자 허여된 미합중국 특허 제 4,566,175호 내에 기술된 바와 같이, 희박하게 도프된 드레인(또는, 등급식 접합부)를 갖고 있는 n-채널 MOS 트랜지스터의 형성시에 얕고 비교적 희박하게 도프된 n-형 확산부를 형성한다. 이러한 리치-스루 주입의 일례는 80KeV에너지, 2E13 ion/㎤정도의 도즈를 갖고 있는 주입이다.
제 27도는 폴리실리콘(268)의 각 측을 포함하는 영역 다음에 측별 산화물 필라멘트(278)을 형성한 상태를 도시한 것이다. 이러한 형성은 포토레지스트(72, 제 26도)를 스트립하고, 컨포멀(conformal) TEOS산화물 층을 웨이퍼상에 피착시킨 다음(이 예내에서, 약 200nm두께), 미합중국 특허 제 4,566,175호내에 기술된 바와 같이 산화물 층을 비등방성 에칭시켜, 제 27도에 도시한 측벽 필라멘트(278)을 남김으로써 달성된다. 또한, 두꺼운 산화물(260)은 에미터 폴리실리콘(268) 및 측벽 필라멘트(278)에 의해 덮혀지지 않은 지점에서 에칭된다. 부수적인 TEOS 산화물 층(도시하지 않음)이 표면을 안정화시키고, 주입중에 이온 채널링을 감소시키기 위해 전과 같이 피착될 수 있고, 포토레지스트(280)이 n-채널 소스 및 드레인 영역(274), n-우물 접촉부(276), 및 콜렉터 접촉부(252)를 다시 노출시키기 위해 패턴된다. 소스/드레인 주입이 수행되어, n-채널 MOS 트랜지스터의 농후하게 도프된 소스 및 드레인용 더 깊은 접합부 깊이를 형성하는데, 이러한 소스/드레인 주입(제 27도에 화살표로 표시됨)의 일례는 4E14 ion/cm2 정도의 도즈를 갖고 있는 저 에너지 인 주입(예를 들어, 95KeV)이 뒤따르는 3E15 ion/cm2도즈를 갖고 있는 고 에너지 비소 주입(예를 들어, 150KeV)이다.
제 28도는 n-우물(220)내의 n+ 접촉부(276) 뿐만 아니라 p-우물(224)내의 n-채널 MOS 트랜지스터의 소스 및 드레인 영역(110/112)를 도시한 것이다. 포토레지스트(280)은 스트립되고, 포토레지스트 패턴(282)과 p-우물(224)내의 p+ 접촉부(113) 및 베이스 영역(104)와의 p+ 베이스 전극 접촉부(286)뿐만아니라 n-우물(220)내의 p-채널 MOS 트랜지스터용 소스-드레인 영역(110/112)를 정하기 위해 형성된다. 20KeV에너지, 3E15 ion/㎤의 도즈를 갖고 있는 붕소 소스-드레인은 제 28도에 화살표로 표시되어 있다.
제 29도를 참조하면, 제 28도에 도시한 p와 n 소스/드레인 주입의 완료후, 주입된 도펀트들은 아르곤 내에서의 900℃에서 30분간의 어닐과 같은 불활성 대기내에서 고온 어닐에 의해 드라이브된다. 이 어닐은 소스/드레인 주입제를 드라이브할 뿐만 아니라, 폴리실리콘(268)내의 도펀트를 베이스 영역(104)내로 확산시켜, Texas Instruments Incorporated에게 양도되고 1986. 11. 19.자 출원된 계류중인 미합중국 특허 출원 제 932,752호내에 기술된 바와 같이 에미터 영역(106)을 형성하게 된다. 이 프로세스로부터의 에미터 접합부 깊이는 100 내지 150nm이고, 어닐은 베이스 영역(104)의 깊이를 에미터 밑으로 소정 크기로 확장시킨다(즉, 에미터 확장). 이 소스/드레인 및 에미터 어닐 후, 소정의 나머지 산화물은, 폴리실리콘(268)과 마찬가지로 소스/드레인 주입이 행해진 소스, 드레인 및 접촉 영역으로부터 클린된다. 확산부들은 Texas Instruments Incorporated에게 양도되고 1987. 9. 1.자 허여된 미합중국 특허 제 4,690,730호내에 기술된 바와 같이 산화물 캡이 뒤따르는 노출된 실리콘과 직접 반응하기 위해 티타늄과 같은 금 속의 피착에 의해 필요시에 실리사이드-피복될 수 있다. 그 결과, 제 30도에 도시한 티타늄 실리사이드 층(90)이 형성된다. Texas Instruments Incorporated에게 양도되고 1987. 6. 23.자 허여된 미합중국 특허 제 4,675,073호내에 기술된 바와 같이, 실리사이드 및 산화물 층상에 비반을 티타늄을 패터닝하에 에칭시키고, 패턴된 티타늄 막을 질소에 노출시킴으로써 국부 상호 접속부(92)가 형성될 수 있다. 제 16도에 도시한 바와 같이, 상술한 제조 프로세스는 트랜지스터(45, 47 및 42a,42b)(1개의 트랜지스터만이 도시되어 있지만, 유사한 프로세스는 42a 또는 42b를 형성한다)를 발생시킨다.
제 30도를 참조하면, 금속 상호접속부의 제 1 레벨은 제조된 구조물내의 여러 지점에 접속되어 있는 것으로 도시되어 있다. 다중 레벨 유전체는 LPCVD TEOS산화물의 비교적 두꺼운 (1 미크론 정도) 제 1층(294)로 형성된다. 층(294)는 Texas Instruments Incorporated에게 양도되고 1987. 2. 5.자 출원된 계류중인 미합중국 특허 출원 제 010,937호내에 기술된 바와 같이 다시 평탄화되어 에칭된다. 그다음, 평탄화된 TEOS산화물(294)는, 300nm정도의 두께 및 5중량%의 인 농도를 갖고 있는 인 도프된 산화물 층(298)이 뒤따르는 제 2 TEOS산화물 층(예를 들어, 100nm두께)으로 피막된다. 접촉 통공(via)은 패턴되어 에칭되고, 이 도프 산화물(298)은 예를 들어 700℃에서 60분 동안의 고온 어닐에 의해 활성화되어 조밀화된다. 그다음, 표준 알루미늄, 도프된 알루미늄 금속, CVD텅스텐 층이 뒤따르는 제 1 티타늄 텅스텐 합금층, 알루미늄 및에 스퍼터된 텅스텐, 질화 티타늄, 티타늄 텅스텐 또는 스퍼터된 텅스텐으로 구성될 수 있는 제 1 레벨 금속(302)가 구조물내의 여러 지점과 접촉하도록 피착된다. Ti/W-텅스텐 시스템이 다중 레벨 금속 시스템내에서 특히 유용하다. 전술한 (제 1금속 레벨에 대해 기술한 금속들 중 1가지 이상으로 된)제 2 금속 레벨이 제 30도의 구조물에 추가되어, 공지된 기술에 따라 형성된 [제 15 도의 선택된 접촉부(151)을 포함하는] 통공을 통해 제 1 금속(302)과 접촉하게 된다.
바이폴라 트랜지스터용 에미터를 형성하는 폴리실리콘(268) 부분 밑에 있는 두꺼운 산화물 층(260)은 소정의 장점을 달성한다. 첫째, 에미터 폴리실리콘(268)은 두꺼운 산화물 층(260)으로 인해 큰 간격으로 베이스영역(104)로부터 분리되어, 에미터 전극과 베이스 영역(104) 사이의 캐패시턴스를 감소시키고, 바이폴라 트랜지스터의 스위칭 속도를 향상시키게 된다. 부수적으로, 에미터 전극과의 제 1 금속 접촉부는 베이스 영역(104)내의 확산 에미터 영역(106)상에 직접 형성되어, 바이폴라 트랜지스터의 형성에 필요한 표면적을 절약할 뿐만 아니라, 에미터 전극내의 전류 통로 길이를 감소시킴으로써 에미터 저항을 감소시키게 된다.
지금까지, 본 발명의 양호한 실시예에 대해서 설명하였지만, 본 분야에 숙련된 기술자들은 본 발명의 원리 및 범위로부터 벗어나지 않고서 본 발명을 여러 가지 형태로 변경 및 변형시킬 수 있다.

Claims (11)

  1. 쌍으로 배열된 메모리 셀의 행 및 열로 구성되는 메모리 어레이, 및 단자를 포함하는 다수의 트랜지스터를 포함하고, 한쌍의 메모리 셀 열에 관련되며, 메모리 셀 열과 1:1 대응 관계로 접속되는 다수의 감지 증폭기를 포함하고, 각각의 감지 증폭기 및 이에 관련된 메모리 셀 열쌍이 관련되 메모리 셀 열쌍의 메모리 셀의 피치내에 끼워지도록 배치되는 것을 특징으로 하는 메모리 디바이스용 감지 및 디코딩 기법 배치.
  2. 제 1항에 있어서, 각각의 감지 증폭기의 다수의 트랜지스터들이 거의 동일한 크기로 된 에미터 결합 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  3. 제 2항에 있어서, 감지 증폭기들로부터 선택된 트랜지스터들이 공통 콜렉터 영역을 포함하는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  4. 제 3항에 있어서, 각각의 공통 콜렉터 영역이 연속적인 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  5. 제 4항에 있어서, 각각의 공통 콜렉터 영역이 거의 직선으로 정렬되는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  6. 제 2항에 있어서, 다수의 감지 증폭기들이 에미터 결함 바이폴라 쌍에 접속된 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  7. 제 3항에 있어서, 감지 증폭기들로부터 선택된 트랜지스터의 선택된 콜렉터 영역이 제 1 금속 층에 접속되는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  8. 제 6항에 있어서, 전계 효과 트랜지스터의 소스들이 제 2 금속층에 접속되는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  9. 제 6항에 있어서, 소스들이 상이한 감지 증폭기들의 선택된 전계 효과 트랜지스터들 사이에 공유되는 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  10. 제 9항에 있어서, 별도의 감지 증폭기들로부터의 에미터 결합 바이폴라 트랜지스터 쌍이 접속 공유된 소스 전계 효과 트랜지스터에 인접한 것을 특징으로 하는 감지 및 디코딩 기법 배치.
  11. 메모리 셀의 행 및 열로 구성되는 메모리 어레이, 어드레스 신호를 수신하기 위한 어드레스 버퍼, 어드레스 신호의 행 어드레스 부분에 응답하여 어레이의 행을 선택하기위해 어드레스 버퍼에 접속된 행 디코더,
    한쌍의 메모리 셀 열에 관련되고, 관련된 메모리 셀 열쌍의 메모리 셀의 피치내에 끼워지도록 각각 배치되며, 제 1 그룹과 제 2 그룹으로 그룹지어지고, 어레이의 열에 각각 관련된 다수의 제 1단 감지 증폭기,
    제 1 그룹내의 각각의 제 1단 감지 증폭기에 접속된 제 1 국부 데이타 버스, 제 2 그룹내의 각각의 제 1단 감지 증폭기에 접속된 제 2 국부 데이타 버스, 데이타-출력 버스, 제 1 국부 데이타 버스 및 데이타-출력 버스에 접속된 제 1의 제 2단 감지 증폭기, 제 2 국부 데이타 버스 및 데이타-출력 버스에 접속된 제 2의 제 2단 감지 증폭기, 및
    어드레스 신호의 열 어드레스 부분에 응답하여 제 1단 감지 증폭기를 선택하고, 선택된 제 2 단 감지 증폭기가 열 디코드 수단에 의해 선택되는 제 1 단 감지 증폭기의 출력을 데이타-출력 버스상에 제공하도록 어드레스 신호 열 어드레스 부분에 응답하여 제 2 단 감지 증폭기를 선택하기 위해 어드레스 버퍼에 접속된 열 디코드 수단으로 구성되고,
    메모리 셀의 열들이 쌍으로 배열되는 것을 특징으로 하는 해독/기입 메모리.
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