JP2892683B2

JP2892683B2 - 半導体記憶装置およびその製造方法

Info

Publication number: JP2892683B2
Application number: JP1132642A
Authority: JP
Inventors: 俊明山中; 直孝橋本; 孝司橋本; 昭博清水; 孝一郎石橋; 勝朗佐々木; 勝博下東; 英次武田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1989-05-29
Filing date: 1989-05-29
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH02312271A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置に係り、特に高集積，超低消
費電力で、しかもソフトエラー耐性の高いスタテック型
ランダムアクセスメモリ装置およびその製造方法に関す
る。

〔従来の技術〕

絶縁ゲート型電界効果トランジスタ（IGFET,以下もっ
とも一般的なMOSトランジスタと略す）を用いた従来の
高集積スタティック型ランダムアクセスメモリセルは、
第３図の等価回路に示すように２個の駆動用MOSトラン
ジスタ（T₁,T₂）を交差接続して成るフリップフロップ
回路と、このフリップフロップ回路の２個の記憶ノード
N₁,N₂に接続されている情報を保持するために微小な電
流を記憶ノードN₁,N₂に供給するための高抵抗素子R₁,
R₂、および上記記憶ノードN₁,N₂に接続されている情報
の「書き込み」，「読み出し」を行なうための転送用MO
Sトランジスタ（T₃,T₄）で構成されており、フリップフ
ロップ回路には電源電圧Vccと接地電位が供給されてお
り、転送用MOSトランジスタにはデータ線1,1′が接続さ
れており、共通ゲートはワード線２となっている。この
ようなスタティック型ランダムアクセスメモリセルの動
作はよく知られているように、ワード線を活性化し、転
送用MOSトランジスタを介してデータ線から“High"また
は“Low"の情報を記憶ノードN₁,N₂に記憶させたり、逆
に記憶ノードの状態を読み出す。

第４図は上記のスタティック型ランダムアクセスメモ
リセルの従来技術の平面図を示すもので、例えば日経エ
レクトロニクス誌1984年５月21日号の第181頁から第199
頁に記載されている。以下、同図を用いて、従来の技術
についてさらに詳しく述べる。

第４図において、ゲート電極7c,7dは駆動用MOSトラン
ジスタT₁,T₂のゲート電極であり、ゲート電極5aは転送
用MOSトランジスタT₃,T₄の共通のゲート電極である。駆
動用MOSトランジスタT₁のドレインとなる高濃度のｎ型
不純物領域3dは転送用MOSトランジスタT₃のｎ型不純物
領域と共通であり、さらに駆動用MOSトランジスタT₂の
ドレインとなる高濃度ｎ型不純物領域3eはゲート電極5b
により転送用MOSトランジスタT₄のｎ型不純物領域3cと
電気的に接続されており、該駆動用MOSトランジスタT₂
のゲート電極5cは転送MOSトランジスタT₃と駆動MOSトラ
ンジスタT₁の共通のｎ型不純物領域3dに電気的に接続さ
れており、スタティック型ランダムアクセスメモリセル
のフリップフロップ回路の交差接続を達成している。

また、ゲート電極5b,5cには接続孔6a,6bが開孔されて
おり、高抵抗ポリシリコン膜7c,7dが低抵抗ポリシリコ
ン膜7a,7bを介してゲート電極5a,5cに接続されている。
さらに低抵抗ポリシリコン膜7eは高抵抗ポリシリコン膜
につながる共通の電源配線となっている。

また、アルミニウム電極9a,9bはメモリセル内の２本
のデータ線であり、接続孔8a,8bを介して転送用MOSトラ
ンジスタT₄,T₃の高濃度ｎ型不純物領域3a,3bに電気的に
接続されている。

〔発明が解決しようとする課題〕

次に上記の従来構造のスタティックメモリセルの問題
点を述べる。

メモリチップの封止に用いるレジン等の材料やアルミ
ニウム等の配線材料の中に微量に含まれているウラニウ
ム（Ｕ）やトリウム（Th）が崩壊するときに発生するα
線がメモリセル内の“High"状態にある記憶ノード部に
入射すると、α線の飛程に沿って電子−正孔対が発生
し、空乏層内で電界によって記憶ノードに引き寄せら
れ、記憶ノードの電位を変動させ、この結果電位変動が
フリップフロップの反転に十分な値であればメモリの情
報が破壊される。これがソフトエラーと呼ばれる現象で
あり、記憶ノードの蓄積電荷量を大きくするか、記憶ノ
ード部に形成されているpn接合の面積を低減し収集電荷
量を小さくすれば上記ソフトエラーを低減することがで
きる。ところが従来のメモリセル構造で記憶ノード部の
pn接合の面積を小さくするためには次のような問題があ
った。

（１）例えば第４図の駆動用MOSトランジスタT₁のドレ
イン領域から成る記憶ノードについて説明すると、接続
孔4bとゲート電極5a,5bの間にはマスク合わせずれ等に
よりこれらが重ならないよう予め余裕をとる必要があ
り、しかも、ゲート電極5aと5bの距離はゲート電極5cを
高濃度ｎ型不純物領域3aに接続しなければならないため
に転送用MOSトランジスタT₃のゲート電極5aと駆動用MOS
トランジスタT₁のゲート電極5bの距離を加工し得る最小
寸法にまで縮小することはできず、メモリセルの記憶ノ
ード部のＰ−Ｎ接合の面積低減の障害となった。

（２）電源電圧を低下させた場合にメモリセルを安定に
動作させるためには駆動MOSトランジスタと転送用MOSト
ランジスタの電流駆動能力の比を３以上にすると効果的
であることが知られており、このために従来は駆動用MO
Sトランジスタのチャネル幅を転送用のMOSトランジスタ
のチャネル幅の３倍以上大きくしていた。ところが転送
用MOSトランジスタと駆動用MOSトランジスタを第５図
（Ａ）の如き接近して配置せしめると、チャネル幅が変
化している位置からのそれぞれのゲート電極5d,5eまで
の距離a,bが短くなりマスクの位置合わせズレにより転
送用および駆動用それぞれのMOSトランジスタのチャネ
ル幅w₁,w₂が変化してしまうために、メモリセル動作の
安定性が劣化する。特に上記チャネル幅の比が大きい場
合や光によるホトリソグラフィ技術を用いた場合、実際
のパターンは第５図（Ｂ）の如くあいまい（角がとれ、
丸みをおびること）になり、上記の安定性劣化の問題は
ますます顕著になる。

本発明の目的は上記従来技術の問題点を解決し、所要
面積がきわめて小さく、しかもソフトエラー耐性が高く
安定なメモリセル動作が可能なスタティック型ランダム
アクセスメモリセルを含む導体記憶装置を提供すること
にある。

〔問題点を解決するための手段〕

上記目的は、絶縁ゲート型電界効果トランジスタを用
いたフリップフロップ回路を含むスタティック型ランダ
ムアクセスメモリセル群を有する半導体記憶装置におい
て、基板に、第１導電型の転送用絶縁ゲート型電界効果
トランジスタと駆動用絶縁ゲート型電界効果トランジス
タそれぞれ２個有し、少なくとも上記絶縁ゲート型電界
効果トランジスタのいづれかの上部に、チャネル領域が
多結晶シリコン膜から成り、しかもゲート電極より上部
にあるような第２導電型の第３の絶縁ゲート型電界効果
トランジスタを含む相補型のフリップフロップ回路を形
成し、上記駆動用絶縁ゲート型電界効果トランジスタと
転送用絶縁ゲート型電界効果トランジスタの電流駆動能
力の比を低減し、上記駆動用絶縁ゲート型電界効果トラ
ンジスタのゲート電極と転送用絶縁ゲート型電界効果ト
ランジスタのゲート電極を接近してかつ平行に配置し、
上記第３の絶縁ゲート型電界効果トランジスタのゲート
電極を上記駆動用および転送用絶縁ゲート型電界効果ト
ランジスタのゲート電極や容量素子のプレート電極や接
地配線に対して接続孔のマスク合わせズレが生じても短
絡しないように自己整合的に絶縁し上記フリップフロッ
プ回路の記憶ノードに接続し、かつ上記第３の絶縁ゲー
ト型電界効果トランジスタのゲート電極により上記フリ
ップフロップ回路の交差接続の配線を行うことにより、
達成される。

〔作成〕

上記スタティック型ランダムアクセスメモリセルの記
憶ノードのpn接合面積の低減により効果的なメモリセル
面積の低減が可能であり、かつ、α線の照射により発生
する電子−正孔対の絶対量を小さくすることができるた
めに効果的にソフトエラーを低減することができる。

さらに、記憶ノードに接続された積層形の容量素子は
メモリセル面積を増加させずに記憶ノードの蓄積電荷量
を効果的に増加することができるため、同様にソフトエ
ラーを低減することができる。

また、メモリセル内のフリップフロップ回路に積層化
されたPMOSトランジスタを用い相補形のインバータとす
ることによりメモリセルのフリップフロップ回路の“Hi
gh"レベルにある記憶ノードがPMOSトランジスタのオン
動作により電位が固定するためにメモリセル面積を増大
せずにメモリセル動作を安定にすることができ、転送用
MOSトランジスタと駆動用MOSトランジスタのチャネル幅
の比を小さくすることが可能になる。従ってメモリセル
面積が低減できると同時にメモリセル動作の安定性を劣
化させずに転送用MOSトランジスタのゲート電極と駆動
用MOSトランジスタを接近して配置することができ、き
わめて微小な記憶ノード部の活性領域が実現でき、効果
的にソフトエラーを低減することができる。

さらに、上記積層化されたPMOSトランジスタのゲート
電極を駆動用MOSトランジスタや転送用MOSトランジスタ
のゲート電極や容量素子のプレート電極や接地配線と自
己整合的に絶縁し、かつ上記フリップフロップ回路の交
差接続の配線として用いることにより効果的に容量素子
の容量値を増加させることができ、従ってソフトエラー
を低減することができ、しかもメモリセル面積を低減す
ることができる。

〔実施例〕

以下、実施例を用い本発明をより詳しく説明する。

実施例1. 第１図（Ａ），（Ｂ），（Ｃ）は本発明によるスタテ
ィック型ランダムアクセスメモリセルの平面図を示すも
のであり、同図（Ａ）は９ビット分のメモリセルの平面
図の活性領域10と、ゲート電極11と、接続孔14の部分を
示しており、ゲート電極11以外の活性領域10は高濃度ｎ
型不純物領域となっており、同図（Ｂ），（Ｃ）は同図
（Ａ）の１ビットセルの部分を詳細に示したものであ
り、同図（Ｄ）はその等価回路用を示すものである。さ
らに、第１図（Ｂ），（Ｃ）のＡ−Ａ′線の断面構造を
第２図に示している。本実施例は積層形の相補形MOSト
ランジスタを用いた一対のインバータから成るフリップ
フロップ回路を含むスタティック型ランダムアクセスメ
モリであり、シリコン基板上の駆動用MOSトランジスタ
と転送用MOSトランジスタを接近して配置せしめ、従っ
て記憶ノードのpn接合の面積を縮小し、第２層目のポリ
シリコン膜でフリップフロップ回路の交差接続を達成
し、さらに第２層目のポリシリコン膜を積層型のPMOSト
ランジスタのゲート電極に用いたものである。第１図
（Ｂ）はｎチャネルの駆動用MOSトランジスタおよび転
送用MOSトランジスタおよび接地配線とワード線とデー
タ線の部分を示す平面図であり、同図（Ｃ）はｐチャネ
ルのMOSトランジスタの部分を示している。第１図
（Ｂ），（Ｃ）および第２図において、ｎチャネルの駆
動用MOSトランジスタ（T₁,T₂）およびｎチャネルの転送
用MOSトランジスタ（T₃,T₄）はｎ型シリコン基板21内に
形成されたｐ型ウェル（ｐ型不純物の島領域）22内に形
成されており、それぞれのゲート電極11a,11b,11c,11d
はいづれもｎ型の不純物が添加された第１層目のポリシ
リコン膜である。ここで、駆動用MOSトランジスタT₁と
転送用MOSトランジスタおよび駆動用MOSトランジスタT₂
と転送用MOSトランジスタT₄はそれぞれ高濃度ｎ型不純
物領域10b,10dを共用しており、第１図（Ｄ）に示され
ているメモリセルの記憶ノードN₁,N₂を形成している。
ここで、上記高濃度型ｎ型不純物領域10bはゲート電極1
1aと11bを接近して配置することにより自己整合的にpn
接合面積が縮小されており、また、上記高濃度ｎ型不純
物領域10dについても同様に自己整合的にpn接合面積が
縮小されている。さらに、上記ゲート電極11a,11b,11c,
11dの上部には絶縁膜26が形成されており、かつ、側壁
にはスペーサ絶縁膜25が形成されており、ｎ型の不純物
が添加された第３層目のポリシリコン膜16a,16bと上記
高濃度のｎ型不純物領域10b,10dはシリコン酸化膜27、
および28に開孔された接続孔14a,14bによって、ゲート
電極11a,11b,11c,11dに対して自己整合的に絶縁される
ように接続されている。さらに、上記第３層目のポリシ
リコン膜16a,16bは互いに他方の駆動用MOSトランジスタ
のゲート電極11c,11bにそれぞれ接続孔15b,15aを介して
交差接続されている。また、上記第３層目のポリシリコ
ン膜16a,16bの少なくとも一部は積層化されて形成され
た第１図（Ｄ）に示されたポリシリコンPMOSトランジス
タT₇,T₈のゲート電極となっており、少なくともその上
部には上記ポリシリコンPMOSトランジスタT₇,T₈のゲー
ト絶縁膜29が形成されており、さらに少なくともその上
部にはポリシリコンPMOSトランジスタT₇,T₈のチャネル
領域18c,18dとなる第４層目のポリシリコン膜が形成さ
れている。従って、積層化されたポリシリコンPMOSトラ
ンジスタT₇,T₈のゲート電極16a,16bはチャネル領域18c,
18dより下に位置することになる。さらに、上記ポリシ
リコンPMOSトランジスタT₇,T₈のドレイン領域18a,18bは
上記チャネル領域18c,18dと同一層内、即ち第４層目の
ポリシリコン膜内に形成されており、それぞれのドレイ
ン領域18a,18bは、接続孔17b,17aを介して互いにフリッ
プフロップ回路の他方のポリシリコンPMOSトランジスタ
のゲート電極16b,16aに接続されており、フリップフロ
ップ回路の交差接続が形成されている。

一方、上記積層化されたポリシリコンPMOSトランジス
タT₇,T₈の共通ソース領域18eはチャネル領域18c,13dと
同様第４層目のポリシリコン膜内に形成され、メモリ内
の共通の給電用の配線となっており、メモリ内のすべて
のポリシリコンPMOSトランジスタのソースに一定電圧が
供給されている。また，高濃度ｎ型不純物領域10cは駆
動用MOSトランジスタT₁,T₂の共通のソース領域であり、
接続孔14a,14bと同様に、ゲート電極11b,11c上部の絶縁
膜26および側壁のスペーサ絶縁膜25によって自己整合的
に上記ゲート電極11b,11cと絶縁され、第２層目ポリシ
リコン膜から成る接地配線13aが接続孔12aを介して上記
高濃度ｎ型不純物領域10cに接続され、該接地配線によ
り、メモリ内のすべての駆動用MOSトランジスタのソー
ス電位が接地電位に固定されている。

なお、転送用MOSトランジスタT₃,T₄それぞれのゲート
電極11a,11dはワード線となり、活性領域である高濃度
ｎ型不純物領域10a,10eにはシリコン酸化膜27,28および
ポリシリコンPMOSトランジスタのゲート絶縁膜29上に開
孔された接続孔19a,19bを介してメモリセルのデータ線
1,1′となるアルミニウム電極20a,20bが接続されてい
る。

なお、上記駆動用MOSトランジスタT₁,T₂のゲート電極
11a,11b,11c,11dはｎ型の不純物か添加されたポリシリ
コン膜であるが、ワード線の信号遅延を低減するために
タングステンやモリブデン，チタン等の低抵抗の高融点
金属、またはこれらの高融点金属とシリコンの化合物
（シリサイド）やポリシリコンとシリサイドの複合膜
（ポリサイド）などでもよい。ここで、ゲート電極16b,
11cにはｎ型の不純物が高濃度に添加されていることが
好ましく、少なくともこれらのゲート電極に接続される
第３層目のポリシリコン膜16a,16bにはｎ型の不純物が
高濃度に添加されていることが好ましい。また、第３層
目のポリシリコン膜16a,16bは必ずしもポリシリコンで
なくてもよく、上記ゲート電極と同様低抵抗の高融点金
属や高融点金属とシリコンの化合物（シリサイド）やポ
リシリコンとシリサイドの複合膜（ポリサイド）などで
もよい。さらに、第３層目ポリシリコン膜16a,16bに、
不純物拡散係数の小さな、例えばチタン窒化膜（TiN）
やその複合膜等を用いれば上記ゲート電極11b,11cには
必らずしもｎ型の不純物を高濃度に添加する必要がな
く、ｐ型の不純物が添加されていてもかまわない。

なお、以上説明した相補形MOS（CMOS）トランジスタ
を有するスタティック型ランダムアクセスメモリセルの
構造では、よく知られているように第１図（Ｄ）の等価
回路に示したようなリーク電流の多いpn接合D₁,D₂が形
成されているが、回路動作上問題にならない。

次に第６図を用いて本実施例の製造工程について説明
する。同図（Ａ）〜（Ｇ）は本実施例によるスタティッ
ク型ランダムアクセスメモリセルの各製造工程の断面図
であり、第１図（Ａ）および（Ｂ）の平面図におけるＡ
−Ａ′線の断面を表わしている。本実施例ではメモリセ
ルに用いられているシリコン基板表面に形成されたMOS
トランジスタはすべてｐ型ウェル22内のｎチャネルMOS
トランジスタであり、メモリ周辺回路にはダブルウェル
を用いた相補形MOS（CMOS）回路を用いているが、ｐ型
ウェルまたはＮ型ウェルの単一構造でもよく、また、メ
モリ周辺回路に複数の電源電圧が供給できるように基板
と同じ導電型のウェルはそれと反対導電型の別のウェル
で囲まれ基板と電気的に分離されているような３種類以
上のウェル構造でもよい。また、シリコン基板の導電型
についてもｎ型でもｐ型でもよい。さらに、本実施例で
はメモリセル部の製造工程だけについて述べるが、周辺
のCMOS回路の製造方法については公知の技術を用いるこ
とができる。

まず、比抵抗10Ω・cm程度のｎ型シリコン基板21内に
ボロンのイオン打込み法と熱拡散法により公知の方法を
用いて不純物濃度10¹⁶〜10¹⁷cm^-3,深さ２〜３μｍのｐ
型ウェル22を形成した後、選択酸化法によりｐ型のチャ
ネルストッパ層と素子分離用の厚さ300〜500nmのシリコ
ン酸化膜（フィールド酸化膜）23を形成し、続いてMOS
トランジスタの能動領域となる部分に厚さ５〜20nmのゲ
ート酸化膜24を形成する。ここでフィールド酸化膜23を
形成する際に通常Ｎ反転防止用のチャネルストッパ層を
ｐ型ウェル22内のフィールド酸化膜下に形成するが、こ
こではそれを省略した図面を用いている。また、ウェル
の不純物濃度分布が深さ方向に不純物濃度が高くなるよ
うな分布でも良く、この場合、ｐウェルを形成するため
のイオン打込みのエネルギーは複数の種類になる〔第６
図（Ａ）〕。次にMOSトランジスタのしきい値電圧調整
用のイオン打込みを行なった後厚さ200nmのポリシリコ
ン膜11を減圧化学気相成長法（LPCVD法）により堆積
し、リンなどのｎ型不純物を気相拡散により導入し、引
きつづいてシリコン窒化膜等の絶縁膜26をLPCVD法によ
り200nmの厚さに堆積し、ホトリソグラフィとドライエ
ッチングにより上記絶縁膜26とポリシリコン膜11をゲー
ト電極11a〜11dのパターンに加工し、これらのゲート電
極をイオン打込みのマスクとして用いて10¹⁵cm^-2程度の
打込み量でヒ素等のｎ型不純物イオンのイオン打込みを
行ない、900℃の窒化雰囲気中でアニールすることによ
り深さ0.1〜0.2μｍの高濃度ｎ型不純物領域10a〜10eを
形成する。ここでゲート電極11a〜11dおよびその上部に
形成されたシリコン窒化膜等の絶縁膜26の厚さは加工寸
法やドライエッチングの条件に応じて最適な厚さにする
ことが望ましい。また絶縁膜26はシリコン酸化膜でもよ
いが、その他のシリコン酸化膜に比べドライエッチング
のエッチング速度が小さなタンタル酸化膜（Ta₂O₅）な
どの絶縁膜が適している。さらにゲート電極のポリシリ
コンへの不純物添加はイオン打込み法やポリシリコン膜
の形成時に導入する様な方法でもよい［第６図
（Ｂ）］。次に厚さ200〜400nmのシリコン酸化膜をLPCV
D法により堆積した後、異方性のドライエッチングによ
りのドライエッチングによりエッチングゲート電極11a
〜11dの側壁にスペーサ絶縁膜25を形成し、続いて厚さ1
00nmのシリコン酸化膜27をLPCVD法により堆積し、断面
図には表われていないが、上記シリコン酸化膜27に接続
孔［第１図（Ａ）の12a］をホトリソグラフィとドライ
エッチングにより開口し、続いて厚さ100nmの第２層目
のポリシリコン膜13aを堆積しヒ素等のｎ型不純物をイ
オン打込み法等で10¹³〜10³⁰cm^-3の濃度で導入した後ホ
トリソグラフィとドライエッチングにより接地配線13a
の形状にパターニングする。ここでスペーサ絶縁膜25は
絶縁膜26と同様にシリコン酸化膜やその他の絶縁膜でも
よい。また、上記接続孔12aを開孔する場合に、ゲート
電極11b,11cの側壁にはスペーサ絶縁膜25,上部には絶縁
膜26があるためドライエッチングの条件を適切にするこ
とによりゲート電極11b,11cは上記接続孔に対して自己
整合的に絶縁することもできる。その場合接続孔12aと
ゲート電極11b,11cは接近して配置することができるた
めメモリセル面積が低減できる。なお接地配線13aはタ
ングステンシリサイド膜やポリサイド膜などの低抵抗の
材料の方が好ましい［第６図（ｃ）］。次に、LPCVD法
によりシリコン酸化膜28を100nmの厚さに堆積し、高濃
度ｎ型不純物領域10d上のシリコン酸化膜27,28上に接続
孔14bをホトリソグラフィとドライエッチングを用いて
開口する。この際、ゲート電極11c,11dの側壁にはスペ
ーサ絶縁膜25,上部には絶縁膜26があるため、ドライエ
ッチングの条件を適切にすることによりゲート電極11c
と11dは接続孔14bに対して自己整合的に絶縁できる［第
６図（Ｄ）］。次に、ホトリソグラフィとドライエッチ
ング法によりゲート電極11b上の絶縁膜26およびシリコ
ン酸化膜27,28に接続孔15aを開口し、LPCVDを用いて行
さ100nmの第３層目のポリシリコン膜16bを堆積した後に
80KeV,5×10¹⁵cm^-2のヒ素のイオン打込みにより該第３
層目ポリシリコン膜16bにｎ型不純物を添加し所定のア
ニールにより活性化した後、ホトリソグラフィとドライ
エッチングにより所望の形状に加工する。ここで、上記
イオン打込みの際にはポリシリコン膜16b上に薄いシリ
コン酸化膜が形成されていることが好ましい。また、ポ
リシリコン膜16bの厚さによってイオン打込み量やエネ
ルギーは最適の値にすることが好ましい。なお、前工程
［第６図（Ｄ）］で開口した接続孔14bと本工程で開口
した接続孔15aは同一のホトリソグラフィとドライエッ
チングにより開口しても構わないその場合は製造工程数
が低減できる［第６図（Ｅ）］。さらに、シリコン酸化
膜などの絶縁膜29をLPCVD法により10〜50nmの厚さに堆
積し、900℃10分程度のアニールを窒素雰囲気中で行な
う。引き続き、絶縁膜29に第１図（Ｃ）に示されている
接続孔17a,17bをホトリソグラフィとドライエッチング
により開口し、LPCVD法により厚さ10〜50nmの第４層目
のポリシリコン膜18を堆積し、続いてホトリソグラフィ
とドライエッチングにより所望の形状に加工する。次に
上記ポリシリコン膜18上に厚さ5nmのシリコン酸化膜を
形成した後にホトリソグラフィによりポリシリコンPMOS
トランジスタのチャネル領域18dとなる領域上にホトレ
ジストを形成し、該ホトレジストをイオン打込みのマス
クとして打込みエネルギー25keV,打込み量10¹⁴〜10¹⁵cm
^-2でBF₂イオンのイオン打込みを行ないホトレジストを
除去した後に、850℃10分程度の窒素雰囲気中のアニー
ルを行ない不純物イオンを活性化し、ポリシリコンPMOS
トランジスタのソース，ドレイン，チャネル領域18e,18
a,18dをそれぞれ形成する。ここで、ポリシリコンPMOS
トランジスタのゲート絶縁膜29はポリシリコン膜16bを
酸化して形成してもよく、またシリコン窒化膜やシリコ
ン窒化膜とシリコン酸化膜の複合膜、その他シリコン酸
化膜より比誘導率の大きな絶縁膜を用いることもでき
る。さらに、ポリシリコンPMOSトランジスタのソース，
ドレイン，チャネル領域を形成するためのイオン打込み
は、第４層目のポリシリコン膜をパターニングする前に
行なってもよい。また、ポリシリコンPMOSトランジスタ
のゲート絶縁膜29は少なくとも第４層目のポリシリコン
膜18a,18d,18eの下にあればよく、第７図の如く第４層
目のポリシリコン膜下以外の絶縁膜29はエッチングして
取り除いても構わない。さらにポリシリコンPMOSトラン
ジスタのソース、ドレイン領域を形成するためのBF₂の
イオン打込みは、ソース，ドレイン間のリーク電流を低
減するために10¹⁴cm^-2以下のイオン打込み量でもよい。
この場合，ソース，ドレインの抵抗を低減するためにイ
オン打込みをした部分をタングステン等の高融点金属を
用いたシリサイド層にすると良い。次に、厚さ100nmの
シリコン酸化膜と厚さ300nmの例えばリンを含んだシリ
コン酸化膜との複合のシリコン酸化膜30を堆積しメモリ
セル内の段差を緩和し、接続孔19bを開口し、スパッタ
リングによりアルミニウム膜を約１μｍの厚さに堆積
し、ホトリソグラフィとドライエッチングによりアルミ
電極206のパターンに加工する［第６図（Ｆ）］。以降
は通常のパッシベーション工程、パッケージ工程を行な
い完成する。なお、電極配線材料に関しては、タングス
テン等を用いてもよい。

実施例2. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、接地配線の面積を自己整合的に
広くする方法に関するものである。第８図（Ａ），
（Ｂ）は本実施例によるスタティック型ランダムアクセ
スメモリセルの平面図を示す図であり、それぞれ第１図
（Ａ）および（Ｂ）に対応している。また、第９図は第
８図のＡ−Ａ′線における断面構造を示す図である。第
８図および第９図において、メモリセルのフリップフロ
ップ回路の記憶ノードを構成している高濃度ｎ型不純物
領域10b,10dには、接地配線となっている第２層目のポ
リシリコン膜13bと自己整合的に絶縁された第３層目に
ポリシリコン膜16a,16bが接続されている。従って、第
２層目のポリシリコン膜13bは接続孔14a,14bおよび15a,
15bの位置に無関係に配置することができるため設置配
線の面積を広くすることができる。さらに第10図（Ａ）
〜（Ｅ）を用いて本実施例を詳しく説明する。第10図
（Ａ）〜（Ｅ）は第２層目と第３層目のポリシリコン膜
を自己整合的に絶縁した部分の製造工程の断面図を示す
ものである。まず、ｎ型シリコン基板21上にｎチャネル
のMOSトランジスタと接地配線13bを形成するまでの工程
は、接地配線即ち第２層目のポリシリコン膜のパターン
形状が異なる点を除いて実施例１の第６図（Ａ）〜
（Ｃ）とまったく同様である［第10図（Ａ）］。次に、
LPCVD法を用いて厚さ100nmのシリコン酸化膜28を堆積し
た後、ホトリソグラフィとドライエッチングにより高濃
度ｎ型不純物領域10d上のシリコン酸化膜27、第２層目
ポリシリコン膜、シリコン酸化膜28に接続孔14bを開口
する［第10図（Ｂ）］。次に、シリコン窒化膜などの絶
縁膜31をLPCVD法により50nmの厚さに堆積する。ここ
で、絶縁膜31の厚さは接続孔14Bの直径や絶縁膜26、シ
リコン酸化膜28等の厚さやドライエッチングの条件に応
じて10nm〜100nmの間で適正な値を選択すればよい。ま
た絶縁膜31はシリコン酸化膜やシリコン酸化膜とシリコ
ン窒化膜との複合膜等を用いることもできる［第10図
（Ｃ）］。次に反応性イオンエッチングなど異方性の強
いドライエッチングを用いて接続孔14bの底面および接
続孔14b以外の部分の上記絶縁膜31をエッチングし、開
口した接続孔14bの側壁のみに上記絶縁膜31を残し、第
２層目ポリシリコン膜13bを自己整合的に絶縁する［第1
0図（Ｄ）］。次に、第３層目ポリシリコンの形成工程
［第10図（Ｅ）］以降の工程は実施例１とまったく同様
でよい。

本実施例によれば、接地配線となる第２層目ポリシリ
コン膜とポリシリコンPMOSトランジスタのゲート電極お
よび交差接続部の配線となる第３層目ポリシリコン膜は
自己整合的に絶縁されているために、第２層目ポリシリ
コン膜13bと第３層目ポリシリコン膜16bとの重なり部分
の面積を効果的に広くすることができるため第11図に示
すような記憶ノードと接地電位に容量値の大きな容量素
子c₁,c₂が形成でき、微細なスタティック型ランダムア
クセスメモリのソフトエラー率を低減することができ
る。さらに、駆動用MOSトランジスタのゲート電極11cと
第２層目ポリシリコン膜13bの重なり部分の面積を広く
することができ、同図に示すような容量素子c₃,c₄も形
成することができ、c₁,c₂と同様に微細なスタティック
型ランダムアクセスメモリのソフトエラー率を低減する
ことができる。なお、上記容量c₁c₂,c₃,c₄の容量値は、
絶縁膜26,31やシリコン酸化膜28にシリコン酸化膜に比
べ比誘電率の大きな材料を用いれば、メモリセル面積の
増加なしにさらに容量値を大きくすることができる。上
記材料としてはシリコン窒化膜の他に例えばシリコン酸
化膜とシリコン酸化膜との複合膜なタンタル酸化膜など
がある。

さらに本実施例によれば、メモリセル面積の増加なし
に接地配線13bの配線幅を広くすることができるため、
第11図に示したメモリセル内の駆動用MOSトランジスタ
のソースへの接地電位の供給において、メモリセルの大
きな電流が流れてもメモリセルに供給する接地電位を安
定にすることができ、電源電圧の低下が電源配線に混入
した雑音等の影響でメモリセルが誤動作することを防止
できる。

なお、本実施例による接地配線の方法は他のポリシリ
コンを用いた接地配線の構造を有する実施例にも適用で
きる。

実施例3. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで接地配線に高濃度ｎ型不純物領域
を用いたものに関する。第12図（Ａ），（Ｂ）は本実施
例によるスタティック型ランダムアクセスメモリセルの
平面構造を示す図であり、実施例１と同様同図（Ａ）は
駆動用および転送用MOSトランジスタと接地配線、デー
タ線の部分を示し、同図（Ｂ）はポリシリコンPMOSトラ
ンジスタの部分を示している。さらに第13図は第12図に
おけるＡ−Ａ′線の断面構造を示す図である。第12図お
よび第13図において、高濃度ｎ型不純物領域10c′はメ
モリセル内の２つの駆動MOSトランジスタT₁,T₂の共通の
ソースであり、かつメモリ内の共通の接地配線としても
用いられており、各メモリセルの駆動MOSトランジスタ
のソースに接地電位を供給している。さらにメモリセル
のフリップフロップ回路の記憶ノードを形成している高
濃度ｎ型不純物領域10b,10dは実施例１と同様、微小な
領域に形成されており、該高濃度ｎ型不純物領域10b,10
d上には接続孔14a′,14b′が開口されており、第２層目
ポリシコン膜32a′,32bが接続されており、それぞれポ
リシリコンPMOSトランジスタT₆,T₅のゲート電極となっ
ており、しかも第２層目ポリシリコン膜32a,32bは接続
孔15b′,15a′を介してフリップフロップ回路の他方の
駆動用MOSトランジスタのゲート電極11c,11bに接続され
ており交差接続を達成している。さらに、上記第２層目
ポリシリコン膜32a,32bには接続孔33a,33bが開口され、
ポリシリコンPMOSトランジスタT₅,T₆のドレイン領域と
なる第３層目ポリシリコン膜34b,34aがそれぞれ接続さ
れており、フリップフロップ回路の交差接続を達成して
いる。さらに上記ポリシリコンPMOSトランジスタT₅,T₆
の共通のソース領域となる第３層目ポリシリコン膜34e
は各メモリセルの共通の電源配線となっているまた、上
記ポリシリコンPMOSトランジスタT₅,T₆のチャネル領域
となる第３層目ポリシリコン膜34c,34dはそれぞれ第２
層目ポリシリコン膜32a,32bに絶縁膜29′をはさんで配
置されている。なお、本実施例のように高濃度ｎ型不純
物領域10c′を接地配線として用いる場合には高濃度ｎ
型不純物領域10′の一部にタングステンやチタン等の高
融点金属のシリサイド層35を形成することにより接地配
線の抵抗を十分に小さくでき、メモリセルの誤動作が防
止できる。

本発明によれば、ポリシリコン膜の層数を低減するこ
とができ、従ってメモリセルの段差が低減できるため、
製造工程数が低減でき、しかも製造歩留まりを向上する
ことができる。

実施例4. 本実施例は、実施例１におけるスタティック型ランダ
ムアクセスメモリセルで、シリコン基板上に形成したチ
ャネルMOSトランジスタに公知のLDD（Lighly Doped Dra
in）構造を用いたものに関する。第14図は本実施例によ
るスタティック型ランダムアクセスメモリセルの断面構
造を示す図である。同図において、シリコン基板21表面
に形成されたｎチャネルMOSトランジスタのソース，ド
レイン端には10¹⁷〜10¹⁸cm^-2の低濃度ｎ型不純物領域36
が自己整合的に形成されている。すなわち、上記高濃度
ｎ型不純物領域10c,10d,10eはスペーサ絶縁膜25をイオ
ン打込みのマスクとして自己整合的にPN接合の面積が微
小になるように形成されている。なお、上記LDD構造のM
OSトランジスタの製造方法は公知の方法を用いることが
できる。なお、駆動用MOSトランジスタのソース領域に
は必ずしも低濃度ｎ型不純物領域は形成しなくてもよ
い。

本実施例によればシリコン基板表面に形成したｎチャ
ネルMOSトランジスタの性能を長期変動を少なくするこ
とができ、スタティック型ランダムアクセスメモリ装置
の誤動作を防止できる。

なお本実施例は他の実施例のシリコン基板上に形成し
た絶縁ゲート型電界効果トランジスタすべてに適用でき
る。

実施例5. 本実施例は、実施例１におけるスタティック型ランダ
ムアクセスメモリセルで、駆動用MOSトランジスタと転
送用MOSトランジスタの配置方法に関するものである。
第15図（Ａ），（Ｂ）は本実施例によるスタティック型
ランダムアクセスメモリセルの平面構造を示す図であ
り、実施例１と同様同図（Ａ）は駆動用および転送用MO
Sトランジスタと接地配線、データ線の部分を示し、同
図（Ｂ）はポリシリコンPMOSトランジスタの部分を示し
ている。同図において、メモリセルのフリップフロップ
回路の記憶ノードを構成している高濃度ｎ型不純物領域
37b,37eには接続孔41a,41bを介して第３層目のポリシリ
コン膜42a,42bが接続されており、該第３層目のポリシ
リコン膜42a,42bはポリシリコンPMOSトランジスタT₆,T₅
のゲート電極としても動作し、さらに駆動用MOSトラン
ジスタT₂,T₁のゲート電極38b,38dにそれぞれ接続孔41c,
41dを介して接続されフリップフロップ回路の交差接続
を形成している。ここで接続孔41aと41cおよび41bと41d
は同一の工程で開口するが、実施例１と同様に接続孔41
aと41bは同一の工程，接続孔41cと41dは別の工程で開口
しても構わない。さらに接続孔41aと41cおよび接続孔41
bと41dはそれぞれ単一の接続孔で開口してもよい。ま
た、駆動用MOSトランジスタT₁,T₂のソース領域となる高
濃度ｎ型不純物領域37c,37fには接続孔39b,39aを介して
第２層目のポリシリコン膜40aが接続されており、さら
に該第２層目のポリシリコン膜40aはメモリ内の接地配
線となっており、各メモリセルの駆動用MOSトランジス
タのソースに接地電位を供給している。

本実施例によれば、駆動用MOSトランジスタのチャネ
ル幅を転送用MOSトランジスタのチャネル幅より十分広
とすることができるため、スタティック型ランダムアク
セスメモリ装置として動作する電源電圧の範囲が広くな
り、電源電圧の低下に対して、メモリが誤動作すること
を防止できる。

実施例6. 本実施例は、実施例５におけるスタティック型ランダ
ムアクセスメモリセルで、メモリセルのフリップフロッ
プ回路の記憶ノードのpn接合面積の低減方法に関するも
のである。第16図は本実施例によるスタティック型ラン
ダムアクセスメモリセルの断面構造を示す図である。同
図において、メモリセルのフリップフロップ回路の記憶
ノードを構成している高濃度ｎ型不純物領域37b下には
シリコン酸化物47が形成されており、高濃度ｎ型不純物
領域37bによって形成されるpn接合部は該高濃度ｎ型不
純物領域37bの側面だけになる。

なお、上記シリコン酸化物47の形成方法は例えば10¹⁸
cm^-2のドーズ量でイオン打込みの飛程がシリコン基板表
面より0.2〜0.3μｍの深さになるように酸素のイオン打
込みを記憶ノードになる部分のみを行ない、窒化雰囲気
中で1100℃,2時間のアニールを行うことにより達成され
る。なお、上記シリコン酸化物47の領域はメモリ領域全
面でもよく、また、メモリ領域と周辺回路領域全面に形
成してもよい。また、上記シリコン酸化物47の形成はMO
Sトランジスタを形成する前に行うとよい。

本実施例によれば、メモリセルのフリップフロップ回
路の記憶ノードのpn接合面積がきわめて小さくなるため
に、α線の照射によって発生するエレクトロン・ホール
ペアの発生量が減少し、ソフトエラー耐性がきわめて高
く、しかも電源電圧の低下に対して誤動作することのな
い高集積、低消費電力のスタティック型ランダムアクセ
スメモリが実現できる。

実施例7. 本実施例は、実施例１におけるスタティック型ランダ
ムアクセスメモリセルで、駆動用MOSトランジスタのゲ
ート電極と、転送用MOSトランジスタのゲート電極を異
なる層内に形成したものに関する。第17図（Ａ），
（Ｂ）は本実施例によるスタティック型ランダムアクセ
スメモリセルの平面構造を示す図であり、第18図は第17
図（Ａ），（Ｂ）の平面構造図に示したＡ−Ａ′の断面
構造を示す図である。第17図および第18図において駆動
MOSトランジスタT₁,T₂のゲート電極49a,49bは第１層目
のポリシリコン膜であり、転送MOSトランジスタT₃,T₄の
ゲート電極50a,50bは第２層目のポリシリコン膜であ
る。また、第３層目のポリシリコン膜は接地配線52aと
なっており、さらに第４層目のｎ型のポリシリコン膜54
a,54bはポリシリコンPMOSトランジスタのゲート電極で
あり、かつゲート電極49a,49bと高濃度ｎ型不純物領域4
8b,48eはそれぞれ接続孔53a,53bにより交差接続されて
いる。さらに、ポリシリコンPMOSトランジスタのトレイ
ン領域56a,56d、およびチャネル領域56b,56e、およびソ
ース領域56c,56fは第５層目のポリシリコン膜であり、
それぞれのドレイン領域56a,56dは第４層目ポリシリコ
ン膜から成る互いに他方のゲート電極54b,54aに接続孔5
5a,55bを介して交差接続されている。また、ポリシリコ
ンPMOSトランジスタのソース領域56c,56fは独立の電源
配線となっている。なお、本実施例のように、ポリシリ
コン膜の層数が多い場合にはメモリセルの段差が増大す
るので、アルミニウム電極58a,58bと高濃度ｎ型不純物
領域48a,48bの接続部にはタングステンプラグを用いる
とよい。また転送用MOSトランジスタのゲート電極には
実施例１で述べた低抵抗材料が好ましい。さらに、本実
施例では駆動用MOSトランジスタのゲート電極を第１層
目ポリシリコン膜で形成し転送用MOSトランジスタのゲ
ート電極を第２層目ポリシリコン膜で形成したが、転送
用MOSトランジスタのゲート電極を第１層目ポリシリコ
ンで形成し、駆動用MOSトランジスタのゲート電極を第
２層目のポリシリコン膜で形成することもできる。

本実施例によれば、転送用MOSトランジスタと駆動用M
OSトランジスタを接近して配置できるため、メモリセル
面積が低減できる。

実施例8. 本実施例は実施例７におけるスタティック型ランダム
アクセスメモリセルで、接地配線の抵抗を低減する方法
に関するものである。第19図（Ａ）および（Ｂ）は本発
明によるスタティック型ランダムアクセスメモリセルの
平面構造を示す図である。同図において、駆動用MOSト
ランジスタT₁,T₂のソース領域となる高濃度ｎ型不純物
領域48c,48fには接続孔51a,51bを介してｎ型の第５層目
ポリシリコン膜61a,61bには接続孔57c,57dを介して第１
層目アルミニウム電極62bが接続されており接地配線と
なっている。一方、データ線は接続孔57a,57b,63a,63
b、第１層目アルミニウム電極62a,62bを介して第２層目
アルミニウム電極64a,64bにより形成されている。ま
た、ポリシリコンPMOSトランジスタのゲート電極54a′,
54b′は第３層目のポリシリコン膜に、ソース領域56
c′,56f′，チャネル領域,56b′,56e′およびドレイン
領域56a′,56d′は第４層目のポリシリコン膜に形成さ
れている。

本実施例によれば接地配線の抵抗が低減できるため、
スタティック型ランダムアクセスメモリ装置の誤動作を
防止することができる。

実施例9. 本実施例は実施例７におけるスタティック型ランダム
アクセスメモリセルで、接地配線の構造に関するもので
ある。第20図は本発明によるスタティック型ランダムア
クセスメモリセルの断面図を示すものである。同図にお
いてｐ型シリコン基板65内にはｎ型ウェル66内にｐ型ウ
ェル22が形成されており、ｐ型ウェル22はｐ型シリコン
基板65とは電気的に分離している。また、ｎ型ウェル66
には接地電位が供給されており、駆動用MOSトランジス
タのソースとなる高濃度ｎ型不純物領域48cは絶縁膜68
で側壁が絶縁された溝内に埋め込まれたｎ型のポリシリ
コン67を介してｎ型ウェル66に接続されている。

本実施例によればメモリセルの段差を低減できるため
ホトリソグラフィによる製造歩留まりが向上する。な
お、メモリセル内のｎ型ウェルの末端には図21の如き周
辺回路に使用しているツインウェルのｎ型ウェル69を用
いるとよい。

なお本実施例で述べた接地配の構造は他の実施例にも
適用できる。

実施例10. 本実施例は、実施例１におけるスタティック形ランダ
ムアクセスメモリセルで、データ線の接続部の構造に関
するものである。第22図は本実施例によるスタティック
型ランダムアクセスメモリセルの断面構造を示す図であ
る。同図において、転送用MOSトランジスタの高濃度ｎ
型不純物領域10eには第２層目ポリシリコン膜13cが接続
されており、さらに該第２層目ポリシリコン膜にはデー
タ線となるアルミニウム電極が接続されている。

本実施例によれば、データ線のアルミニウム電極のた
めの接続孔の深さを残することができ、しかも該接続孔
はゲート電極11d上に配置せしめることができるため、
メモリセルの集積度を上げることができる。

なお、本実施例で述べたアルミニウム配線の方法は他
の実施例にも適用できる。

実施例11. 本実施例は、実施例１におけるスタイティック型ラン
ダムアクセスメモリセルで、データ線の寄生的な容量を
低減する方法に関する。

第23図は本実施例によるスタティック型ランダムアク
セスメモリセルの断面構造を示す図である。同図におい
て、高濃度ｎ型不純物領域10eに接続された第２層目ポ
リシリコン膜13cには第１層目アルミニウム電極20b′が
接続されており、さらにデータ線となる第２層目アルミ
ニウム電極71bが接続されている。

本実施例によればデータ線となる第２層目アルミニウ
ム電極下の層間のシリコン酸化膜70の厚さが厚いため寄
生的な容量が低減でき、メモリ装置の高速動作が可能に
なる。

実施例12. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、ポリシリコンPMOSトランジスタ
の電流駆動能力の増加の方法に関する。第24図は本実施
例によるスタティック型ランダムアクセスメモリセルの
断面構造を示す図である。同図において、ポリシリコン
PMOSトランジスタのチャネル領域72dのポリシリコン膜
の膜厚は１〜30nmの範囲である。この場合、ソース領域
72dは共通の電源電圧供給用の配線となるため、抵抗値
増大による各メモリセルへ供給する電位低下を防止する
ために、ソース領域72dのポリシリコン膜の膜厚は少な
くともチャネル領域72dより厚くなっていた方がよい。
なお、ソース領域72eは２層のポリシリコン膜で形成し
てもよい。さらに第25図に示すようにソース領域のポリ
シリコン膜72eにタングステン等の高融点金属とのシリ
サイド層25を形成してもよい。

本実施例によれば、スタティック型ランダムアクセス
メモリセルのフリップフロップ回路に用いられている相
補型MOSインバータにおいて、ポリシリコンPMOSトラン
ジスタのチャネル部の薄膜化効果により電流駆動能力が
増大するために、メモリセルの動作が安定になり、ステ
ィック型ランダムアクセスメモリ装置の誤動作を防止で
きる。なお本実施例で述べたポリシリコンPMOSトランジ
スタの構造は他の実施例のポリシリコンPMOSトランジス
タすべてに適用できる。

実施例13. 本実施例は実施例12のポリシリコンPMOSトランジスタ
の電流駆動能力を増加する方法で、別の方法に関するも
のである。第26図は本発明によるスタティック型ランダ
ムアクセスメモリセルの断面構造を示す図である。同図
においてポリシリコンPMOSトランジスタのゲート絶縁膜
29はチャネル部で膜厚が他の部分より薄くなっている。
また、上記絶縁膜29の膜厚の薄い部分は５〜10nmとなっ
ている。

本実施例によれば、ポリシリコントランジスタで通常
起こるようなドレイン端で発生するリーク電流を低減し
ながらポリシリコンPMOSトランジスタのゲート絶縁膜の
薄膜化効果により、電流駆動能力を増大できるため、メ
モリの消費電力が小さく、しかも誤動作のないスタティ
ック型ランダムアクセスメモリを提供できる。なお、本
実施例はポリシリコンPMOSトランジスタの構造は他の実
施例のポリシリコンPMOSトランジスタすべてに適用でき
る。

実施例14. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルにおいて、負荷素子に高抵抗ポリシ
リコンを用いたものに関する。第27図は実施例によるス
タティック型ランダムアクセスメモリセルの平面構造を
示す図であり、その等価回路図は第３図に示した等価回
路図と同一である。第27図において、メモリセルへの電
源電圧の供給のための配線はヒ素が添加された第４層目
ポリシリコン膜144eであり、さらにこの第４層目ポリシ
リコン膜144eには高抵抗ポリシリコンとなる第４層目ポ
リシリコン144b,144dが接続されており、第４層目の低
瀬抗ポリシリコン144a,144cおよび接続孔43b,43aを介し
てそれぞれ記憶ノードされている第３層目ポリシリコン
膜142b,142aに接続されており、電源電圧から微小な電
流が各メモリセルの記憶ノードに供給されている。な
お、高抵抗ポリシリコンへの電界効果を低減するために
第３層目と第４層目のポリシリコン膜の膜厚は100nm以
上にすることが好ましい。本実施例によれば、高集積の
スタティック型ランダムアクセスメモリが提供できる。

実施例15. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、記憶ノード部のpn接合の形成方
法に関するものである。第28図は本実施例の記憶ノード
部の製造工程を示す断面図であり、MOSトランジスタの
ゲート電極11c,11dを形成するまでの工程は実施例１と
同様である。ゲート電極11c,11dを加工した後に、記憶
ノード部となる部分にホトレジスト74を形成し、記憶ノ
ード部以外の部分に通常の高濃度ｎ型不純物領域を形成
する工程と同様に10¹⁵cm^-2程度の打込み量でヒ素等のｎ
型不純物イオンのイオン打込みを行ない、ホトレジスト
74を除去した後に900℃の窒素雰囲気中でアニールする
ことにより深さ0.1〜0.2μｍの高濃度ｎ型不純物領域10
a〜10eを形成する［第28図（Ａ）］。次に厚さ200〜400
nmのシリコン酸化膜をLPCVD方により堆積した後、異方
性のドライエッチングによりエッチングし、ゲート電極
11c,11dの側壁にスペーサ絶縁膜25を形成する［第28図
（Ｂ）］。この後、第３層目のポリシリコン膜16bをド
ライエッチングするまでの工程は実施例１の第６図
（Ｃ）から第６図（Ｅ）までの工程と同じであり、第３
層目のポリシリコン膜16bを堆積した後または加工した
後に第３層目のポリシリコン膜16bからｎ型不純がｐ型
ウェル22中に拡散し、高濃度ｎ型不純物領域10d′が形
成できるように所定のアニールをなう［第28図
（Ｃ）］。以降の工程は実施例１の第６図（Ｆ）および
第６図（Ｇ）と同様である。

本実施例によれば、記憶ノード部の高濃度ｎ型不純物
領域10d′はスペーサ絶縁膜25により面積が縮小された
領域から不純物拡散により形成されるため、記憶ノード
部のpn接合面積を縮小でき、スタティック型ランダムア
クセスメモリのソフトエラー耐性を向上させることがで
きる。なお、本実施例で述べた記憶ノード部の形成方法
は他の実施例にも適用できる。

実施例16. 本実施例は本発明によるスタティック型ランダムアク
セスメモリを高性能ワークステーションのキャッシュメ
モリに用いたものである。第29図は本実施例による高性
能ワークステーションのシステム構成図（ブロック図）
である。第29図において、高性能ワークステーションの
メインメモリには大容量のダイナミック型ランダムアク
セスメモリ（DRAM）が用いられており、キャッシュメモ
リには本発明による高速のスタティック型ランダムアク
セスメモリ（SRAM）が用いられている。

本実施例によれば、大容量のメインメモリを直接アク
セスせずに高速のキャッシュメモリによりデータのアク
セスを行うためきわめて高速動作可能となる。なお、本
実施例はキャッシュメモリへ応用した場合であるが、メ
インメモリに応用することもできる。さらに、高性能ワ
ークステーションに限らず、大型コンピュータのキャッ
シュメモや汎用コンピュータのメインメモリ、さらには
本発明によるスタティック型ランダムアクセスメモリの
超低消費電力性を生かしてバッテリー動作が可能なパー
ソナルコンピュータやメモリカードなどのハンディー機
器のメモリにも応用できる。

実施例7. 本実施例は、実施例６におけるスタティック型ランダ
ムアクセスメモリセルで、メモリセルのフリップフロッ
プ回路の記憶ノードのpn接合面積の低減方法で、別の方
法に関するものである。第30図は本実施例におけるスタ
ティック型ランダムアクセスメモリセルの断面図を示す
図である。同図において、記憶ノードのpn接合となる高
濃度ｎ型不純物領域37bは厚いフィールド酸化膜23′に
より分離され、pn接合の面積が縮小されている。また、
上記フィールド酸化膜23′により分離された高濃度ｎ型
不純物領域37bはポリシリコンPMOSトランジスタのゲー
ト電極42aにより接続されている。

本実施例によれば、製造工程を簡単にすることがで
き、製造コストが低減できる。

〔発明の効果〕

本発明によれば、スタティック型ランダムアクセスメ
モリセルにおいて、フリップフロップ回路の記憶ノード
のpn接合の面積が自己整合的に微細化されており、しか
も記憶ノードに積層形の容量素子が付加され、さらにフ
リップフロップ回路を積層構造の相補形のインバータで
構成することができ、さらにフリップフロップ回路の交
差接続部を自己整合的に接続できるため、きわめて微小
なメモリセル面積でα線の照射や電源電圧の低下に対し
て誤動作がなくしかも高速動作が可能な半導体記憶装置
を提供できる。

【図面の簡単な説明】

第１図（Ａ），（Ｂ），（Ｃ），第８図，第12図，第15
図，第17図，第19図，第27図は本発明の一実施例の平面
図、第１図（Ｄ），第11図は本発明の一実施例の等価回
路図，第２図，第６図，第７図，第９図，第10図，第13
図，第14図，第16図，第18図，第20図，第21図，第22
図，第23図，第24図，第25図，第26図，第28図，第30図
は本発明の一実施例の断面図、第３図は従来技術の等価
回路図、第４図，第５図は従来技術の平面図、第29図は
本発明の本発明の一実施例を示すブロック図である。 1,1′……データ線、２……ワード線、3a,3b,3c,3d,3e,
3f,3g,3g′,10c′,10d′,37a,37b,37c,37d,48a,48b,48
c,48d,48e,48f……高濃度ｎ型不純物領域、4a,4b,4c,6
a,6b,8a,8b,12a,14,14a,14a′,14b,14b′,15a,15a′15
b,15b′17a,17b,19a,19b,33a,33b,39a,39b,41a,41b,41
c,41d,43a,43b,45a,45b,51a,51b,53a,55a,55b,57a,57b,
57c,57d,63a,63b……接続孔、5a,5b,5c,5d,5d′,5e,5
e′,11,11a,11b,11c,11d,38a,38b,38c,38d,49a,49b……
ゲート電極（第１層目ポリシリコン膜）、7a,7b,7e……
第２層目低抵抗ポリシリコン膜、7c,7d……第２層目高
抵抗ポリシリコン膜、9a,9b,20a,20b,46a,46b,58a,58b
……データ線（第１層目アルミニウム電極）、20b′,62
a,62b,62c……第１層目アルミニウム電極、13a,13b,40a
……接地配線（第２層目ポリシリコン膜）、16a,16b,42
a,42b,54′a,54b′……ポリシリコンPMOSゲート電極兼
インターコネクション（第３層目ポリシリコン膜）、18
a,18b,44a,44c,56a′,56d′……ポリシリコンPMOSドレ
イン領域（第４層目ポリシリコン膜）、18c,18d,44b,44
d,56b′,56e′,72d……ポリシリコンPMOSチャネル領域
（第４層目ポリシリコン膜）、18e,44e,56c′,56f′,72
e……ポリシリコンPMOSソース領域（第４層目ポリシリ
コン膜）、21……ｎ型シリコン基板、22……ｐ型ウェ
ル、23,23′……フィールド酸化膜、24,24′……ゲート
酸化膜、25,25′……スペーサ絶縁膜、26,26′,31,68…
…絶縁膜、27,28,30,59,70……シリコン酸化膜、29,2
9′……ポリシリコンPMOSゲート絶縁膜、32a,32b……ポ
リシリコンPMOSゲート電極兼インターコネクション（第
２層目ポリシリコン膜）、34a,34b……ポリシリコンPMO
Sドレイン領域（第３層目ポリシリコン膜）、34c,34d…
…ポリシリコンPMOSチャネル領域（第３層目ポリシリコ
ン膜）、34e……ポリシリコンPMOSソース領域（第３層
目ポリシリコン膜）、35……シリサイド層、36……低濃
度ｎ型不純物領域、47……シリコン酸化物、50a,50b…
…ゲート電極（第２層目ポリシリコン膜）、52a……接
地配線（第３層目ポリシリコン膜）、54a,54b……ポリ
シリコンPMOSゲート電極（第４層目ポリシリコン膜）、
56a,56d……ポリシリコンPMOSドレイン領域（第５層目
ポリシリコン膜）、56b,56e……ポリシリコンPMOSチャ
ネル領域（第５層目ポリシリコン膜）、56c,56f……ポ
リシリコンPMOSソース領域（第５層目ポリシリコン
膜）、60……タングステンプラグ、61a,61b……第５層
目ｎ型ポリシリコン膜、64a,64b,71b……第２層目アル
ミニウム電極（データ線）、65……ｐ型シリコン基板、
66……ｎ型ウェル、67……ｎ型埋込みポリシリコン、69
……ツインウェルのｎ型ウェル、13c……第２層目ｎ型
ポリシリコン膜、73……シリサイド膜、142a,142b……
第３層目ｎ型ポリシリコン膜、144a,144c……第４層目
ｎ型低抵抗ポリシリコン膜、144b,144d……第４層目高
抵抗ポリシリコン膜、 144e……電源配線（第４層目ポリシリコン膜）。 10……活性領域、74……ホトレジスト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石橋孝一郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者佐々木勝朗東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者武田英次東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献米国特許4679171（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/11,21/8244

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体に駆動用の一対の第１の絶縁ゲ
ート型電界効果トランジスタと、そのゲートがワード線
に繋がる転送用の一対の第２の絶縁ゲート型電界効果ト
ランジスタとを有するフリップフロップ回路を含むスタ
ティックランダムアクセスメモリセルを用いた半導体記
憶装置であって、上記セルにおける上記ワード線は一対
のワード線で構成され、それらワード線は半導体基体主
面上において互いに離間して第１方向に沿って延在し、
上記第１の絶縁ゲート型電界効果トランジスタのゲート
の長手方向は上記一対のワード線間の半導体基体主面上
において上記第１方向に沿って延在して成ることを特徴
とする半導体記憶装置。
【請求項２】上記フリップフロップ回路は上記第１およ
び第２の絶縁ゲート型電界効果トランジスタの少なくと
も１個の上に第１の絶縁膜を介して第２の導電型の第３
の絶縁ゲート型電界効果トランジスタが２個形成されて
成ることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
【請求項３】半導体基体に駆動用の一対の第１の絶縁ゲ
ート型電界効果トランジスタと、転送用の一対の第２の
絶縁ゲート型電界効果トランジスタを有するフリップフ
ロップ回路を含むスタティックランダムアクセスメモリ
セルを用いた半導体記憶装置において、上記フリップフ
ロップ回路の記憶ノードは第１の絶縁ゲート型電界効果
トランジスタのゲート電極と第２の絶縁ゲート型電界効
果トランジスタのゲート電極に挾まれた領域に形成され
たpn接合部を有し、該pn接合部の面積が第１または第２
の絶縁ゲート型電界効果トランジスタのチャネル部の面
積より小さく、上記一対の第１の絶縁ゲート型電界効果
トランジスタのうちの一方の絶縁ゲート型電界効果トラ
ンジスタのゲート電極と他方の絶縁ゲート型電界効果ト
ランジスタのドレイン領域、および一方の絶縁ゲート型
電界効果トランジスタのドレイン領域と他方の絶縁ゲー
ト型電界効果トランジスタのゲート電極はそれぞれ第１
および第２の導電膜により互いに電気的に交差接続され
ていることを特徴とする半導体記憶装置。
【請求項４】上記フリップフロップ回路は上記第１およ
び第２の絶縁ゲート型電界効果トランジスタの少なくと
も１個の上に第１の絶縁膜を介して第２の導電型の第３
の絶縁ゲート型電界効果トランジスタが２個形成されて
成る一対の積層構造の相補形絶縁ゲート型電界効果トラ
ンジスタから成り、該第３の絶縁ゲート型電界効果トラ
ンジスタのゲート電極は上記第１および第２の導電膜の
少なくとも一部から成ることを特徴とする特許請求の範
囲第３項記載の半導体記憶装置。
【請求項５】上記第１および第２の導電膜は上記第１お
よび第２の絶縁ゲート型電界効果トランジスタのゲート
電極とは接続孔のマスク合わせずれが生じでもそれぞれ
が短絡しないように自己整合的に絶縁されており、上記
フリップフロップ回路のそれぞれの記憶ノードのpn接合
部に電気的に接続されていることを特徴とする特許請求
の範囲第３項記載の半導体記憶装置。
【請求項６】上記第２の絶縁ゲート型電界効果トランジ
スタの活性領域の一部は上記第１または第２の導電膜に
より上記フリップフロップ回路の記憶ノードに接続され
ていることを特徴とする特許請求の範囲第３項記載の半
導体記憶装置。
【請求項７】上記第１および第２の導電膜は第１導電型
の不純物が添加されたポリシリコン膜であることを特徴
とする特許請求の範囲第３項記載の半導体記憶装置。
【請求項８】上記pn接合部は第１または第２の導電膜か
ら第１導電型の不純物が拡散することにより形成される
ことを特徴とする特許請求の範囲第３項記載の半導体記
憶装置の製造方法。
【請求項９】上記第１および第２の導電膜は第２の絶縁
膜を介して第３の導電膜より上層に形成されており、該
第３の導電膜は一定の電位に固定されたプレート電極で
あり、第１の導電膜と第２の絶縁膜と第３の導電膜の少
なくとも一部で第１の容量素子が形成されており、さら
に第２の導電膜と第２の絶縁膜と第３の導電膜の少なく
とも１部で第２の容量素子が形成されており、該第１お
よび第２の容量素子はスタティック型ランダムアクセス
メモリセルのフリップフロップ回路の記憶ノードに電気
的に接続されていることを特徴とする特許請求の範囲第
３項記載の半導体記憶装置。
【請求項１０】上記第１および第２の導電膜は同一の層
のポリシリコン層内に形成されていることを特徴とする
特許請求の範囲第３項記載の半導体記憶装置。
【請求項１１】上記第１および第２の導電膜上の少なく
とも一部には第４の絶縁膜を介して第３の絶縁ゲート型
電界効果トランジスタのチャネル領域が形成されてお
り、該第３の絶縁ゲート型電界効果トランジスタはそれ
ぞれドレイン領域が互いのゲート電極に交差接続されて
いることを特徴とする特許請求の範囲第３項記載の半導
体記憶装置。
【請求項１２】上記フリップフロップ回路の２個の記憶
ノードにはそれぞれ２個の高抵抗素子の一端が接続され
ており、該高抵抗素子の他端は固定電位の配線に接続さ
れていることを特徴とする特許請求の範囲第３項記載の
半導体記憶装置。
【請求項１３】上記第１ならびに第２の導電膜の一部に
高抵抗が設けられていることを特徴とする特許請求の範
囲第３項記載の半導体記憶装置。
【請求項１４】上記第３の絶縁ゲート型電界効果トラン
ジスタのチャネル部の膜厚が１〜30nmの範囲であること
を特徴とする特許請求の範囲第４項記載の半導体記憶装
置。
【請求項１５】上記第３の絶縁ゲート型電界効果トラン
ジスタのゲート絶縁膜の少なくとも一部が他の部分より
薄いことを特徴とする特許請求の範囲第４項記載の半導
体記憶装置。
【請求項１６】上記第３の絶縁ゲート型電界効果トラン
ジスタのソース領域にシリサイド層を含むことを特徴と
する特許請求の範囲第４項記載の半導体記憶装置。
【請求項１７】半導体基体に駆動用の一対の第１の絶縁
ゲート型電界効果トランジスタと、そのゲートがワード
線に繋がる転送用の一対の第２の絶縁ゲート型電界効果
トランジスタとを有するフリップフロップ回路を含むス
タティックランダムアクセスメモリセルが構成されてい
る半導体集積回路装置であって、上記セルにおける上記
転送用の一対の第２の絶縁ゲート型電界効果トランジス
タのそれぞれのゲートは互いに分離独立し、かつ半導体
基体主面上において互いに離間して第１方向に沿って延
在し、上記一対の第１の絶縁ゲート型電界効果トランジ
スタのそれぞれのゲートの長手方向は半導体基体主面上
において上記第１方向に沿って延在して成ることを特徴
とする半導体集積回路装置。