KR0180715B1 - 반도체집적회로장치 - Google Patents

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KR0180715B1
KR0180715B1 KR1019980038186A KR19980038186A KR0180715B1 KR 0180715 B1 KR0180715 B1 KR 0180715B1 KR 1019980038186 A KR1019980038186 A KR 1019980038186A KR 19980038186 A KR19980038186 A KR 19980038186A KR 0180715 B1 KR0180715 B1 KR 0180715B1
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도시아키 야마나카
나오타카 하시모토
다카시 하시모토
아키히로 시미즈
고이치로 이시바시
가츠로 사사키
가츠히로 시모히가시
에이지 다케다
요시오 사카이
다카시 니시다
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히다치세사쿠쇼(주)
히다치초엘에스아이 엔지니어링(주)
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Abstract

반도체집적회로장치에 관한 것으로서, 소요면적이 매우 작고 또 소프트에러내성이 높아 안정된 메모리셀동작이 가능한 스테이틱형 랜덤액세스 메모리셀을 포함하는 반도체집적회로장치를 제공하기 위해, 제1의 전송용 MISFET, 제2의 전송용 MISFET, 제1의 인버터회로 및 제2의 인버터회로를 갖고, 메모리셀을 구비한 반도체집적회로장치로서, 제1의 워드선과 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고, 제1 및 제2의 구동용 MISFET는 제1의 워드선과 제2의 워드선 사이에 배치되고, 제1의 절연막은 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고, 제1의 배선과 제2의 배선은 제1의 절연막상을 서로 제1의 방향으로 연장하고, 제1 및 제2의 부하소자는 제1의 절연막상에 형성됨과 동시에 제1의 배선과 제2의 배선 사이에 배치되는 구성으로 하였다.
이와 같이 하는 것에 의해, 고집적화에 최적의 스테이틱형 랜덤 액세스 메모리셀을 갖는 반도체집적회로장치를 제공할 수 있다는 등의 효과가 얻어진다.

Description

반도체집적회로장치
본 발명은 반도체집적회로장치에 관한 것으로서, 특히 고집적, 초저소비전력이고, 또 소프트에러내성이 높은 스테이틱형 RAM(Static Random Access Memory)장치 및 그 제조방법에 관한 것이다.
절연게이트형 전계효과 트랜지스터(IGFET, 이하 단지 MOS트랜지스터라 한다)를 사용한 종래의 고집적 스테이틱형 랜덤액세스 메모리셀은 도 3의 등가회로도에 도시한 바와 같이, 2개의 구동용 MOS 트랜지스터(T1, T2)을 교차 접속해서 이루어지는 플립플롭회로, 이 플립플롭회로의 2개의 기억노드N1, N2에 접속되어 있는 정보를 유지하기 위해 미소한 전류를 기억노드N1, N2에 공급하기 위한 고저항소자R1, R2및 상기 기억노드N1, N2에 접속되어 있는 정보를 라이트 및 리드하기 위한 전송용 MOS 트랜지스터T3, T4로 구성되어 있으며, 플립플롭회로에는 전원전압Vcc와 접지전위가 공급되고 있고, 전송용 MOS 트랜지스터에는 데이터선(1), (1′)가 접속되어 있고, 공통게이트는 워드선(2)로 되어 있다. 이와 같은 스테이틱형 랜덤액세스 메모리셀의 동작은 잘 알려져 있는 바와 같이, 워드선을 활성화하여 전송용 MOS 트랜지스터를 거쳐서 데이터선에서 고(High) 또는 저(Low)의 정보를 기억노드N1, N2에 기억시키거나 또는 반대로 기억노드의 상태를 리드한다.
도 4는 상기의 스테이틱형 랜덤액세스 메모리셀의 종래기술의 평면도를 도시한 것으로서, 예를 들면 닛케이 일렉트로닉스지 1984년 5월21호의 pp. 181∼199에 기재되어 있다. 이하, 도 4를 사용해서 종래의 기술에 대해서 더 상세히 기술한다.
도 4에 있어서, 게이트전극(5b), (5c)는 구동용 MOS 트랜지스터T1, T2의 게이트전극이고, 게이트전극(5a)는 전송용 MOS 트랜지스터T3, T4의 공통게이트전극이다. 구동용 MOS 트랜지스터T1의 드레인으로 되는 고농도의 n형 불순물영역(3d)는 전송용 MOS 트랜지스터T3의 n형 불순물영역과 공통이고, 또 구동용 MOS 트랜지스터T2의 드레인으로 되는 고농도 n형 불순물영역(3e)는 게이트전극(5b)에 의해 전송용 MOS 트랜지스터T4의 n형 불순물영역(3c)와 전기적으로 접속되어 있고, 이 구동용 MOS 트랜지스터T2의 게이트전극(5c)는 전송용 MOS 트랜지스터T3과 구동용 MOS 트랜지스터T1의 공통의 n형 불순물영역(3d)에 전기적으로 접속되어 있어 스테이틱형 랜덤액세스 메모리셀의 플립플롭회로의 교차접속을 달성하고 있다.
또, 게이트전극(5b), (5c)에는 접속구멍(6a), (6b)가 개구(open)되어 있고, 고저항 폴리실리콘막(7c), (7d)가 저저항 폴리실리콘막(7a), (7b)를 거쳐서 게이트전극(5b), (5c)에 접속되어 있다. 또, 저저항 폴리실리콘막(7e)는 고저항 폴리실리콘막에 연결되는 공통의 전원배선으로 되어 있다.
또, 알루미늄전극(9a), (9b)는 메모리셀내의 2개의 데이타선으로서 접속구멍(8a), (8b)를 거쳐서 전송용 MOS 트랜지스터T4, T3의 고농도의 n형 불순물영역(3a), (3b)에 전기적으로 접속되어 있다.
본 발명자들은 상기 종래기술을 검토한 결과 다음과 같은 문제점을 발견하였다.
메모리칩의 봉지에 사용하는 수지 등의 재료나 알루미늄 등의 배선재료중에 미량 함유되어 있는 우라늄(U)이나 토륨(Th)이 붕괴될 때 발생하는 α선이 메모리셀내의 고상태에 있는 기억노드부에 입사되면, α선의 방출범위에 따라서 전자-정공쌍이 발생하고, 공핍층내에서 전계에 의해 기억노드로 끌어 당겨져서 기억노드의 전위를 변동시키고, 그 결과 전위변동이 플립플롭의 반전에 충분한 값이면 메모리의 정보가 파괴된다. 이것이 소프트에러라는 현상으로서 기억노드의 축적전하량을 크게 하거나 기억노드부에 형성되어 있는 pn접합의 면적을 저감하여 수집전하량(collect charge)을 작게 하면 상기 소프트에러를 저감시킬 수 있다. 그러나, 종래의 메모리셀구조에서 기억노드부의 pn접합의 면적을 작게 하기 위해서는 다음과 같은 문제가 있었다.
[1] 예를 들어 도 4의 구동용 MOS 트랜지스터T1의 드레인영역으로 이루어지는 기억노드에 대해서 설명하면, 접속구멍(4b)와 게이트전극(5a), (5b) 사이에는 마스크맞춤 어긋남 등에 의해 이들이 겹치지 않도록 미리 여유를 둘 필요가 있고, 또 고농도 n형 불순물영역(3d)를 사이에 배치하는 게이트전극(5a)와 (5b)의 거리는 그들 게이트전극(5a), (5b)와 동일 레벨의 층(동일층)의 게이트전극(5c)를 고농도 n형 불순물영역(3d)에 접속해야 하므로, 그들의 접속영역을 확보할 필요가 있다. 그 때문에, 전송용 MOS 트랜지스터T3의 게이트전극(5a)와 구동용 MOS 트랜지스터T1의 게이트전극(5b)의 거리를 가공할 수 있는 최소치수까지 축소할 수 없어 메모리셀의 기억노드부의 pn접합의 면적저감의 장해로 되었다.
[2] 전원전압을 저하시킨 경우에 메모리셀을 안정하게 동작시키기 위해서는 구동용 MOS 트랜지스터와 전송용 MOS 트랜지스터의 전류구동능력의 비를 3이상으로 하면 효과적이라는 것이 알려져 있고, 이 때문에 종래의 고저항 폴리실리콘을 저항소자로서 사용한 고저항 부하형의 스테이틱형 랜덤 액세스 메모리셀에서는 구동용 MOS 트랜지스터의 채널폭을 전송용 MOS 트랜지스터의 채널폭의 3배이상 크게 하였다. 그러나, 전송용 MOS 트랜지스터와 구동용 MOS 트랜지스터를 도 5a와 같이 접근해서 배치시키면, 채널폭이 변화하고 있는 위치로부터의 각각의 게이트전극(5d), (5e)까지의 거리a, b가 짧아져서 마스크의 위치맞춤 어긋남에 의해 전송용 및 구동용 각각의 MOS 트랜지스터의 채널폭w1, w2가 변화해 버리므로, 메모리셀 동작의 안정성이 열화된다. 특히, 상기 채널폭의 비가 큰 경우나 광에 의한 포토리도그래피 기술을 사용한 경우, 실제패턴은 도 5b와 같이 애매(각이 깍여 둥그스름해지는 것)하게 되어 상기 안정성 열화의 문제는 더욱 현저하게 된다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위해 이루어진 것으로서, 소요면적이 매우 작고 또 소프트에러내성이 높아 안정된 메모리셀동작이 가능한 스테이틱형 랜덤액세스 메모리셀을 포함하는 반도체집적회로장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
도 1a, 도 1b, 도 1c는 본 발명의 실시예의 평면도,
도 1d는 본 발명의 다른 실시예의 등가회로도,
도 2는 본 발명의 다른 실시예의 단면도,
도 3은 종래기술의 문제점을 설명하기 위한 등가회로도,
도 4 및 도 5는 종래기술의 문제점을 설명하기 위한 평면도,
도 6 및 도 7은 본 발명의 다른 실시예의 단면도,
도 8은 본 발명의 실시예의 평면도,
도 9 및 도 10은 본 발명의 다른 실시예의 단면도,
도 11은 본 발명의 다른 실시예의 등가회로도,
도 12는 본 발명의 실시예의 평면도,
도 13 및 도 14는 본 발명의 다른 실시예의 단면도,
도 15는 본 발명의 실시예의 평면도,
도 16은 본 발명의 다른 실시예의 단면도,
도 17은 본 발명의 실시예의 평면도,
도 18은 본 발명의 다른 실시예의 단면도,
도 19는 본 발명의 실시예의 평면도,
도 20∼도 26은 본 발명의 다른 실시예의 단면도,
도 27은 본 발명의 실시예의 평면도,
도 28은 본 발명의 다른 실시예의 단면도,
도 29는 본 발명의 다른 실시예를 도시한 블럭도.
도 30은 본 발명의 다른 실시예의 단면도,
도 31a는 본 발명의 다른 실시예의 반도체기억장치의 평면도,
도 31b는 도 31a의 부분평면도,
도 31c 및 도 31d는 각각 도 31a 및 도 31b의 A-A′선, B-B′선에 있어서의 단면도,
도 32, 도 33 및 도 34는 본 발명의 다른 실시예의 반도체기억장치의 제조공정도,
도 35 및 도 36은 본 발명의 또 다른 실시예의 반도체기억장치의 평면도,
도 37은 도 36에 도시한 반도체기억장치의 등가회로도.
본 출원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명은 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1의 구동용 MISFET와 제1의 부하소자를 직렬 접속해서 이루어지는 제1의 인버터회로 및 제2의 구동용 MISFET와 제2의 부하소자를 직렬 접속해서 이루어지는 제2의 인버터회로를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비한 반도체집적회로장치로서, 상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고, 상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고, 제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고, 제1의 배선과 제2의 배선은 상기 제1의 절연막상을 서로 상기 제1의 방향으로 연장하고, 상기 제1의 배선은 상기 제1의 워드선 또는 제2의 워드선 중의 한쪽에 근접해서 마련되고, 또한 상기 제2의 배선은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽에 근접해서 마련되고, 상기 제1 및 제2의 부하소자는 상기 제1의 절연막상에 형성됨과 동시에 상기 제1의 배선과 제2의 배선 사이에 배치되고, 상기 제1의 부하소자는 그의 한쪽끝이 상기 제1의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제2의 부하소자는 그의 한쪽끝이 상기 제2의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 제1의 부하소자는 제1의 부하용 MISFET로 구성되고, 상기 제2의 부하소자는 제2의 부하용 MISFET로 구성되고, 상기 제1의 부하용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제1의 부하용 MISFET의 소스영역과 상기 제1의 배선은 서로 전기적으로 접속되고, 상기 제2의 부하용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 부하용 MISFET의 소스영역과 상기 제2의 배선은 서로 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 제1의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제1의 규소막내에 형성되고, 상기 제2의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제2의 규소막내에 형성되는 것을 특징으로 한다.
또, 상기 제1의 규소막은 상기 제1의 배선과 일체로 형성되고, 상기 제2의 규소막은 상기 제2의 배선과 일체로 형성되는 것을 특징으로 한다.
또, 상기 제1의 배선은 상기 제2의 워드선에 근접해서 마련되고, 상기 제2의 배선은 상기 제1의 워드선에 근접해서 마련되는 것을 특징으로 한다.
또, 본 발명은 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1 및 제2의 구동용 MISFET, 상기 제1의 구동용 MISFET와 전원선 사이에 전기적으로 접속된 제1의 부하소자 및 상기 제2의 구동용 MISFET와 상기 전원선 사이에 전기적으로 접속된 제2의 부하소자를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비한 반도체집적회로장치로서, 상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고, 상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고, 제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고, 상기 전원선은 상기 제1의 절연막상에 형성되고, 상기 제1 및 제2의 부하소자는 상기 제1의 워드선과 제2의 워드선 사이에 있어서 상기 제1의 절연막상에 형성되고, 상기 제1의 부하소자의 한쪽끝은 상기 제1의 워드선 또는 상기 제2의 워드선 중의 한쪽의 근방에 있어서 상기 전원선에 전기적으로 접속되고, 상기 제1의 부하소자의 다른쪽끝은 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제2의 부하소자의 한쪽끝은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽의 근방에 있어서 상기 전원선에 전기적으로 접속되고, 상기 제2의 부하소자의 다른쪽끝은 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 제1의 부하소자는 제1의 부하용 MISFET로 구성되고, 상기 제2의 부하소자는 제2의 부하용 MISFET로 구성되고, 상기 제1의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제1의 규소막내에 형성되고, 상기 제2의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제2의 규소막내에 형성되고, 상기 제1의 부하용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 부하용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고, 상기 제1 및 제2의 부하용 MISFET의 소스영역은 상기 전원선에 전기적으로 접속되는 것을 특징으로 한다.
또, 본 발명은 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1의 구동용 MISFET와 제1의 부하소자를 직렬 접속해서 이루어지는 제1의 인버터회로 및 제2의 구동용 MISFET와 제2의 부하소자를 직렬 접속해서 이루어지는 제2의 인버터회로를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비하고, 상기 메모리셀은 전원선과 접지선 사이에 전기적으로 접속되어 이루어지는 반도체집적회로장치로서, 상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고, 상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고, 제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고, 상기 전원선은 제1의 배선과 제2의 배선으로 구성되고, 그들 제1의 배선과 제2의 배선은 상기 제1의 절연막상을 서로 상기 제1의 방향으로 연장하고, 상기 제1의 배선은 상기 제1의 워드선 또는 제2의 워드선 중의 한쪽에 근접해서 마련되고, 또한 상기 제2의 배선은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽에 근접해서 마련되고, 상기 제1 및 제2의 부하소자는 상기 제1의 절연막상에 형성됨과 동시에 상기 제1의 배선과 제2의 배선 사이에 배치되고, 상기 제1의 부하소자는 그의 한쪽끝이 상기 제1의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고, 상기 제2의 부하소자는 그의 한쪽끝이 상기 제2의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 것을 특징으로 한다.
또, 상기 접지선은 굴곡배치를 이루고 있는 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 사용해서 상세히 설명한다. 실시예1∼17은 본 발명의 기본적인 실시예를 나타내고, 또 실시예18∼22는 비대칭 MOS 트랜지스터를 응용한 실시예를 나타내고 있다.
따라서, 실시예18∼22는 실시예1∼17과 조합하는 것을 전제로 하고 있다.
이하의 설명 중, 도1a∼도 30에 있어서 사용되고 있는 부호중, (1), (1′)는 데이타선, (2)는 워드선, (3a)∼(3g), (3g′), (10c′), (10d′), (37a)∼(37d), (48a)∼(48f)는 고농도의 n형 불순물영역, (4a)∼(4c), (6a), (6b), (8a), (8b), (12a), (14), (14a), (14a′), (14b), (14b′), (15a), (15a′), (15b), (15b′), (17a), (17b), (19a), (19b), (33a), (33b), (39a), (39b), (41a)∼(41d), (43a), (43b), (45a), (45b), (51a), (51b), (53a), (55a), (55b), (57a)∼(57d), (63a), (63b)는 접속구멍, (5a)∼(5d), (5d′), (5e), (5e′), (11), (11a)∼(11d), (38a)∼(38d), (49a), (49b)는 게이트전극(제1층째의 폴리실리콘막), (7a) (7b), (7e)는 제2층째의 저저항 폴리실리콘막, (7c), (7d)는 제2층째의 고저항 폴리실리콘막, (9a), (9b), (20a), (20b), (46a), (46b), (58a), (58b)는 데이타선(제1층째의 알루미늄전극), (20b′), (62a)∼(62c)는 제1층째의 알루미늄전극, (13a), (13b), (40a)는 접지배선(제2층째의 폴리실리콘막), (16a), (16b), (42a), (42b), (54a′), (54b′)는 폴리실리콘 PMOS 게이트전극겸 인터커넥션(제3층째의 폴리실리콘막), (18a), (18b), (44a), (44c), (56a′), (56d′)는 폴리실리콘 PMOS 드레인영역(제4층째의 폴리실리콘막), (18c), (18d), (44b), (44d), (56b′), (56e′), (72d)는 폴리실리콘 PMOS 채널영역(제4층째의 폴리실리콘막), (18e), (44e), (56c′), (56f′), (72e)는 폴리실리콘 PMOS 소스영역(제4층째의 폴리실리콘막), (21)은 n형 실리콘기판, (22)는 p형 웰, (23), (23′)는 필드산화막, (24), (24′)는 게이트산화막, (25), (25′)는 스페이서 절연막, (26), (26′), (31), (68)은 절연막, (27), (28), (30), (59), (70)은 실리콘산화막, (29), (29′)는 폴리실리콘 PMOS 게이트절연막, (32a), (32b)는 폴리실리콘 PMOS 게이트전극 겸 인터커넥션(제2층째의 폴리실리콘막), (34a), (34b)는 폴리실리콘 PMOS 드레인영역(제3층째의 폴리실리콘막), (34c), (34d)는 폴리실리콘 PMOS 채널영역(제3층째의 폴리실리콘막), (34e)는 폴리실리콘 PMOS 소스영역(제3층째의 폴리실리콘막), (35)는 실리사이드층, (36)은 저농도 n형 불순물영역, (47)은 실리콘산화물, (50a), (50b)는 게이트전극(제2층째의 폴리실리콘막), (52a)는 접지배선(제3층째의 폴리실리콘막), (54a), (54b)는 폴리실리콘 PMOS 게이트전극(제4층째의 폴리실리콘막), (56a), (56d)는 폴리실리콘 PMOS 드레인영역(제5층째의 폴리실리콘막), (56b), (56e)는 폴리실리콘 PMOS 채널영역(제5층째의 폴리실리콘막), (56c), (56f) 폴리실리콘 PMOS 소스영역(제5층째의 폴리실리콘막), (60)은 텅스텐플러그, (61a), (61b)는 제5층째의 n형 폴리실리콘막, (64a), (64b), (71b)는 제2층째의 알루미늄전극(데이타선), (65)는 p형 실리콘기판, (66)은 n형 웰, (67)은 n형 매립 폴리실리콘, (69)는 이중웰의 n형 웰, (13c)는 제2층째의 n형 폴리실리콘막, (73)은 실리사이드막, (142a), (142b)는 제3층째의 n형 폴리실리콘막, (144a), (144c)는 제4층째의 n형 저저항 폴리실리콘막, (144b), (144d)는 제4층째의 고저항 폴리실리콘막, (144e)는 전원배선(제4층째의 폴리실리콘막), (10)은 활성영역, (74)는 포토레지스트를 각각 나타내고 있다.
실시예1
도 1a, 도 1b, 도 1c는 본 발명에 의한 스테이틱형 랜덤액세스 메모리셀의 평면도로서, 도 1a는 9비트분의 메모리셀의 평면도의 활성영역(10), 게이트전극(11), 접속구멍(14)의 부분을 도시한 것이고, 게이트전극(11) 이외의 활성영역(10)은 고농도 n형 불순물영역으로 되어 있으며, 도 1b, 도 1c는 도 1a의 1비트셀의 부분을 상세히 도시한 것이고, 도 1d는 그 등가회로도이다. 또, 도 1b, 도 1c의 A-A′선의 단면구조를 도 2에 도시하였다. 본 실시예는 적층형의 상보형 MOS 트랜지스터를 사용한 1쌍의 인버터로 이루어지는 플립플롭회로를 포함하는 스테이틱형 RAM으로서 실리콘기판상의 구동용 MOS 트랜지스터와 전송용 MOS 트랜지스터를 접근해서 배치시키고 이것에 의해 기억노드의 pn접합의 면적을 축소하고, 제2층째의 폴리실리콘막으로 플립플롭회로의 교차접속을 달성하고, 또 제2층째의 폴리실리콘막을 적층형의 PMOS 트랜지스터의 게이트전극으로 사용한 것이다.
도 1b는 n채널 구동용 MOS 트랜지스터 및 전송용 MOS 트랜지스터 및 접지배선과 워드선과 데이타선의 부분을 도시한 평면도이고, 도 1c는 p채널 MOS 트랜지스터의 부분을 나타내고 있다. 도 1b, 도 1c 및 도 2에 있어서 n채널 구동용 MOS 트랜지스터(T1, T2) 및 n채널 전송용 MOS 트랜지스터(T3, T4)는 n형 실리콘기판(21)내에 형성된 p형 웰(p형 불순물의 섬영역)(22)내에 형성되어 있고, 각각의 게이트전극(11a)∼(11d)는 모두 n형 불순물이 첨가된 제1층째의 폴리실리콘막이다. 여기서, 구동용 MOS 트랜지스터T1과 전송용 MOS 트랜지스터T3및 구동용 MOS 트랜지스터T2와 전송용 MOS 트랜지스터T4는 각각 고농도 n형 불순물영역(10b), (10d)를 공용하고 있고, 도 1d에 도시되어 있는 메모리셀의 기억노드N1, N2를 형성하고 있다. 여기서, 상기 고농도 n형 불순물영역(10b)는 게이트전극(11a)와 (11b)를 접근시켜 배치하는 것에 의해 자기정합적으로 pn접합면적이 축소되어 있고, 또 상기 고농도 n형 불순물영역(10d)에 대해서도 마찬가지로 자기정합적으로 pn접합면적이 축소되어 있다. 또, 상기 게이트전극(11a)∼(11d)의 상부에는 절연막(26)이 형성되어 있고, 또 측벽에는 스페이서절연막(25)가 형성되어 있고, n형 불순물이 첨가된 제3층째의 폴리실리콘막(16a), (16b)와 상기 고농도의 n형 불순물영역(10b), (10d)는 실리콘산화막(27), (28)에 개구된 접속구멍(14a), (14b)에 의해 게이트전극(11a)∼(11d)에 대해서 자기정합적으로 절연되도록 접속되어 있다. 또, 상기 제3층째의 폴리실리콘막(16a), (16b)는 서로 다른쪽의 구동용 MOS 트랜지스터의 게이트전극(11c), (11b)에 각각 접속구멍(15b), (15a)를 거쳐서 교차접속되어 있다. 또, 상기 제3층째의 폴리실리콘막(16a), (16b)의 적어도 일부는 적층화되어 형성된 도 1d에 도시한 폴리실리콘 PMOS 트랜지스터T5, T6의 게이트전극으로 되어 있고, 적어도 그 상부에는 상기 폴리실리콘 PMOS 트랜지스터T5, T6의 게이트절연막(29)가 형성되어 있고, 또 적어도 그 상부에는 폴리실리콘 PMOS 트랜지스터T5, T6의 채널영역(18c), (18d)로 되는 제4층째의 폴리실리콘막이 형성되어 있다. 따라서, 적층화된 폴리실리콘 PMOS 트랜지스터T5, T6의 게이트전극(16a), (16b)는 채널영역(18c), (18d)보다 아래에 위치하게 된다. 또, 상기 폴리실리콘 PMOS 트랜지스터T5, T6의 드레인영역(18a), (18b)는 상기 채널영역(18c), (18d)와 동일층내, 즉 제4층째의 폴리실리콘막내에 형성되어 있고, 각각의 드레인영역(18a), (18b)는 접속구멍(17b), (17a)를 거쳐서 서로 플립플롭회로의 다른쪽 폴리실리콘 PMOS 트랜지스터의 게이트전극(16b), (16a)에 접속되어 있어 플립플롭회로의 교차접속이 형성되고 있다.
한편, 상기 적층화된 폴리실리콘 PMOS 트랜지스터T5, T6의 공통소스영역(18e)는 채널영역(18c), (18d)와 마찬가지로 제4층째의 폴리실리콘막내에 형성되고 메모리내의 공통급전용 배선으로 되어 있어 메모리내의 모든 폴리실리콘 PMOS 트랜지스터의 소스에 일정전압이 공급되고 있다. 또, 고농도 n형 불순물영역(10c)는 구동용 MOS 트랜지스터T1, T2의 공통소스영역으로서 접속구멍(14a), (14b)와 마찬가지로 게이트전극(11b), (11c) 상부의 절연막(26) 및 측벽의 스페이서 절연막(25)에 의해 자기정합적으로 상기 게이트전극(11b), (11c)와 절연되고, 제2층째의 폴리실리콘막으로 이루어지는 접지배선(13a)가 접속구멍(12a)를 거쳐서 상기 고농도 n형 불순물영역(10c)에 접속되고, 상기 접지배선에 의해 메모리내의 모든 구동용 MOS 트랜지스터의 소스전위가 접지전위에 고정되어 있다.
또한, 전송용 MOS 트랜지스터T3, T4각각의 게이트전극(11a), (11d)는 워드선으로 되고, 활성영역인 고농도 n형 불순물영역(10a), (10e)에는 실리콘산화막(27), (28) 및 폴리실리콘 PMOS 트랜지스터의 게이트절연막(29)상에 개구된 접속구멍(19a), (19b)를 거쳐서 메모리셀의 데이타선(1), (1′)로 되는 알루미늄전극(20a), (20b)가 접속되어 있다.
또한, 상기 구동용 MOS 트랜지스터T1, T2의 게이트전극(11b), (11c)는 n형 불순물이 첨가된 폴리실리콘막이지만, 워드선의 신호지연을 저감하기 의해 텅스텐이나 몰리브덴, 티탄 등의 저저항의 고융점금속, 또는 이들의 고융점금속과 실리콘의 화합물(실리사이드)이나 폴리실리콘과 실리사이드의 복합막(폴리사이드) 등이라도 좋다. 여기서, 게이트전극(16b), (11c)에는 n형 불순물이 고농도로 첨가되어 있는 것이 바람직하고, 적어도 이들 게이트전극에 접속되는 제3층째의 폴리실리콘막(16a), (16b)에는 n형 불순물이 고농도로 첨가되어 있는 것이 바람직하다. 또, 제3층째의 폴리실리콘막(16a), (16b)는 반드시 폴리실리콘이 아니어도 좋고, 상기 게이트전극과 마찬가지로 저저항의 고융점금속이나 고융점금속과 실리콘의 화합물(실리사이드)이나 폴리실리콘과 실리사이드의 복합막(폴리사이드) 등이라도 좋다. 또, 제3층째의 폴리실리콘막(16a), (16b)에 불순물확산계수가 작은 예를 들면 티탄질화막(TiN)이나 그 복합막 등을 사용하면, 상기 게이트전극(11b), (11c)에는 반드시 n형 불순물을 고농도로 첨가할 필요가 없고 p형 불순물영역이 첨가되어도 있어도 상관없다.
또한, 이상 설명한 상보형 MOS(CMOS) 트랜지스터를 갖는 스테이틱형 랜덤액세스 메모리셀의 구조에서는 잘 알려져 있는 바와 같이, 도 1d의 등가회로에 도시한 바와 같은 누설전류가 많은 pn접합D1D2가 형성되어 있지만 회로동작상 문제로 되지 않는다.
다음에, 도 6을 사용해서 본 실시예의 제조공정에 대해서 설명한다. 도 6a∼도 6g는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 각 제조공정의 단면도로서, 도 1b 및 도 1c의 평면도에 있어서의 A-A′선의 단면을 나타내고 있다. 본 실시예에서는 메모리셀에 사용되고 있는 실리콘기판 표면에 형성된 MOS 트랜지스터가 모두 p형 웰(22)내의 n채널 MOS 트랜지스터이고, 메모리주변회로에는 2중웰을 사용한 상보형 MOS(CMOS)회로를 사용하고 있다. 그러나, p형 웰 또는 n형 웰의 단일구조라도 좋고, 또 메모리주변회로에 여러개의 전원전압을 공급할 수 있도록 기판과 동일 도전형의 웰은 그것과는 반대 도전형의 다른 웰로 둘러싸여 기판과 전기적으로 분리되어 있는 3종류 이상의 웰구조라도 좋다. 또, 실리콘기판의 도전형에 대해서도 n형이라도 좋고 p형이라도 좋다. 또, 본 실시예에서는 메모리셀부의 제조공정에 대해서만 기술하지만, 주변의 CMOS회로의 제조방법에 대해서는 공지의 기술을 사용할 수 있다.
우선, 비(比)저항10Ω·㎝정도의 n형 실리콘기판(21)내에 붕소의 이온주입법과 열확산법에 의해 공지의 방법을 사용해서 불순물농도1016∼1017㎝-3, 깊이2∼3㎛의 p형 웰(22)를 형성한 후, 선택산화법에 의해 p형의 채널스토퍼층과 소자분리용의 실리콘산화막(필드산화막)(23)을 두께300∼500㎚로 형성하고, 계속해서 MOS 트랜지스터의 능동영역으로 되는 부분에 두께5∼20㎚의 게이트산화막(24)를 형성한다. 여기서, 필드산화막(23)을 형성할 때, 통상 N반전 방지용 채널스토퍼층을 p형 웰(22)내의 필드산화막 아래에 형성하지만, 여기서는 그것을 생략한 도면을 사용하고 있다. 또, 웰의 불순물농도분포는 깊이방향으로 불순물농도가 높아지는 분포라도 좋고, 이 경우 p형 웰을 형성하기 위한 이온주입의 에너지는 여러개의 값으로 된다(도 6a). 다음에, MOS 트랜지스터의 임계값 전압조정용 이온주입을 실행한 후 두께200㎚의 폴리실리콘막(11)을 감압화학 기상성장법(LPCVD법)에 의해 퇴적시켜 인 등의 n형 불순물을 기상확산에 의해 도입하고, 계속해서 실리콘질화막 등의 절연막(26)을 LPCVD법에 의해 200㎚의 두께로 퇴적시키고, 포토리도그래피와 드라이에칭에 의해 상기 절연막(26)과 폴리실리콘막(11)을 게이트전극(11a)∼(11d)의 패턴으로 가공하고, 이들 게이트전극을 이온주입의 마스크로서 사용해서 1015㎝-2정도의 주입량으로 비소 등의 n형 불순물이온의 이온주입을 실행하고 900℃질화분위기 중에서 어닐하는 것에 의해 깊이0. 1∼0. 2㎛의 고농도 n형 불순물영역(10a)∼(10e)를 형성한다. 여기서, 게이트전극(11a)∼(11d) 및 그 상부에 형성된 실리콘질화막 등의 절연막(26)의 두께는 가공치수나 드라이에칭의 조건에 따라서 최적의 두께로 하는 것이 바람직하다. 절연막(26)은 실리콘산화막이라도 좋지만, 그 밖의 실리콘산화막에 비해서 드라이에칭의 에칭속도가 작은 탄탈산화막(Ta2O5) 등의 절연막이 적합하다 또, 게이트전극의 폴리실리콘으로의 불순물 첨가는 이온주입법이나 폴리실리콘막의 형성시에 도입하는 방법이라도 좋다(도 6b). 다음에, 두께200∼400㎚의 실리콘산화막을 LPCVD법에 의해 퇴적시킨 후, 이방성의 드라이에칭에 의해 에칭하고, 게이트전극(11a)∼(11d)의 측벽에 스페이서 절연막(25)를 형성하고, 계속해서 두께100㎚의 실리콘산화막(27)을 LPCVD법에 의해 퇴적시키고, 단면도에는 도시하지 않았지만 상기 실리콘산화막(27)에 접속구멍(도 1a의 (12a))을 포토리도그래피와 드라이에칭에 의해 개구하고 계속해서 두께100㎚의 제2층째의 폴리실리콘막(13a)를 퇴적시켜 비소 등의 n형 불순물을 이온주입법 등에 의해 1019∼1030㎝-3의 농도로 도입한 후, 포토리도그래피와 드라이에칭에 의해 접지배선(13a)의 형상으로 패터닝한다. 여기서. 스페이서 절연막(25)는 절연막(26)과 마찬가지로 실리콘 산화막이나 그 밖의 절연막이라도 좋다. 또, 상기 접속구멍(12a)를 개구하는 경우에 게이트전극(11b), (11c)의 측벽에는 스페이서절연막(25), 상부에는 절연막(26)이 있으므로 드라이에칭의 조건을 적절하게 하는 것에 의해 게이트전극(11b), (11c)는 상기 접속구멍에 대해서 자기정합적으로 절연하는 것도 가능하다. 그 경우, 접속구멍(12a)의 게이트전극(11b), (11c)는 접근시켜 배치할 수 있으므로, 메모리셀의 면적을 저감할 수 있다. 또한, 접지배선(13a)는 텅스텐 실리사이드막이나 폴리실리콘막 등의 저저항의 재료 쪽이 바람직하다(도 6c). 다음에, LPCVD법에 의해 실리콘산화막(28)을 100㎚의 두께로 퇴적시키고, 고농도 n형 불순물영역(10d)상의 실리콘산화막(27), (28)상에 접속구멍(14b)를 포토리도그래피와 드라이에칭을 사용해서 개구한다. 이 때, 게이트전극(11c), (11d)의 측벽에는 스페이서절연막(25), 상부에는 절연막(26)이 있으므로 드라이에칭의 조건을 적절하게 하는 것에 의해, 게이트전극(11c)와 (11d)는 접속구멍(14b)에 의해 대해서 자기정합적으로 절연할 수 있다(도 6d). 다음에, 포토리도그래피와 드라이에칭법에 의해 게이트전극(11b)상의 절연막(26) 및 실리콘산화막(27), (28)에 의해 접속구멍(15a)를 개구하고, LPCVD를 사용하여 두께100㎚의 제3층째의 폴리실리콘막(16b)를 퇴적시킨 후, 80KeV, 5×1015㎝-2의 비소의 이온주입으로 이 제3층째의 폴리실리콘막(16b)에 n형 불순물을 첨가하여 소정의 어닐에 의해 활성화한 후, 포토리도그래피와 드라이에칭에 의해 원하는 형상으로 가공한다. 여기서, 상기 이온주입시에는 폴리실리콘막(16b)상에 얇은 실리콘산화막이 형성되어 있는 것이 바람직하다. 또, 폴리실리콘막(16b)의 두께에 따라서 이온주입량이나 에너지는 최적의 값으로 하는 것이 바람직하다. 또, 전공정(도 6d)에서 개구한 접속구멍(14b)와 본 공정에서 개구한 접속구멍(15a)는 동일한 포토리도그래피와 드라이에칭에 의해 개구해도 상관없고, 그 경우는 제조공정수를 저감할 수 있다(도 6e). 또, 실리콘산화막 등의 절연막(29)를 LPCVD법에 의해 10∼50㎚ 두께로 퇴적시키고 900℃에서 10분정도의 어닐을 질소분위기중에서 실행한다. 계속해서 절연막(29)에 도 1c에 도시한 접속구멍(17a), (17b)를 포토리도그래피와 드라이에칭에 의해 개구하고, LPCVD법에 의해 두께10∼50㎚의 제4층째의 폴리실리콘막(18)을 퇴적시키고, 계속해서 포토리도그래피와 드라이에칭에 의해 원하는 형상으로 가공한다. 다음에, 상기 폴리실리콘막(18)상에 두께5㎚의 실리콘산화막을 형성한 후, 포토리도그래피에 의해 폴리실리콘 PMOS 트랜지스터의 채널영역(18d)로 되는 영역상에 포토레지스트를 형성하고, 이 포토레지스트를 이온주입의 마스크로 해서 주입에너지25KeV, 주입량1014∼1015㎝-2에서 BF2이온의 이온주입을 실행하여 포토레지스트를 제거한 후, 850℃에서 10분정도의 질소분위기중의 어닐을 실시하여 불순물이온을 활성화하고 폴리실리콘 PMOS 트랜지스터의 소스, 드레인, 채널영역(18e), (18a), (18d)를 각각 형성한다. 여기서, 폴리실리콘 PMOS 트랜지스터의 게이트절연막(29)는 폴리실리콘막(16b)를 산화시켜 형성해도 좋고, 또 실리콘질화막이나 실리콘질화막과 실리콘산화막의 복합막, 그 밖의 실리콘산화막보다 비유전율이 큰 절연막을 사용하는 것도 가능하다. 또, 폴리실리콘 PMOS 트랜지스터의 소스, 드레인, 채널영역을 형성하기 위한 이온주입은 제4층째의 폴리실리콘막을 패터닝하기 전에 실행해도 좋다. 또, 폴리실리콘 PMOS 트랜지스터의 게이트절연막(29)는 적어도 제4층째의 폴리실리콘막(18a), (18d), (18e)의 아래에 있으면 좋고, 도 7과 같이 제4층째의 폴리실리콘막 아래 이외의 절연막(29)는 에칭해서 제거해도 좋다. 또, 폴리실리콘 PMOS 트랜지스터의 소스, 드레인영역을 형성하기 위한 BF2의 이온주입은 소스-드레인 사이의 누설전류를 저감하기 위하여 1014㎝-2이하의 이온주입량이라도 좋다. 이 경우, 소스, 드레인의 저항을 저감하기 위해 이온주입을 한 부분을 텅스텐 등의 고융점금속을 사용한 실리사이드층으로 하면 좋다. 다음에, 두께100㎚의 실리콘산화막과 두께300㎚의 예를 들면 인을 함유한 실리콘산화막의 복합 실리콘산화막(30)을 퇴적시켜 메모리셀내의 단차를 완화하여 접속구멍(19b)를 개구하고, 스퍼터링에 의해 알루미늄막을 약 1㎛의 두께로 퇴적시키고 포토리도그래피와 드라이에칭에 의해 알루미늄전극(20b)의 패턴으로 가공한다(도 6f). 이하는 통상의 비활성화공정, 패키지공정을 실행하여 완성한다. 또, 전극배선재료에 관해서는 텅스텐 등을 사용해도 좋다.
실시예2
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 접지배선의 면적을 자기정합적으로 넓게 하는 방법에 관한 것이다. 도 8a, 도 8b는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면도로서 각각 도 1b 및 도 1c에 대응하고 있다. 또, 도 9는 도 8의 A-A′선에 있어서의 단면구조를 도시한 도면이다. 도 8, 도 9에 있어서 메모리셀의 플립플롭회로의 기억노드를 구성하고 있는 고농도 n형 불순물영역(10b), (10d)에는 접지배선으로 되어 있는 제2층째의 폴리실리콘막(13b)와 자기정합적으로 절연된 제3층째의 폴리실리콘막(16a), (16b)가 접속되어 있다. 따라서, 제2층째의 폴리실리콘막(13b)는 접속구멍(14a), (14b) 및 (15a), (15b)의 위치에 관계없이 배치할 수 있으므로, 접지배선의 면적을 넓게 할 수 있다. 또, 도 10a∼도 10e를 사용해서 본 실시예를 상세히 설명한다. 도 10a∼도 10e는 제2층과 제3층째의 폴리실리콘막을 자기정합적으로 절연한 부분의 제조공정의 단면도이다. 우선, n형 실리콘기판(21)상에 n채널 MOS 트랜지스터와 접지배선(13b)를 형성할 때까지의 공정은 접지배선 즉 제2층째의 폴리실리콘막의 패턴형상이 다른 점을 제외하고 실시예1의 도 6a∼도 6c와 완전히 동일하다(도 10a). 다음에, LPCVD법을 사용해서 두께100㎚의 실리콘산화막(28)을 퇴적시킨 후, 포토리도그래피와 드라이에칭에 의해 고농도 n형 불순물영역(10d)상의 실리콘산화막(27), 제2층째의 폴리실리콘막, 실리콘산화막(28)에 접속구멍(14b)를 개구한다(도 10b). 다음에, 실리콘질화막 등의 절연막(31)을 LPCVD법에 의해 50㎚의 두께로 퇴적시킨다. 여기서, 절연막(31)의 두께는 접속구멍(14b)의 직경이나 절연막(26), 실리콘산화막(28) 등의 두께나 드라이에칭의 조건에 따라서 10∼100㎚ 사이에서 적정한 값을 선택하면 좋다. 또, 절연막(31)은 실리콘산화막이나 실리콘산화막과 실리콘질화막의 복합막 등을 사용하는 것도 가능하다(도 10c). 다음에, 반응성 이온에칭 등 이방성이 강한 드라이에칭을 사용하여 접속구멍(14b)의 바닥면 및 접속구멍(14b) 이외의 부분의 상기 절연막(31)을 에칭하고, 개구한 접속구멍(14b)의 측벽에만 상기 절연막(31)을 남겨서 제2층째의 폴리실리콘막(13b)를 자기정합적으로 절연한다(도 10d). 다음에, 제3층째의 폴리실리콘의 형성공정(도 10e) 이후의 공정은 실시예1과 완전히 동일하다.
본 실시예에 의하면, 접지배선으로 되는 제2층째의 폴리실리콘막과 폴리실리콘 PMOS 트랜지스터의 게이트전극 및 교차접속부의 배선으로 되는 제3층째의 폴리실리콘막은 자기정합적으로 절연되어 있기 때문에, 제2층째의 폴리실리콘막(13b)와 제3층째의 폴리실리콘막(16b)의 겹쳐진 부분의 면적을 효과적으로 넓힐 수 있으므로, 도 11에 도시한 바와 같은 기억노드와 접지전위에 용량값이 큰 용량소자C1, C2를 형성할 수 있고, 미세한 스테이틱형 RAM의 소프트에러율을 저감할 수 있다. 또, 구동용 MOS 트랜지스터의 게이트전극(11c)와 제2층째의 폴리실리콘막(13b)의 겹쳐친 부분의 면적을 넓게 할 수 있어 도 11에 도시한 바와 같은 용량소자C3, C4도 형성할 수 있고, C1, C2와 마찬가지로 미세한 스테이틱형 RAM의 소프트에러율을 저감할 수 있다. 또, 상기 용량C1, C2, C3, C4의 용량값은 절연막(26), (31)이나 실리콘산화막(28)에 실리콘산화막에 비해 비유전율이 큰 재료를 사용하면, 메모리셀 면적의 증가없이 용량값을 더욱 크게 할 수 있다. 상기 재료로서는 실리콘질화막 이외에 예를 들면 실리콘산화막과 실리콘산화막과의 복합막인 탄탈산화막 등이 있다.
또, 본 실시예에 의하면, 메모리셀 면적의 증가없이 접지배선(13b)의 배선폭을 넓게 할 수 있으므로, 도 11에 도시한 메모리셀내의 구동용 MOS 트랜지스터의 소스로의 접지전위의 공급에 있어서 메모리셀로 큰 전류가 흘러도 메모리셀에 공급하는 접지전위를 안정하게 할 수 있고, 전원전압의 저하로 인해 전원배선에 혼입된 잡음의 영향에 의해서 메모리셀이 오동작하는 것을 방지할 수 있다.
또한, 본 실시예에 의한 접지배선의 방법은 다른 폴리실리콘을 사용한 접지배선의 구조를 갖는 실시예에도 적용할 수 있다.
실시예3
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 접지배선에 고농도 n형 불순물영역을 사용한 것에 관한 것이다. 도 12a, 도 12b는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면구조를 도시한 도면으로서, 실시예1과 마찬가지로 도 12a는 구동용 및 전송용 MOS 트랜지스터와 접지배선, 데이타선의 부분을 나타내고, 도 12b는 폴리실리콘 PMOS 트랜지스터의 부분을 나타내고 있다. 또, 도 13은 도 12에 있어서의 A-A′선의 단면구조를 도시한 도면이다. 도 12 및 도 13에 있어서, 고농도 n형 불순물영역(10c′)는 메모리셀내의 2개의 구동용 MOS 트랜지스터T1, T2의 공통소스이고, 또한 메모리내의 공통의 접지배선으로서도 사용되고 있고 각 메모리셀의 구동용 MOS 트랜지스터의 소스에 접지배선을 공급하고 있다. 또, 메모리셀의 플립플롭회로의 기억노드를 형성하고 있는 고농도 n형 불순물영역(10b), (10d)는 실시예1과 마찬가지로 미소한 영역에 형성되어 있고, 이 고농도 n형 불순물영역(10b), (10d)상에는 접속구멍(14a′), (14b′)가 개구되어 있고, 제2층째의 폴리실리콘막(32a), (32b)가 접속되어 있고 각각 폴리실리콘 PMOS 트랜지스터T6, T5의 게이트전극으로 되어 있고, 또 제2층째의 폴리실리콘막(32a), (32b)는 접속구멍(15b′), (15a′)를 거쳐서 플립플롭회로의 다른쪽의 구동용 MOS 트랜지스터의 게이트전극(11c), (11b)에 접속되어 있어 교차접속을 달성하고 있다. 또, 상기 제2층째의 폴리실리콘막(32a), (32b)에는 접속구멍(33a), (33b)가 개구되고, 폴리실리콘 PMOS 트랜지스터T5, T6의 드레인영역으로 되는 제3층째의 폴리실리콘막(34b), (34a)가 각각 접속되어 있어 플립플롭회로의 교차접속을 달성하고 있다. 또, 상기 폴리실리콘 PMOS 트랜지스터T5, T6의 공통의 소스영역으로 되는 제3층째의 폴리실리콘막(34e)는 각 메모리셀의 공통의 전원배선으로 되어 있다. 또, 상기 폴리실리콘 PMOS 트랜지스터T5, T6의 채널영역으로 되는 제3층째의 폴리실리콘막(34c), (34d)는 각각 제2층째의 폴리실리콘막(32a), (32b)에 절연막(29′)를 사이에 두고 배치되어 있다. 또, 본 실시예와 같이 고농도 n형 불순물영역(10c′)를 접지배선으로서 사용하는 경우에는 고농도 n형 불순물영역(10c′)의 일부에 텅스텐이나 티탄 등의 고융점금속의 실리사이드층(35)를 형성하는 것에 의해 접지배선의 저항을 충분히 작게 할 수 있어 메모리셀의 오동작을 방지할 수 있다.
본 발명에 의하면, 폴리실리콘막의 층수를 저감할 수 있고, 따라서 메모리셀의 단차를 저감할 수 있으므로 제조공정수를 저감할 수 있고, 또 제조효율을 향상시킬 수 있다.
실시예4
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 실리콘기판상에 형성한 채널 MOS 트랜지스터에 공지의 LDD(Lightly Doped Drain)구조를 사용한 것에 관한 것이다. 도 14는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 도 14에 있어서, 실리콘기판(21) 표면에 형성된 n채널 MOS 트랜지스터의 소스, 드레인끝 부에는 1017∼1018㎝-2의 저농도 n형 불순물영역(36)이 자기정합적으로 형성되어 있다. 즉, 상기 고농도 n형 불순물영역(10c), (10d), (10e)는 스페이서절연막(25)를 이온주입의 마스크로서 자기정합적으로 pn접합면적이 미소하게 되도록 형성되어 있다. 또, 상기 LDD구조의 MOS 트랜지스터의 제조방법은 공지의 방법을 사용할 수 있다. 또, 구동용 MOS 트랜지스터의 소스영역에는 반드시 저농도 n형 불순물영역은 형성하지 않아도 좋다. 상세한 것은 실시예8∼실시예12에서 설명한다.
본 실시예에 의하면, 실리콘기판 표면에 형성한 n채널 MOS 트랜지스터의 성능을 장기적인 변동에서 적게 할 수 있어 스테이틱형 RAM 장치의 오동작을 방지할 수 있다.
또, 본 실시예는 다른 실시예의 실리콘기판상에 형성한 절연게이트형 전계효과 트랜지스터 모두에 적용할 수 있다.
실시예5
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 구동용 MOS 트랜지스터와 전송용 MOS 트랜지스터의 배치방법에 관한 것이다. 도 15a, 도 15b는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면구조를 도시한 도면으로서, 실시예1과 마찬가지로 도 15a는 구동용 및 전송용 MOS 트랜지스터와 접지배선, 데이타선의 부분을 나타내고, 도 15b는 폴리실리콘 PMOS 트랜지스터의 부분을 나타내고 있다. 도 15에 있어서, 메모리셀의 플립플롭회로의 기억노드를 구성하고 있는 고농도 n형 불순물영역(37b), (37e)에는 접속구멍(41a), (41b)를 거쳐서 제3층째의 폴리실리콘막(42a), (42b)가 접속되어 있고, 이 제3층째의 폴리실리콘막(42a), (42b)는 폴리실리콘 PMOS 트랜지스터T6, T5의 게이트전극으로서도 동작하고, 또 구동용 MOS 트랜지스터T2, T1의 게이트전극(38b), (38d)에 각각 접속구멍(41c), (41d)를 거쳐서 접속되어 플립플롭회로의 교차접속을 형성하고 있다. 여기서, 접속구멍(41a)와 (41c) 및 (41b)와 (41d)는 동일 공정으로 개구되지만, 실시예1과 마찬가지로 접속구멍(41a)와 (41b)는 동일한 공정, 접속구멍(41c)와 (41d)는 다른 공정으로 개구해도 좋다. 또, 접속구멍(41a)와 (41c) 및 접속구멍(41b)와 (41d)는 각각 단일의 접속구멍으로 개구해도 좋다. 또, 구동용 MOS 트랜지스터T1, T2의 소스영역으로 되는 고농도 n형 불순물영역(37c), (37f)에는 접속구멍(39b), (39a)를 거쳐서 제2층째의 폴리실리콘막(40a)가 접속되어 있고, 또 이 제2층째의 폴리실리콘막(40a)는 메모리내의 접지배선으로 되어 있어 각 메모리셀의 구동용 MOS 트랜지스터의 소스에 접지전위를 공급하고 있다.
본 실시예에 의하면, 구동용 MOS 트랜지스터의 채널폭을 전송용 MOS 트랜지스터의 채널폭보다 충분히 넓게 할 수 있으므로 스테이틱형 RAM장치로서 동작하는 전원전압의 범위가 넓어져서 전원전압의 저하에 대해 메모리가 오동작하는 것을 방지할 수 있다.
실시예6
본 실시예는 실시예5에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 메모리셀의 플립플롭회로의 기억노드의 pn접합면적의 저감방법에 관한 것이다. 도 16은 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 도 16에 있어서 메모리셀의 플립플롭회로의 기억노드를 구성하고 있는 고농도 n형 불순물영역(37b)의 아래에는 실리콘산화물(47)이 형성되어 있고 고농도 n형 불순물영역(37b)에 의해 형성되는 pn접합부는 이 고농도 n형 불순물영역(37b)의 측면만으로 된다.
또, 상기 실리콘산화물(47)의 형성방법은 예를 들면 1018㎝-2의 도즈량으로 이온주입의 방출범위가 실리콘기판 표면에서 0. 2∼0. 3㎛의 깊이로 되도록 산소의 이온주입을 기억노드로 되는 부분에만 실행하고, 질화분위기중에서 1100℃, 2시간의 어닐을 실시하는 것에 의해 달성된다. 또, 상기 실리콘산화물(47)의 영역은 메모리영역 전면이라도 좋고, 또 메모리영역과 주변회로영역 전면에 형성해도 좋다. 또, 상기 실리콘산화물(47)의 형성은 MOS 트랜지스터를 형성하기 전에 실행해도 좋다.
본 실시예에 의하면, 메모리셀의 플립플롭회로의 기억노드의 pn접합면적이 매우 작아지므로, α선의 조사에 의해 발생하는 전자-정공쌍의 발생량이 감소하여 소프트에러 내성이 매우 높고, 또 전원전압의 저하에 대해서 오동작하지 않는 고집적, 저소비전력의 스테이틱형 RAM을 실현할 수 있다.
실시예7
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 구동용 MOS 트랜지스터의 게이트전극과 전송용 MOS 트랜지스터의 게이트전극을 다른 층내에 형성한 것에 관한 것이다. 도 17a, 도 17b는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면구조를 도시한 도면이고, 도 18은 도 17a, 도 17b의 평면구조도에 도시한 A-A′의 단면구조를 도시한 도면이다. 도 17 및 도 18에 있어서 구동용 MOS 트랜지스터T1, T2의 게이트전극(49a), (49b)는 제1층째의 폴리실리콘막이다. 그리고, 특히 도 18에서 명확한 바와 같이, 전송용 MOS 트랜지스터T3, T4의 게이트전극(50a), (50b)는 게이트전극(49a)(제1층째의 폴리실리콘)을 덮는 절연막(59)가 패터닝된 후에 형성된 제2층째의 폴리실리콘막이다. 또, 제3층째의 폴리실리콘막은 접지배선(52a)로 되어 있고, 또 제4층째의 n형 폴리실리콘막(54a), (54b)는 폴리실리콘 PMOS 트랜지스터의 게이트전극이고, 또 게이트전극(49a), (49b)와 고농도 n형 불순물영역(48b), (48e)는 각각 접속구멍(53a), (53b)에 의해 교차접속되어 있다. 또, 폴리실리콘 PMOS 트랜지스터의 드레인영역(56a), (56d) 및 채널영역(56b), (56e) 및 소스영역(56c), (56f)는 제5층째의 폴리실리콘막이고, 각각의 드레인영역(56a), (56d)는 제4층째의 폴리실리콘막으로 이루어지는 서로 다른쪽의 게이트전극(54b), (54a)에 접속구멍(55a), (55b)를 거쳐서 교차접속되어 있다. 또, 폴리실리콘 PMOS 트랜지스터의 소스영역(56c), (56f)는 독립된 전원배선으로 되어 있다. 또, 본 실시예와 같이 폴리실리콘막의 층수가 많은 경우에는 메모리셀의 단차가 증대하므로 알루미늄전극(58a), (58b)와 고농도 n형 불순물영역(48a), (48b)의 접속부에는 텅스텐 플러그를 사용하면 좋다. 또, 전송용 MOS 트랜지스터의 게이트전극에는 실시예1에서 기술한 저저항재료가 바람직하다. 또, 본 실시예에서는 구동용 MOS 트랜지스터의 게이트전극을 제1층째의 폴리실리콘막으로 형성하고, 전송용 MOS 트랜지스터의 게이트전극을 제2층째의 폴리실리콘막으로 형성하였지만, 전송용 MOS 트랜지스터의 게이트전극을 제1 층째의 폴리실리콘막으로 형성하고, 구동용 MOS 트랜지스터의 게이트전극을 제2층째의 폴리실리콘막으로 형성해도 좋다.
본 실시예에 의하면, 전송용 MOS 트랜지스터와 구동용 MOS 트랜지스터를 접근시켜 배치할 수 있으므로 메모리셀의 면적을 저감할 수 있다.
실시예8
본 실시예는 실시예7에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 접지배선의 저항을 저감하는 방법에 관한 것이다. 도 19a, 도 19b는 본 발명에 의한 스테이틱형 랜덤액세스 메모리셀의 평면구조를 도시한 도면이다. 도 19에 있어서, 구동용 MOS 트랜지스터T1, T2의 소스영역으로 되는 고농도 n형 불순물영역(48c), (48f)에는 접속구멍(51a), (51b)를 거쳐서, n형의 제5층째의 폴리실리콘막(61a), (61b)에는 접속구멍(57c), (57d)를 거쳐서 제1층째의 알루미늄전극(62b)가 접속되어 있어 접지배선으로 되어 있다. 한편, 데이타선은 접속구멍(57a), (57b), (63a), (63b), 제1층째의 알루미늄전극(62a), (62b)를 거쳐서 제2층째의 알루미늄전극(64a), (64b)로 형성되어 있다. 또, 폴리실리콘 PMOS 트랜지스터의 게이트전극(54a′), (54b′)는 제3층째의 폴리실리콘막에 형성되어 있고, 소스영역(56c′), (56f′), 채널영역(56b′), (56e′) 및 드레인영역(56a′), (56d′)는 제4층째의 폴리실리콘막에 형성되어 있다.
본 실시예에 의하면, 접지배선의 저항을 저감할 수 있으므로, 스테이틱형 RAM장치의 오동작을 방지할 수 있다.
실시예9
본 실시예는 실시예7에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 접지배선의 구조에 관한 것이다. 도 20은 본 발명에 의한 스테이틱형 랜덤액세스 메모리셀의 단면도이다. 도 20에 있어서, p형 실리콘기판(65)내에는 n형 웰(66)내에 p형 웰(22)가 형성되어 있고, p형 웰(22)는 p형 실리콘기판(65)와는 전기적으로 분리되어 있다. 또, n형 웰(66)에는 접지전위가 공급되어 있고, 구동용 MOS 트랜지스터의 소스로 되는 고농도 n형 불순물영역(48c)는 절연막(68)에 의해 측벽이 절연된 홈내에 매립된 n형 폴리실리콘(67)을 거쳐서 n형 웰(66)에 접속되어 있다.
본 실시예에 의하면, 메모리셀의 단차를 저감할 수 있으므로 포토리도그래피에 의한 제조양품률이 향상된다. 또, 메모리셀의 n형 웰의 말단에는 도 21과 같이 주변회로로 사용되고 있는 이중웰의 n형 웰(69)를 사용하면 좋다.
또, 본 실시예에서 기술한 접지배선의 구조는 다른 실시예에도 적용할 수 있다.
실시예10
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 데이타선의 접속부의 구조에 관한 것이다. 이 도 22는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 이 도 22에 있어서 전송용 MOS 트랜지스터의 고농도 n형 불순물영역(10e)에는 제2층째의 폴리실리콘막(13c)가 접속되어 있고, 또 상기 제2층째의 폴리실리콘막에는 데이타선으로 되는 알루미늄전극이 접속되어 있다.
본 실시예에 의하면, 데이타선의 알루미늄전극을 위한 접속구멍의 길이를 얕게 할 수 있고, 또 이 접속구멍은 게이트전극(11d)상에 배치시킬 수 있으므로 메모리셀의 집적도를 향상시킬 수 있다.
또, 본 실시예에서 기술한 알루미늄배선의 방법은 다른 실시예에도 적용할 수 있다.
실시예11
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 데이타선의 기생적인 용량을 저감하는 방법에 관한 것이다.
도 23은 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 도 23에 있어서, 고농도 n형 불순물영역(10e)에 접속된 제2층째의 폴리실리콘막(13c)에는 제1층째의 알루미늄전극(20b′)가 접속되어 있고, 또 데이타선으로 되는 제2층째의 알루미늄전극(71b)가 접속되어 있다.
본 실시예에 의하면, 데이타선으로 되는 제2층째의 알루미늄전극 아래의 층사이의 실리콘산화막(70)의 두께가 두꺼우므로, 기생적인 용량을 저감할 수 있어 메모리장치의 고속동작이 가능하게 된다. 또한, 본 실시예에서 기술한 알루미늄배선의 방법은 다른 실시예에도 적용할 수 있다.
실시예12
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 폴리실리콘 PMOS 트랜지스터의 전류구동능력의 증가방법에 관한 것이다. 도 24는 본 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 도 24에서 폴리실리콘 PMOS 트랜지스터의 채널영역(72d)의 폴리실리콘막의 막두께는 1∼30㎚의 범위이다. 이 경우, 소스영역(72e)는 공통의 전원전압 공급용 배선으로 되므로, 저항값증대에 의한 각 메모리셀로 공급하는 전위저하를 방지하기 위해 소스영역(72e)의 폴리실리콘막의 막두께는 적어도 채널영역(72d)보다 두껍게 되어 있는 편이 좋다. 또, 소스영역(72e)는 2층의 폴리실리콘막으로 형성해도 좋다. 또, 도 25에 도시한 바와 같이 소스영역의 폴리실리콘막(18e)상에 텅스텐 등의 고융점금속과의 실리사이드층(73)을 형성해도 좋다.
본 실시예에 의하면, 스테이틱형 랜덤액세스 메모리셀의 플립플롭회로에 사용되고 있는 상보형 MOS 인버터에 있어서, 폴리실리콘 PMOS 트랜지스터의 채널부의 박막화 효과에 의해 전류구동능력이 증대하므로, 메모리셀의 동작이 안정하게 되어 스테이틱형 RAM장치의 오동작을 방지할 수 있다. 또, 본 실시예에서 기술한 폴리실리콘 PMOS 트랜지스터의 구조는 다른 실시예의 폴리실리콘 PMOS 트랜지스터 모두에 적용할 수 있다.
실시예13
본 실시예는 실시예12의 폴리실리콘 PMOS 트랜지스터의 전류구동능력을 증가시키는 방법의 다른 방법에 관한 것이다. 도 26은 본 발명에 의한 스테이틱형 랜덤액세스 메모리셀의 단면구조를 도시한 도면이다. 도 26에 있어서, 폴리실리콘 PMOS 트랜지스터의 게이트전극(29′)는 채널부에서 막두께가 다른 부분보다 얇게 되어 있다. 구체적으로는 공지의 포토리도그래피와 에칭기술에 의해 소정의 개소(상기 채널부 이외의 다른 부분)에 두꺼운 절연막을 형성한다. 계속해서 전면에 얇은 절연막을 공지의 CVD법에 의해 퇴적시킨다. 또, 상기 절연막(29′)의 막두께가 얇은 부분은 5∼10㎚로 되어 있다.
본 실시예에 의하면, 폴리실리콘 트랜지스터에서 통상 발생하는 드레인단에서 발생하는 누설전류를 저감하면서 폴리실리콘 PMOS 트랜지스터의 게이트절연막의 박막화효과에 의해 전류구동능력을 증대시킬 수 있으므로, 메모리의 소비전력이 작고 또 오동작하지 않는 스테이틱형 RAM을 제공할 수 있다. 또한, 본 실시예에서는 폴리실리콘 PMOS 트랜지스터의 구조를 다른 실시예의 폴리실리콘 PMOS 트랜지스터 모두에 적용할 수 있다.
실시예14
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 부하소자에 고저항 폴리실리콘을 사용한 것에 관한 것이다. 도 27은 실시예에 의한 스테이틱형 랜덤액세스 메모리셀의 평면구조를 도시한 도면이고, 그 등가회로는 도 3에 도시한 등가회로도와 동일하다. 도 27에서 메모리셀로 전원전압을 공급하기 위한 배선은 비소가 첨가된 제4층째의 폴리실리콘막(144e)이고, 또 이 제4층째의 폴리실리콘막(144e)에는 고저항 폴리실리콘으로 되는 제4층째의 폴리실리콘막(144b), (144d)가 접속되어 있고, 제4층째의 저저항 폴리실리콘(144a), (144c) 및 접속구멍(43b), (43a)를 거쳐서 각각 기억노드로 되어 있는 제3층째의 폴리실리콘막(142b), (142a)에 접속되어 있고 전원전압에서 미소한 전류가 각 메모리셀의 기억노드에 공급되고 있다. 또, 고저항 폴리실리콘으로의 전계효과를 저감하기 위해 제3층과 제4층째의 폴리실리콘막의 막두께는 100㎚이상으로 하는 것이 바람직하다.
본 실시예에 의하면, 고집적의 스테이틱형 RAM을 제공할 수 있다.
실시예15
본 실시예는 실시예1에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 기억노드부의 pn접합의 형성방법에 관한 것이다. 도 28은 본 실시예의 기억노드부의 제조공정을 도시한 단면도로서 MOS 트랜지스터의 게이트전극(11c), (11d)를 형성하기까지의 공정은 실시예1과 동일하다. 게이트전극(11c), (11d)를 가공한 후, 기억노드부로 되는 부분에 포토레지스트(74)를 형성하고, 기억노드부 이외의 부분에 통상의 고농도 n형 불순물영역을 형성하는 공정과 마찬가지로 1015㎝-2정도의 주입량으로 비소 등의 n형 불순물이온의 이온주입을 실행하여 포토레지스트(74)를 제거한 후, 900℃의 질소분위기중에서 어닐하는 것에 의해 깊이0. 1∼0. 2㎛의 고농도 n형 불순물영역(10a)∼(10e)를 형성한다(도 28a). 다음에, 두께200∼400㎚의 실리콘산화막을 LPCVD법에 의해 퇴적시킨 후, 이방성의 드라이에칭에 의해 에칭하여 게이트전극(11c), (11d)의 측벽에 스페이서 절연막(25)를 형성한다(도 28b). 그 후, 제3층째의 폴리실리콘막(16b)를 드라이에칭할 때까지의 공정은 실시예1의 도 6c∼도 6e까지의 공정과 동일하고, 제3층째의 폴리실리콘막(16b)를 퇴적시킨 후 또는 가공한 후에 제3층째의 폴리실리콘막(16b)에서 n형 불순물이 p형 웰(22)중으로 확산되어 고농도 n형 불순물영역(10d′)를 형성할 수 있도록 소정의 어닐을 실행한다(도 28c). 이후의 공정은 실시예1의 도 6f 및 도 6g와 마찬가지이다.
본 실시예에 의하면, 기억노드부의 고농도 n형 불순물영역(10d′)는 스페이서절연막(25)에 의해 면적이 축소된 영역에서 불순물확산에 의해 형성되므로 기억노드부의 pn접합면적을 축소할 수 있고, 스테이틱형 RAM의 소프트에러내성을 향상시킬 수 있다. 또, 본 실시예에서 기술한 기억노드부의 형성방법은 다른 실시예에도 적용할 수 있다.
실시예16
본 실시예는 본 발명에 의한 스테이틱형 RAM을 고성능 워크스테이션의 캐시메모리에 사용한 것이다. 도 29는 본 실시예에 의한 고성능 워크스테이션의 시스템구성도(블럭도)이다. 도 29에 있어서 고성능 워크스테이션의 메인메모리에는 대용량의 다이나믹형 랜덤 액세스 메모리(DRAM)가 사용되고 있고, 캐시메모리에는 본 발명에 위한 고속의 스테이틱형 랜덤 액세스 메모리(SRAM)가 사용되고 있다.
본 실시예에 의하면, 대용량의 메인메모리를 직접 액세스하지 않고 고속의 캐시메모리로 데이타를 액세스하므로 매우 고속으로 동작할 수 있다. 또, 본 실시예는 캐시메모리에 응용한 경우이지만 메인메모리에 응용할 수도 있다. 또, 고성능 워크스테이션에 한정되지 않고 대형컴퓨터의 캐시메모리나 범용컴퓨터의 메인메모리, 더 나아가서는 본 발명에 의한 스테이틱형 RAM의 초저소비전력성을 살려서 베터리동작이 가능한 퍼스널컴퓨터나 메모리카드 등의 휴대용 기기의 메모리에도 응용할 수 있다.
실시예17
본 실시예는 실시예6에 있어서의 스테이틱형 랜덤액세스 메모리셀에 있어서 메모리셀의 플립플롭회로의 기억노드의 pn접합면적의 저감방법의 다른 방법에 관한 것이다. 도 30은 본 실시예에 있어서의 스테이틱형 랜덤액세스 메모리셀의 단면도이다. 도 30에 있어서 기억노드의 pn접합으로 되는 고농도 n형 불순물영역(37b)는 두꺼운 필드산화막(23′)에 의해 분리되어 pn접합면적이 축소되어 있다. 또, 상기 필드산화막(23′)에 의해 분리된 고농도 n형 불순물영역(37b)는 폴리실리콘 PMOS 트랜지스터의 게이트전극(42a)에 의해 접속되어 있다.
본 실시예에 의하면, 제조공정을 간단히 할 수 있어 제조비용을 저감할 수 있다.
본 발명에 의하면, 스테이틱형 랜덤액세스 메모리셀에 있어서 플립플롭회로의 기억노드의 pn접합의 면적이 자기정합적으로 미세화되어 있고, 또 기억노드에 적층형의 용량소자가 부가되고, 또 플립플롭회로를 적층구조의 상보형 인버터로 구성할 수 있고, 또 플립플롭회로의 교차접속부를 자기정합적으로 접속할 수 있으므로, 매우 미소한 메모리셀면적으로 α선의 조사나 전원전압의 저하에 대해서 오동작하지 않고 또 고속동작이 가능한 반도체기억장치를 제공할 수 있다.
실시예18
도 31a∼도 31d는 본 발명의 제18 실시예의 스테이틱형 RAM 장치의 구조를 도시한 도면으로서, 도 31a는 메모리셀의 전송용 및 구동용 n채널 MOSFET와 배선층의 평면배치도를 도시한 것이며, 도 31b는 고저항 폴리실리콘의 부분, 도 31c, 도 31d는 각각 도 31a, 도 31b의 A-A′선, B-B′선에 있어서의 단면구조를 도시한 단면도이다.
또한, 이하의 실시예, 즉 도 31∼도 37에 있어서, (1)은 p형 웰, (1′)는 채널스토퍼층, (3), (3′), (3a)∼(3x), (27b′)는 저농도 n형 불순물영역, (4)는 게이트절연막, (6), (17), (18)은 SiO2막, (6′)는 사이드스페이서, (7), (7′), (7a)∼(7k), (15′), (15a)∼(15i), (26), (27a′), (27b), (27a)는 고농도 n형 불순물영역, (8a)∼(8f), (20a)∼(20ℓ), (30a)∼(30e)는 접속구멍, (9), (9a)∼(9d), (28)은 게이트전극, (10a)∼(10d), (13), (13′)는 데이타선, (11)은 1비트 메모리셀영역, (12)는 워드선, (14)는 필드산화막, (16)은 실리콘기판, (19a)∼(19d), (19i)는 저저항 폴리실리콘막, (19e)∼(19h)는 고저항 폴리실리콘막, (21)은 실리콘홈, (22)는 인이온, (23), (24)는 n형 불순물이온, (25)는 포토레지스트, (29)는 n형 불순물이온 도입영역, (31a)∼(31c)는 알루미늄전극, (33a), (33b)는 제2층째의 폴리실리콘막, (35a), (35f)는 소스영역, (35b), (35e)는 채널영역, (35c), (35d)는 드레인영역, T1, T2는 구동용 n채널 MOSFET, T3, T4는 전송용 n채널 MOSFET, T5, T6은 폴리실리콘 PMOSFET, N1, N2는 기억노드를 각각 나타낸다.
도 31a에 있어서 1비트 메모리셀영역(11)내에는 1쌍의 구동용 n채널 MOSFET로 이루어지는 플립플롭회로와 각각의 드레인영역에 접속되어 있는 2개의 전송용 n채널 MOSFET가 형성되어 있고, 상기 플립플롭회로를 구성하고 있는 한쪽의 구동용 MOSFET의 게이트전극(9b)는 다른쪽의 구동용 MOSFET의 드레인영역인 고농도 n형 불순물영역(7i)에 접속구멍(8f)를 거쳐서 교차접속되어 있고, 마찬가지로 다른쪽 구동용 MOSFET의 게이트전극(9c)는 한쪽의 구동용 MOSFET의 드레인영역인 고농도 n형 불순물영역(7g)에 접속구멍(15c)를 거쳐서 교차접속되어 있다. 또, 2개의 전송용 MOSFET에는 각각 한쪽의 구동용 MOSFET의 게이트전극(9b) 및 다른쪽의 구동용 MOSFET의 드레인영역인 고농도 n형 불순물영역(7g)가 접속되어 있고 이들 전송용 MOSFET는 공통의 게이트전극(9c)를 갖고 있다. 또, 도 31b에 도시한 바와 같이 상기 플립플롭회로의 교차접속부의 기억노드에는 접속구멍(20b), (20c)를 거쳐서 상기 구동용 MOSFET상의 절연막상에 형성된 고저항 폴리실리콘막(19f), (19g)가 접속되어 있다. 이들 고저항 폴리실리콘막의 양끝에는 저저항의 n형 불순물영역이 형성되어 있고, 한쪽의 저저항 폴리실리콘막(19b), (19c)는 접속구멍(20b), (20c)를 거쳐서 각각의 기억노드에 접속되어 있고, 다른쪽의 저저항 폴리실리콘막(19i)는 공통의 전원전압 급전용 배선으로 되어 있다.
도 31c는 상기 교차접속부에 있어서의 한쪽의 구동용 MOSFET의 게이트전극(9b)와 다른쪽의 구동용 MOSFET의 드레인영역으로 되는 고농도 n형 불순물영역(7i)의 접속부의 단면구조를 도시한 것으로서, 상기 접속은 게이트전극(9b)로부터의 불순물확산에 의해 형성된 고농도 n형 불순물영역(7′) 및 LDD용 사이드스페이서(6′)아래에 형성된 고농도 n형 불순물영역(15g)를 거쳐서 달성된다. 또, 도 31d는 도 31a에 도시한 1비트 메모리셀영역(11)내의 구동용 MOSFET와 인접하는 구동용 MOSFET의 단면구조를 도시한 것으로서, 각각의 게이트전극(9c), (9d)의 소스측의 측벽에 형성된 사이드스페이서(6′) 아래에는 고농도 n형 불순물영역(15h), (15i)가 형성되어 있다.
또, 스테이틱형 랜덤 액세스 메모리셀내의 2개의 데이타선(10b), (10c)는 전송용 MOSFET의 드레인(또는 소스)인 고농도 n형 불순물영역(7b), (7c)에 접속구멍(20f), (20g)를 거쳐서 접속되어 있다.
다음에, 도 32 및 도 33을 사용해서 본 실시예의 제조공정에 대해서 설명한다. 도 32a∼도 32f 및 도 33a∼도 33f는 본 실시예에 의한 스테이틱형 랜덤 액세스 메모리셀의 각 제조공정에 있어서의 단면도로서 도 31a의 A-A′선의 단면도를 도 32a∼도 32f에, 도 31a의 B-B′선의 단면도를 도 33a∼도 33f에 도시한다. 본 실시예에서는 메모리셀에 사용되고 있는 실리콘기판내에 형성된 MOSFET는 모두 p형 웰내의 n채널 MOSFET이고, 메모리셀 주변회로에는 2중웰을 사용한 상보형MOS(CMOS)회로를 사용하고 있지만, p형 웰 또는 n형 웰의 단일웰구조라도 좋다. 또, 실리콘기판의 도전형에 대해서도 n형이라도 좋고, p형이라도 좋다. 또, 본 실시예에서는 메모리셀부의 제조공정에 대해서만 기술했지만, 주변의 CMOS회로의 제조방법에 대해서는 공지의 기술을 사용할 수 있다.
우선, 비저항10Ω·㎝정도의 n형 실리콘기판(16)내에 붕소의 이온주입법과 열확산법에 의해 불순물농도1016∼1018㎝-3, 깊이1∼5㎛의 p형 웰(1)을 형성한 후, 공지의 선택산화법(Local Oxidation of Silicon ; LOCOS)에 의해 p형 채널스토퍼층(1′)와 소자분리용의 실리콘산화막(필드산화막)(14)를 두께100∼1000㎚로 형성하고, 계속해서 MOSFET의 능동영역으로 되는 부분에 두께10∼30㎚의 게이트절연막(4)를 형성한다(도 32a, 도 33a). 다음에, 포토레지스트 마스크를 사용해서 플루오르산 용액을 사용한 습식에칭에 의해 상기 게이트절연막(4)의 일부에 접속구멍(8f)를 개구하고, 폴리실리콘을 감압기상화학성장법(LPCVD법)에 의해 300㎚의 두께로 퇴적시킨 후, 인을 n형 불순물로서 기상확산법에 의해 3×1021㎝-3의 양으로 도입하고, 포토리도그래피와 드라이에칭에 의해 게이트전극(9b), (9c), (9d)의 패턴으로 가공한다. 인의 양은 1019∼1021㎝-3정도로 좋다. 또, 이 때 미리 게이트절연막(4)의 일부에 마련된 접속구멍의 일부는 게이트전극의 드라이에칭시 에칭되어 실리콘홈(21)이 형성된다. 또, 게이트전극(9b)와 p형 웰(1)의 접속부에는 게이트전극 재료인 폴리실리콘막으로의 불순물의 첨가시 및 후의 열공정에 의해서 상기 접속부의 p형 웰(1)의 표면에는 고농도 n형 불순물영역(7′)가 형성된다(도 32b, 도 33b). 다음에, 상기 게이트전극(9b), (9c), (9d)를 이온주입의 마스크로 해서 자기정합적으로 인을 이온주입하는 소정의 어닐을 실시하여 1×1017㎝-3의 저농도 n형 불순물영역(3′)를 형성한다(도 32c, 도 33c).
다음에, 포토레지스트(25)를 이온주입의 마스크로 해서 자기정합적으로 비소의 n형 불순물이온(23)을 주입량2×1015㎝-2, 주입에너지40KeV로 이온을 주입하고, 900℃에서 10분의 어닐을 실시하고 활성화하여 고농도 n형 불순물영역(15′)를 형성한다. 또, 이 경우에 포토레지스트 마스크의 끝부분의 일부는 게이트전극상에 위치하게 되지만, 포토레지스트의 두께를 1∼2㎛로 하고 게이트전극의 두께에 비해서 충분히 두껍게 하면 포토레지스트 마스크의 설계치수에서의 치수변환이 매우 작아진다(도 32d, 도 33d). 또, 상기 이온주입은 주입량5×1014∼5×1015㎝-2의 범위, 주입에너지30∼80KeV범위에서 실행할 수 있다. 다음에, 포토레지스트(25)를 제거하고, LPCVD법을 사용해서 두께200㎚의 SiO2막을 단차 피복성이 좋게 퇴적시키고, 계속해서 방향성이 있는 드라이에칭으로 상기 SiO2막을 에칭하는 것에 의해 게이트전극(9b), (9c), (9d)와 사이드스페이서(6′)를 형성하고, 상기 게이트전극(9b), (9c), (9d)와 사이드스페이서(6′)를 이온주입 마스크로 해서 비소의 n형 불순물이온(24)를 주입량5×1015㎝-2, 주입에너지50KeV로 이온주입을 실행하고, 소정의 어닐을 실시하여 고농도 n형 불순물영역(7i), (7j), (7k)를 형성한다. 상기 SiO2막의 두께는 100∼400㎚의 범위로 좋다. 이 때, 사이드스페이서(6′)아래의 실리콘기판에는 고농도 n형 불순물영역(15g), (15h), (15i)와 저농도 n형 불순물영역(3t), (3w)가 형성되어 있다(도 32e, 도 33e). 다음에, LPCVD법에 의해 SiO2막(17)을 100㎚두께로 퇴적시키고, 계속해서 접속구멍(도시하지 않음)을 개구한 후, LPCVD법에 의해 폴리실리콘막을 퇴적시키고, 포토리도그래피와 드라이에칭에 의해 고저항소자의 형상으로 패터닝한 후, 포토레지스트를 이온주입의 마스크로 해서 고저항 폴리실리콘(19f), (19g), (19h) 이외의 부분에 비소이온을 주입량1×1015㎝-2, 주입에너지50KeV로 이온주입하고 소정의 어닐을 실시하여 저저항화하고, CVD법에 의해 두께50∼100㎚의 SiO2막과 두께100∼400㎚의 인을 함유한 SiO2막의 복합구조로 되어 있는 SiO2막(18)을 500㎚의 두께로 퇴적시키고, 접속구멍(도시하지 않음)을 개구한 후, 스퍼터링법에 의해 알루미늄을 0. 3∼2㎛의 두께로 퇴적시키고, 포토리도그래피와 드라이에칭에 의해 데이타선(10b), (10c), (10d)의 패턴으로 가공한다. 또, 미세한 접속구멍에서의 실리콘석출 등을 방지하기 위해 TiN이나 TiW등의 배리어성을 갖는 재료를 알루미늄전극의 아래에 도포해도 좋다.
실시예19
본 실시예는 상기 실시예18에 있어서의 스테이틱형 RAM장치에 있어서, 구동용 LDD MOSFET의 소스측 및 게이트전극과 실리콘기판의 직접 접속부의 저농도 불순물영역의 농도를 높게 하여 저저항화하는 다른 방법에 관한 것이다. 도 34a∼도 34c는 본 실시예에 의한 제조공정을 도시한 소자단면도이다. 상기 실시예18의 도 33a∼도 33c와 완전히 동일한 제조공정에 의해 게이트전극(9c), (9d), 저농도 n형 불순물영역(3′)를 형성한 후, LPCVD법을 사용해서 두께200㎚의 SiO2막을 단차피복성 좋게 퇴적시키고, 계속해서 방향성이 있는 드라이에칭으로 상기 SiO2막을 에칭하는 것에 의해 게이트전극(9c), (9d)의 측벽에 사이드스페이서(6′)를 형성하고, 이들 게이트전극(9c), (9d)와 사이드스페이서(6′) 및 포토레지스트(25)를 이온주입용 마스크로 해서 자기정합적으로 비소의 n형 불순물이온(23)을 주입량2×1015㎝-2, 주입에너지40KeV로 이온주입을 실행하고 포토레지스틀 제거한 후, 900℃의 온도에서 20분 어닐을 실시하여 고농도 n형 불순물영역(26)을 형성한다. 또, 상기 고농도 n형 불순물영역(26)을 형성하기 위한 불순물이온은 인이라도 좋다. 또, 어닐은 900∼950℃, 10∼30분의 범위에서 실시하는 것도 가능하다(도 34a). 다음에, 게이트전극(9c), (9d) 및 사이드스페이서(6′)를 이온주입의 마스크로 해서 자기정합적으로 비소의 n형 불순물이온(24)를 주입량5×1015㎝-2, 주입에너지50KeV로 이온주입을 실시하고, 소정의 어닐을 실시하여 고농도 n형 불순물영역(7i), (7j), (7k)를 형성한다. 이 때, 사이드스페이서(6′)의 아래의 실리콘기판에는 저농도 n형 불순물영역(3t), (3w)와 고농도 n형 불순물영역(26)이 형성되어 있다(도 34b). 이하, SiO2막(17), 고저항 폴리실리콘(19g), (19h), 데이타선(10c), (10d), SiO2막(18)의 제조공정은 실시예18과 동일하다(도 34c).
본 실시예에 의하면, 게이트상에 포토레지스트 마스크를 형성하는 경우의 마스크맞춤의 여유도를 증가시킬 수 있어 제조양품률을 향상시킬 수 있다.
실시예20
본 실시예는 실시예18 또는 실시예19에서 기술한 구동용 LDD MOSFET의 소스측의 저농도 n형 불순물영역에 고농도 n형 불순물영역을 형성한 구조 및 그 제조방법을 스테이틱형 RAM장치의 주변회로에 응용한 것이다. 도 35는 본 실시예에 의한 스테이틱형 RAM장치의 주변회로의 n채널 MOSFET의 평면배치도를 나타내고 있고, 도 33이나 도 34에 도시한 제조공정의 1실시예에서 이온주입의 마스크로서 사용하는 포토레지스트(25)를 도 35에 도시한 n형 불순물 이온도입영역(29)와 같은 형상으로 하는 것에 의해, n채널 MOSFET의 소스영역으로 되는 부분에 n형 불순물이온을 이온주입으로 도입할 수 있고, 소스영역을 형성하는 고농도 불순물영역(27a)와 게이트전극(28)의 끝부 사이에 원하는 농도의 고농도 불순물영역(27a′)를 배치할 수 있다.
본 실시예에 의하면, 스테이틱형 RAM장치의 주변회로에 사용되고 있는 n채널 MOSFET의 구동능력을 증대시킬 수 있으므로, 주변회로의 고속화를 실현할 수 있다. 또, 실시예는 n채널 MOSFET에 한정되지만, p채널 MOSFET에 대해서도 마찬가지로 본 실시예와 동일한 방법을 적용하는 것에 의해 주변회로의 동작속도를 더욱 증가시킬 수 있다.
실시예21
본 실시예는 실시예18에 있어서의 스테이틱형 랜덤 액세스 메모리셀의 부하소자의 도 31b에 도시한 고저항 폴리실리콘(19e), (19f), (19g), (19h)를 폴리실리콘막으로 형성한 p채널 MOSFET로 치환한 것이다. 도 36은 본 실시예에 의한 스테이틱형 랜덤 액세스 메모리셀의 부하소자의 부분의 1비트분의 평면도로서, 부하소자 이외에는 실시예18과 완전히 동일하다. 즉, 도 36에 있어서 실리콘기판상에 형성된 n채널 MOSFET상의 절연막상에 형성된 제2층째의 폴리실리콘막(33a), (33b)는 폴리실리콘막에 형성되는 p채널 MOSFET의 게이트전극으로서 접속구멍(20i), (20j)를 거쳐서 하지의 플립플롭회로의 기억노드에 접속되어 있다. 또, 상기 제2층째의 폴리실리콘막(33a), (33b)상에는 두께30㎚의 얇은 절연막이 형성되어 있고, 이 얇은 절연막의 일부에는 접속구멍(20k), (20ℓ)이 개구되고, 또 그 위에 제3층째의 폴리실리콘막이 형성되어 있다. 이 제3층째의 폴리실리콘막은 소스영역(35a), 채널영역(35b), 드레인영역(35c)로서 p채널 MOSFET를 구성하고, 또 소스영역(35f), 채널영역(35e), 드레인영역(35d)로서 다른 p채널 MOSFET를 구성한다. 이 2개의 p채널 MOSFET는 각각 플립플롭회로에 접속되어 도 37에 도시한 바와 같은 등가회로의 스테이틱형 랜덤 액세스 메모리셀을 구성하고 있다.
또, 이들의 실시예에서 도전형을 반대로 해도 좋은 것은 물론이다.
본 발명에 의하면 스테이틱형 랜덤 액세스 메모리셀의 구동용 MOSFET의 전달콘덕턴스를 작게 할 수 있으므로, 구동용 MOSFET의 채널폭을 작게 해도 전송용 MOSFET와 구동용 MOSFET의 전달콘덕턴스비를 일정하게 할 수 있다. 그러므로, 고집적화에 최적의 스테이틱형 랜덤 액세스 메모리셀을 갖는 반도체기억장치를 제공할 수 있다. 또, 구동용 MOSFET와 실리콘기판의 직접 접속부의 기생적인 저항을 저감할 수 있고 구동용 MOSFET의 소스측에 형성되는 기생적인 저항도 저감할 수 있으므로, 기억노드의 전위저하, 접지전위의 상승에 의한 메모리셀 동작의 불안정성을 개량할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명은 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (9)

  1. 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1의 구동용 MISFET와 제1의 부하소자를 직렬 접속해서 이루어지는 제1의 인버터회로 및 제2의 구동용 MISFET와 제2의 부하소자를 직렬 접속해서 이루어지는 제2의 인버터회로를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비한 반도체집적회로장치로서,
    상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고,
    상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고,
    제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고,
    제1의 배선과 제2의 배선은 상기 제1의 절연막상을 서로 상기 제1의 방향으로 연장하고,
    상기 제1의 배선은 상기 제1의 워드선 또는 제2의 워드선 중의 한쪽에 근접해서 마련되고, 또한 상기 제2의 배선은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽에 근접해서 마련되고,
    상기 제1 및 제2의 부하소자는 상기 제1의 절연막상에 형성됨과 동시에 상기 제1의 배선과 제2의 배선 사이에 배치되고,
    상기 제1의 부하소자는 그의 한쪽끝이 상기 제1의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고,
    상기 제2의 부하소자는 그의 한쪽끝이 상기 제2의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 반도체집적회로장치.
  2. 제1항에 있어서,
    상기 제1의 부하소자는 제1의 부하용 MISFET로 구성되고,
    상기 제2의 부하소자는 제2의 부하용 MISFET로 구성되고,
    상기 제1의 부하용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고,
    상기 제1의 부하용 MISFET의 소스영역과 상기 제1의 배선은 서로 전기적으로 접속되고,
    상기 제2의 부하용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고,
    상기 제2의 부하용 MISFET의 소스영역과 상기 제2의 배선은 서로 전기적으로 접속되는 반도체집적회로장치.
  3. 제2항에 있어서,
    상기 제1의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제1의 규소막내에 형성되고,
    상기 제2의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제2의 규소막내에 형성되는 반도체집적회로장치.
  4. 제3항에 있어서,
    상기 제1의 규소막은 상기 제1의 배선과 일체로 형성되고,
    상기 제2의 규소막은 상기 제2의 배선과 일체로 형성되는 반도체집적회로장치.
  5. 제4항에 있어서,
    상기 제1의 배선은 상기 제2의 워드선에 근접해서 마련되고,
    상기 제2의 배선은 상기 제1의 워드선에 근접해서 마련되는 반도체집적회로장치.
  6. 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1 및 제2의 구동용 MISFET, 상기 제1의 구동용 MISFET와 전원선 사이에 전기적으로 접속된 제1의 부하소자 및 상기 제2의 구동용 MISFET와 상기 전원선 사이에 전기적으로 접속된 제2의 부하소자를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비한 반도체집적회로장치로서,
    상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고,
    상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고,
    제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고,
    상기 전원선은 상기 제1의 절연막상에 형성되고,
    상기 제1 및 제2의 부하소자는 상기 제1의 워드선과 제2의 워드선 사이에 있어서 상기 제1의 절연막상에 형성되고,
    상기 제1의 부하소자의 한쪽끝은 상기 제1의 워드선 또는 상기 제2의 워드선 중의 한쪽의 근방에 있어서 상기 전원선에 전기적으로 접속되고,
    상기 제1의 부하소자의 다른쪽끝은 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고,
    상기 제2의 부하소자의 한쪽끝은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽의 근방에 있어서 상기 전원선에 전기적으로 접속되고,
    상기 제2의 부하소자의 다른쪽끝은 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 반도체집적회로장치.
  7. 제6항에 있어서,
    상기 제1의 부하소자는 제1의 부하용 MISFET로 구성되고,
    상기 제2의 부하소자는 제2의 부하용 MISFET로 구성되고,
    상기 제1의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제1의 규소막내에 형성되고,
    상기 제2의 부하용 MISFET의 소스영역, 채널영역, 드레인영역은 제2의 규소막내에 형성되고,
    상기 제1의 부하용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고,
    상기 제2의 부하용 MISFET의 게이트전극과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 구동용 MISFET의 드레인영역이 서로 전기적으로 접속되고,
    상기 제1 및 제2의 부하용 MISFET의 소스영역은 상기 전원선에 전기적으로 접속되는 반도체집적회로장치.
  8. 게이트전극이 제1의 워드선에 전기적으로 접속된 제1의 전송용 MISFET, 게이트전극이 제2의 워드선에 전기적으로 접속된 제2의 전송용 MISFET, 제1의 구동용 MISFET와 제1의 부하소자를 직렬 접속해서 이루어지는 제1의 인버터회로 및 제2의 구동용 MISFET와 제2의 부하소자를 직렬 접속해서 이루어지는 제2의 인버터회로를 갖고, 상기 제1의 구동용 MISFET의 드레인영역과 상기 제2의 구동용 MISFET의 게이트전극과 상기 제1의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속되고, 상기 제2의 구동용 MISFET의 드레인영역과 상기 제1의 구동용 MISFET의 게이트전극과 상기 제2의 전송용 MISFET의 소스 또는 드레인영역이 서로 전기적으로 접속된 메모리셀을 구비하고, 상기 메모리셀은 전원선과 접지선 사이에 전기적으로 접속되어 이루어지는 반도체집적회로장치로서,
    상기 제1의 워드선과 상기 제2의 워드선은 반도체기판의 주면상을 서로 제1의 방향으로 연장해서 마련되고,
    상기 제1 및 제2의 구동용 MISFET는 상기 제1의 워드선과 제2의 워드선 사이에 배치되고,
    제1의 절연막은 상기 제1 및 제2의 구동용 MISFET상과 제1 및 제2의 전송용 MISFET상에 형성되고,
    상기 전원선은 제1의 배선과 제2의 배선으로 구성되고, 그들 제1의 배선과 제2의 배선은 상기 제1의 절연막상을 서로 상기 제1의 방향으로 연장하고,
    상기 제1의 배선은 상기 제1의 워드선 또는 제2의 워드선 중의 한쪽에 근접해서 마련되고, 또한 상기 제2의 배선은 상기 제1의 워드선 또는 상기 제2의 워드선중의 다른쪽에 근접해서 마련되고,
    상기 제1 및 제2의 부하소자는 상기 제1의 절연막상에 형성됨과 동시에 상기 제1의 배선과 제2의 배선 사이에 배치되고,
    상기 제1의 부하소자는 그의 한쪽끝이 상기 제1의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제1의 구동용 MISFET의 드레인영역에 전기적으로 접속되고,
    상기 제2의 부하소자는 그의 한쪽끝이 상기 제2의 배선에 전기적으로 접속됨과 동시에 그의 다른쪽 끝이 상기 제2의 구동용 MISFET의 드레인영역에 전기적으로 접속되는 반도체집적회로장치.
  9. 제8항에 있어서,
    상기 접지선은 굴곡배치를 이루고 있는 반도체집적회로장치.
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