JPS6136384B2 - - Google Patents
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- JPS6136384B2 JPS6136384B2 JP53092438A JP9243878A JPS6136384B2 JP S6136384 B2 JPS6136384 B2 JP S6136384B2 JP 53092438 A JP53092438 A JP 53092438A JP 9243878 A JP9243878 A JP 9243878A JP S6136384 B2 JPS6136384 B2 JP S6136384B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
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- H01L21/76—Making of isolation regions between components
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】
本発明は半導体記憶装置と、その装置の構成部
品を含む個々のメモリ・セルに関し、とくに、セ
ンス線すなわち読み出し線とそれに出入りするＶ
溝形の異方性エツチングを用いてMOS形ランダ
ム・アクセス・メモリ（RAM）装置のRAMセル
の実装密度を向上させたMOS RAM装置用のメ
モリ・セルに関する。
品を含む個々のメモリ・セルに関し、とくに、セ
ンス線すなわち読み出し線とそれに出入りするＶ
溝形の異方性エツチングを用いてMOS形ランダ
ム・アクセス・メモリ（RAM）装置のRAMセル
の実装密度を向上させたMOS RAM装置用のメ
モリ・セルに関する。
MOS形RAM装置の使用はすでに普及し、かつ
増大し続けている。1970年に1kビツトのMOS形
ダイナミツクRAM装置が導入されて以来急速に
開発が進み、今や半導体記憶装置がコア式のもの
をしのぐまでに至つている。
増大し続けている。1970年に1kビツトのMOS形
ダイナミツクRAM装置が導入されて以来急速に
開発が進み、今や半導体記憶装置がコア式のもの
をしのぐまでに至つている。
これらの記憶装置の製造コストの大半が、チツ
プ上の回路網の製造にかかるよりもむしろ、ボン
デング、パツケージング、試験、操作といつた過
程で費やされているため、この分野の最近の開発
は、チツプ自体の動作効率を向上させる方法と
か、あるいは関連したセンス増幅回路を簡単化す
ることよりもむしろ、所定のシリコン・チツプに
収容されるメモリ・セルすなわち記憶セルの密度
を高める方法に集中した。従つて、今や4kビツ
トのRAM装置の生産が普及し、さらに16kビツト
のRAM装置も一般化しつつあり、また、いくつ
かの半導体製造会社は近い将来64kビツトと256k
ビツトのRAM装置の量産を開始するものとみら
れる。
プ上の回路網の製造にかかるよりもむしろ、ボン
デング、パツケージング、試験、操作といつた過
程で費やされているため、この分野の最近の開発
は、チツプ自体の動作効率を向上させる方法と
か、あるいは関連したセンス増幅回路を簡単化す
ることよりもむしろ、所定のシリコン・チツプに
収容されるメモリ・セルすなわち記憶セルの密度
を高める方法に集中した。従つて、今や4kビツ
トのRAM装置の生産が普及し、さらに16kビツト
のRAM装置も一般化しつつあり、また、いくつ
かの半導体製造会社は近い将来64kビツトと256k
ビツトのRAM装置の量産を開始するものとみら
れる。
数タイプのMOS形RAM装置が現在入手可能
で、これらの装置は３つの広いカテゴリに分類さ
れる。まず、最も一般的なタイプは1975年９月30
日にN.キタガワ氏が取得した米国特許No.3909631
に記載されている。１トランジスタ形の半導体記
憶セルである。この種のメモリ・セルは1976年５
月３日にキタガワおよびマツクアレクサンダーが
出願した米国特願No.648594と1976年６月１日にホ
ワイト、マツクアダムズ及びレツドワインの出願
した米国特願No.691735（米国特許第4081701号）
にも記載されている。上記特許及び米国出願は本
願出願人にすべて譲渡されている。１トランジス
タ・メモリ・セルについては“Electronics”誌
1973年９月13日号の116〜121頁と1976年５月13日
号の81〜86頁に詳説されている。第２のタイプの
半導体記憶セルは、ダブル・レベル・ポリシリコ
ン・ゲートを用いたMOS形RAMセルの概念であ
る。最後に、第３のタイプのMOS形RAMは、Al
F.タツシユ Jr.らが1975年３月３日に出願した
米国特願No.554889（米国特許第4060738号）や
“IEEE Journal of Solid State Circuits”，Vol.
SC―11，No.１（1976年２月）58〜63頁および
Vol.SC―11，No.５（1976年10月）575〜585頁に
記載されているような、いわゆる電荷結合形
RAMである。
で、これらの装置は３つの広いカテゴリに分類さ
れる。まず、最も一般的なタイプは1975年９月30
日にN.キタガワ氏が取得した米国特許No.3909631
に記載されている。１トランジスタ形の半導体記
憶セルである。この種のメモリ・セルは1976年５
月３日にキタガワおよびマツクアレクサンダーが
出願した米国特願No.648594と1976年６月１日にホ
ワイト、マツクアダムズ及びレツドワインの出願
した米国特願No.691735（米国特許第4081701号）
にも記載されている。上記特許及び米国出願は本
願出願人にすべて譲渡されている。１トランジス
タ・メモリ・セルについては“Electronics”誌
1973年９月13日号の116〜121頁と1976年５月13日
号の81〜86頁に詳説されている。第２のタイプの
半導体記憶セルは、ダブル・レベル・ポリシリコ
ン・ゲートを用いたMOS形RAMセルの概念であ
る。最後に、第３のタイプのMOS形RAMは、Al
F.タツシユ Jr.らが1975年３月３日に出願した
米国特願No.554889（米国特許第4060738号）や
“IEEE Journal of Solid State Circuits”，Vol.
SC―11，No.１（1976年２月）58〜63頁および
Vol.SC―11，No.５（1976年10月）575〜585頁に
記載されているような、いわゆる電荷結合形
RAMである。
これらのタイプの先行技術のMOS形RAMの
各々は動作特性が異なり、各々がそれぞれの利点
と欠点とをもつているが、いくつかの構造的な特
徴はすべての従来のMOS RAM装置に共弾通し
ている。１トランジスタ形MOS RAMセルとダ
ブル・レベル・ポリシリコンMOS RAMセルが
“IEEE Journal of Solid State Circuits”Vol.
SC―11，No.５（1976年10月）の583頁の第１０Ａ
図と第１０Ｂ図にそれぞれ図示されている。同誌
575頁の第１Ａ図には電荷結合形MOS RAMが図
示されている。これらの図に示されているとお
り、セルは普通ｐ形シリコン材料の基体上につく
られており、装置の表面近くのN+拡散材料のビ
ツト（もしくはセンス）線を利用し、二酸化シリ
コンの層によつて転移ゲートから分離されてい
る。すべてのセルは小形の幾何形状のコンデンサ
（容量）によつて形成された蓄積領域と、装置の
表面近くに相互に隣り合う小形の幾何形状トラン
ジスタによつて形成された転移領域を持ち、転移
領域がN+イオンを拡散したセンス線と蓄積領域
との間に横方向に配置されるようにつくられてい
る。トランジスタは、このようにしてセンス線と
蓄積領域を結合し、これらの両者の間を選択的に
絶縁分離する。２進数字の“１”はトランスフ
ア・ゲートすなわち転移ゲートにパルスを送るこ
とによつてRAMセルに書込みができ、それによ
つて、トランジスタを導通させ、電荷をコンデン
サに集めることができるようにする。２進数字
“０”は同じく電荷がコンデンサに流れ込まない
ようにすることによつてセルに書き込みができ
る。するとトランジスタはオフ状態になつて情報
を蓄積する。電荷の有無は転移ゲートを選択的に
タイミング動作させることに関連してセンス線に
よつて検出することができる。これらの先行技術
のRAMセルの機械的な構造にはいくつかの固有
の欠点がある。
各々は動作特性が異なり、各々がそれぞれの利点
と欠点とをもつているが、いくつかの構造的な特
徴はすべての従来のMOS RAM装置に共弾通し
ている。１トランジスタ形MOS RAMセルとダ
ブル・レベル・ポリシリコンMOS RAMセルが
“IEEE Journal of Solid State Circuits”Vol.
SC―11，No.５（1976年10月）の583頁の第１０Ａ
図と第１０Ｂ図にそれぞれ図示されている。同誌
575頁の第１Ａ図には電荷結合形MOS RAMが図
示されている。これらの図に示されているとお
り、セルは普通ｐ形シリコン材料の基体上につく
られており、装置の表面近くのN+拡散材料のビ
ツト（もしくはセンス）線を利用し、二酸化シリ
コンの層によつて転移ゲートから分離されてい
る。すべてのセルは小形の幾何形状のコンデンサ
（容量）によつて形成された蓄積領域と、装置の
表面近くに相互に隣り合う小形の幾何形状トラン
ジスタによつて形成された転移領域を持ち、転移
領域がN+イオンを拡散したセンス線と蓄積領域
との間に横方向に配置されるようにつくられてい
る。トランジスタは、このようにしてセンス線と
蓄積領域を結合し、これらの両者の間を選択的に
絶縁分離する。２進数字の“１”はトランスフ
ア・ゲートすなわち転移ゲートにパルスを送るこ
とによつてRAMセルに書込みができ、それによ
つて、トランジスタを導通させ、電荷をコンデン
サに集めることができるようにする。２進数字
“０”は同じく電荷がコンデンサに流れ込まない
ようにすることによつてセルに書き込みができ
る。するとトランジスタはオフ状態になつて情報
を蓄積する。電荷の有無は転移ゲートを選択的に
タイミング動作させることに関連してセンス線に
よつて検出することができる。これらの先行技術
のRAMセルの機械的な構造にはいくつかの固有
の欠点がある。
第１に、従来のRAM装置におけるN+ビツト線
の拡散は、製造プロセスの後半段階として行なわ
れるのでこの層のドープ・レベルは制限される。
それは、この段階において高レベルの不純物を注
入するために要する加熱が、電荷結合形MOS
RAMセルの表面におけるダブル・インプラント
部すなわち二重注入部の場合のように、装置の表
面にすでに注入されている不純物のレベルを妨害
するからである。しかしながら、センス線のシー
ト・ライン抵抗の減少は、センス線と結びつき、
得られるデータ速度の制約となるRC時定数を小
さくすることになるから、センス線のシート・ラ
イイン抵抗を下げるためにセンス線層内の不純物
レベルをできるだけ高くすることが望ましい。
の拡散は、製造プロセスの後半段階として行なわ
れるのでこの層のドープ・レベルは制限される。
それは、この段階において高レベルの不純物を注
入するために要する加熱が、電荷結合形MOS
RAMセルの表面におけるダブル・インプラント
部すなわち二重注入部の場合のように、装置の表
面にすでに注入されている不純物のレベルを妨害
するからである。しかしながら、センス線のシー
ト・ライン抵抗の減少は、センス線と結びつき、
得られるデータ速度の制約となるRC時定数を小
さくすることになるから、センス線のシート・ラ
イイン抵抗を下げるためにセンス線層内の不純物
レベルをできるだけ高くすることが望ましい。
第２に、従来のRAM装置のセンス線は装置の
表面近くにあり、二酸化シリコンの薄層だけでト
ランスフア・ゲートから分離されているから、そ
のゲートのタイミング動作は、装置に誤動作が生
じないように外部増幅回路によつてろ波されなけ
ればならないゲートとセンス線間の容量結合のた
めに、センス線に沿つて小電圧を印加する。
表面近くにあり、二酸化シリコンの薄層だけでト
ランスフア・ゲートから分離されているから、そ
のゲートのタイミング動作は、装置に誤動作が生
じないように外部増幅回路によつてろ波されなけ
ればならないゲートとセンス線間の容量結合のた
めに、センス線に沿つて小電圧を印加する。
蓄積領域は論理的に転移領域を介してセンス線
に接続されていなければならないから、これらの
領域は、普通チツプの表面に互に隣りあわせに作
られており、その結果が密度の固有損失となり、
その密度はこれら３領域の物理的な幅の和によつ
て制約される。
に接続されていなければならないから、これらの
領域は、普通チツプの表面に互に隣りあわせに作
られており、その結果が密度の固有損失となり、
その密度はこれら３領域の物理的な幅の和によつ
て制約される。
加えて、電荷結合形RAMの概念を用いること
により製作が複雑になる。つまり、この構造は、
“IEEE Journal of Solid State Circuits”Vol・
SC―11.No.５（1976年10月）に掲載の論文の575
頁第１図に示されているように、装置の表面にＰ
形とＮ形の不純物のダブル・インプラントを用い
ている。その図についての議論に述べられている
ように、蓄積領域は浅いＮ形イオンのインプラン
ト部と比較的深いＰ形イオンのインプラント部を
含み、トランスフア領域すなわち転移領域にはイ
ンプラント部がない。セルの読出／書込動作を破
壊するような転移領域の電位障壁を回避するため
に２つの領域の境界にあるＰ形インプラント部の
縁部がＮ形不純物イオン・インプラント部と合致
するかもしくはその内側にあることが決定的に重
要である。これらの領域が正確に整合しそこなう
と、不良の装置ができてしまう。したがつて、整
合公差すなわちアライメント公差は従来の電荷結
合形RAMの製造プロセスの信頼性の決定的な限
界となる。
により製作が複雑になる。つまり、この構造は、
“IEEE Journal of Solid State Circuits”Vol・
SC―11.No.５（1976年10月）に掲載の論文の575
頁第１図に示されているように、装置の表面にＰ
形とＮ形の不純物のダブル・インプラントを用い
ている。その図についての議論に述べられている
ように、蓄積領域は浅いＮ形イオンのインプラン
ト部と比較的深いＰ形イオンのインプラント部を
含み、トランスフア領域すなわち転移領域にはイ
ンプラント部がない。セルの読出／書込動作を破
壊するような転移領域の電位障壁を回避するため
に２つの領域の境界にあるＰ形インプラント部の
縁部がＮ形不純物イオン・インプラント部と合致
するかもしくはその内側にあることが決定的に重
要である。これらの領域が正確に整合しそこなう
と、不良の装置ができてしまう。したがつて、整
合公差すなわちアライメント公差は従来の電荷結
合形RAMの製造プロセスの信頼性の決定的な限
界となる。
簡単に言えば、本発明によるRAM装置用メモ
リ・セルの１つ１つは、センス線としてシリコン
のドープ領域を利用しており、この領域は逆導電
形のシリコン基板に深く埋め込まれている。この
作業は製造プロセスの第１工程として行なわれ、
したがつて、センス領域に高レベルの不純物を使
用することができる。この装置の転移領域は埋め
込まれたセンス線領域に延びる異方性エツチング
でつくられたＶ溝により形成され、この溝にデポ
ジツト（被着）された多結晶シリコン層はトラン
スフア・ゲートすなわち装置の語線すなわちワー
ド線を形成する。蓄積領域は装置の表面に多結晶
シリコンのデポジツト層によつて形成されるが、
この表面はセルの電荷容量を増すＮ形とＰ形のイ
オン不純物のダブル・インプラント部によつて修
正されている。蓄積領域はＶ溝の壁に沿つて形成
された転移領域によつてセンス線と論理的に接続
される。センス領域は蓄積ゲートから離れた装置
表面の下側に配置されているから、タイミング送
りは事実上なくなり、したがつて、外部のセンス
増幅回路の設計はきわめて簡単化される。セルの
密度は、センス線がセル表面で転移領域と蓄積領
域とに隣り合うのではなくむしろこれらの下側に
置かれること、および転移領域が装置表面に沿つ
て横方向に形成されるのではなくむしろＶ溝の縁
部に沿つて装置表面内に部分的に形成されること
によつて大幅に向上する。そのため蓄積領域とセ
ル領域の面積比は最も小形の従来型MOS RAM
セルの２倍に向上することが確かめられた。他に
もＶ溝のエツチングによつて得られる利点があ
る。このＶ溝は蓄積領域と転移領域の境界にイン
プラント部を自己整合（セルフ・アライン）させ
るため、この実施例にもとづくRAMセルの製造
をきわめて簡単にする。最後に、このRAMセル
の動作特性は従来方法によるRAMセルのそれと
同一であるから、電圧レベルないし回路素子を変
更する必要がない。
リ・セルの１つ１つは、センス線としてシリコン
のドープ領域を利用しており、この領域は逆導電
形のシリコン基板に深く埋め込まれている。この
作業は製造プロセスの第１工程として行なわれ、
したがつて、センス領域に高レベルの不純物を使
用することができる。この装置の転移領域は埋め
込まれたセンス線領域に延びる異方性エツチング
でつくられたＶ溝により形成され、この溝にデポ
ジツト（被着）された多結晶シリコン層はトラン
スフア・ゲートすなわち装置の語線すなわちワー
ド線を形成する。蓄積領域は装置の表面に多結晶
シリコンのデポジツト層によつて形成されるが、
この表面はセルの電荷容量を増すＮ形とＰ形のイ
オン不純物のダブル・インプラント部によつて修
正されている。蓄積領域はＶ溝の壁に沿つて形成
された転移領域によつてセンス線と論理的に接続
される。センス領域は蓄積ゲートから離れた装置
表面の下側に配置されているから、タイミング送
りは事実上なくなり、したがつて、外部のセンス
増幅回路の設計はきわめて簡単化される。セルの
密度は、センス線がセル表面で転移領域と蓄積領
域とに隣り合うのではなくむしろこれらの下側に
置かれること、および転移領域が装置表面に沿つ
て横方向に形成されるのではなくむしろＶ溝の縁
部に沿つて装置表面内に部分的に形成されること
によつて大幅に向上する。そのため蓄積領域とセ
ル領域の面積比は最も小形の従来型MOS RAM
セルの２倍に向上することが確かめられた。他に
もＶ溝のエツチングによつて得られる利点があ
る。このＶ溝は蓄積領域と転移領域の境界にイン
プラント部を自己整合（セルフ・アライン）させ
るため、この実施例にもとづくRAMセルの製造
をきわめて簡単にする。最後に、このRAMセル
の動作特性は従来方法によるRAMセルのそれと
同一であるから、電圧レベルないし回路素子を変
更する必要がない。
次に、添付図面を参照して本発明の実施例を説
明する。第１図は本発明の第１実施例による複数
個のMOS RAMセルを持つランダム・アクセ
ス・メモリ装置の透視横断面図である。ランダ
ム・アクセス・メモリ装置は一部分だけ示されて
おり、その装置は個々のMOS RAMセルのマト
リツクスによつて画定されていると解すべきであ
る。第１図に示されるように矢印Ｘの方向に延び
るセルはセルの行（行セル）を形成し、N+シリ
コンの拡散領域によつて画定された共通の埋め込
みビツト線すなわちセンス線１１を共有してい
る。この拡散領域はその１端が装置の表面まで延
び、装置の表面の領域１２で終端している。この
領域１２はセンス増幅器と、Ｘ方向に沿つて作ら
れ、共通のセンス線１１により接続されたセルに
確実に電気的にアクセスできるようにするための
ボンド領域とを含んでいる。Ｙ方向に延びるセル
は、第１図に矢印で示されるように共通のＶ溝１
６のなかに設けられ、共通の蓄積ゲート２０と転
移ゲート２２を共有するセル・マトリツクスの列
を形成する。蓄積ゲート２０は装置表面のＶ溝１
６に隣接してデポジツトされた多結晶シリコンの
第１層によつて形成され、トランスフア・ゲート
２２はＶ溝１６内にデポジツトされた多結晶シリ
コンの第２層によつて形成されている。この装置
は後でくわしく説明するが、共通センス線１１に
沿う容量を減らすために低濃度にドープされても
よいＰチヤンネル・シリコン基板１０の層上に作
られている。共通センス線１１はN+ドナー不純
物の層を基板材料１０中に拡散することにより形
成される。この層のドープ量は、後に説明すると
おり、共通センス線１１の面抵抗を減らすために
非常に高く、およそ1020／cm3程度までにする。Ｐ
チヤンネルのエピタキシヤル層１３は共通センス
線１１の上に位置し、層１３は周知の方法によつ
て基板１０の上に成長させる。エピタキシヤル層
１３の表面はＰ形イオン１４とＮ形イオン１５の
ダブル・インプラント部によつて修正されてい
る。Ｐ形イオンのインプラント領域は比較的深い
インプラント部であり（3000〜10000Å）、Ｎ形イ
オンのインプラント領域は比較的浅い（500〜
1500Å）。個々のセル列は、エピタキシヤル層１
３を通してＹ方向と共通センス線１１内へと延び
る異方性エツチングのＶ溝１６によつて形成され
る。比較的薄い二酸化シリコンの絶縁表面層１７
が装置の表面に沿つてデポジツトされている。二
酸化シリコン層１７は個々のセルの領域内では厚
さが一様であるばかりでなく、ランダム・アクセ
ス・メモリ装置を構成するセル列を分離するフイ
ールド 酸化物領域１８をなす枠形の厚みのある
部分を含む。この厚くされたフイールド酸化物領
域１８の下には、チヤンネル・ストツパ層を形成
するP+形ドープ層１９がある。セル用の蓄積ゲ
ートを形成する多結晶シリコンの第１層２０は、
装置表面の相次ぐＶ溝１６とＶ溝１６の間の絶縁
層１７上にデポジツトされている。酸化シリコン
の第２の絶縁層２１は、第１の多結晶シリコン層
２０と、装置のＶ溝１６内にデポジツトされた多
結晶シリコンの第２層２２を分離する。この第２
層２２は厚くされたフイールド酸化物部分１８の
縁部まで延びて終端しているがセル列を接続しな
い。
明する。第１図は本発明の第１実施例による複数
個のMOS RAMセルを持つランダム・アクセ
ス・メモリ装置の透視横断面図である。ランダ
ム・アクセス・メモリ装置は一部分だけ示されて
おり、その装置は個々のMOS RAMセルのマト
リツクスによつて画定されていると解すべきであ
る。第１図に示されるように矢印Ｘの方向に延び
るセルはセルの行（行セル）を形成し、N+シリ
コンの拡散領域によつて画定された共通の埋め込
みビツト線すなわちセンス線１１を共有してい
る。この拡散領域はその１端が装置の表面まで延
び、装置の表面の領域１２で終端している。この
領域１２はセンス増幅器と、Ｘ方向に沿つて作ら
れ、共通のセンス線１１により接続されたセルに
確実に電気的にアクセスできるようにするための
ボンド領域とを含んでいる。Ｙ方向に延びるセル
は、第１図に矢印で示されるように共通のＶ溝１
６のなかに設けられ、共通の蓄積ゲート２０と転
移ゲート２２を共有するセル・マトリツクスの列
を形成する。蓄積ゲート２０は装置表面のＶ溝１
６に隣接してデポジツトされた多結晶シリコンの
第１層によつて形成され、トランスフア・ゲート
２２はＶ溝１６内にデポジツトされた多結晶シリ
コンの第２層によつて形成されている。この装置
は後でくわしく説明するが、共通センス線１１に
沿う容量を減らすために低濃度にドープされても
よいＰチヤンネル・シリコン基板１０の層上に作
られている。共通センス線１１はN+ドナー不純
物の層を基板材料１０中に拡散することにより形
成される。この層のドープ量は、後に説明すると
おり、共通センス線１１の面抵抗を減らすために
非常に高く、およそ1020／cm3程度までにする。Ｐ
チヤンネルのエピタキシヤル層１３は共通センス
線１１の上に位置し、層１３は周知の方法によつ
て基板１０の上に成長させる。エピタキシヤル層
１３の表面はＰ形イオン１４とＮ形イオン１５の
ダブル・インプラント部によつて修正されてい
る。Ｐ形イオンのインプラント領域は比較的深い
インプラント部であり（3000〜10000Å）、Ｎ形イ
オンのインプラント領域は比較的浅い（500〜
1500Å）。個々のセル列は、エピタキシヤル層１
３を通してＹ方向と共通センス線１１内へと延び
る異方性エツチングのＶ溝１６によつて形成され
る。比較的薄い二酸化シリコンの絶縁表面層１７
が装置の表面に沿つてデポジツトされている。二
酸化シリコン層１７は個々のセルの領域内では厚
さが一様であるばかりでなく、ランダム・アクセ
ス・メモリ装置を構成するセル列を分離するフイ
ールド 酸化物領域１８をなす枠形の厚みのある
部分を含む。この厚くされたフイールド酸化物領
域１８の下には、チヤンネル・ストツパ層を形成
するP+形ドープ層１９がある。セル用の蓄積ゲ
ートを形成する多結晶シリコンの第１層２０は、
装置表面の相次ぐＶ溝１６とＶ溝１６の間の絶縁
層１７上にデポジツトされている。酸化シリコン
の第２の絶縁層２１は、第１の多結晶シリコン層
２０と、装置のＶ溝１６内にデポジツトされた多
結晶シリコンの第２層２２を分離する。この第２
層２２は厚くされたフイールド酸化物部分１８の
縁部まで延びて終端しているがセル列を接続しな
い。
このランダム・アクセス・メモリ装置の個々の
セルの構造とその製造方法は第２Ａ図ないし第２
Ｅ図に製造プロセスの段階別に横断面図で示され
ている。第２Ａ図はMOS RAMセルがＰチヤン
ネルシリコンの基板層１０に作られている場合を
図示しているが、Ｎチヤンネル・シリコンを、そ
れに応じて各層のチヤンネルの配向を変えて用い
てもよいと解すべきである。基板層１０はそのプ
レーナ上面に沿つてMOS、RAMセルのセンス領
域を形成するN+イオン層１１を拡散する。セン
ス領域１１のドナー濃度レベルは比較的高く、お
そらく1020／cm3程度の不純物濃度になる。これに
対して基板層１０のほうは低濃度にドープしてあ
る。センス線領域１１と基板材料１０との間の接
合は固有容量を持つたダイオードを形成する。セ
ンス領域１１を通して電気信号をできるだけ迅速
に、できるだけ劣化を少なくして伝播する必要が
あり、また、この伝播能力はその接合に関連した
RC時定数によつて制限されるから、センス領域
１１の抵抗と、PN接合に関連した容量の両方を
低減することが望ましい。これは基板材料１０の
ドープ・レベルを下げてPN接合の空間電荷領域
の幅をひろげることにより、またセンス領域１１
のドープ・レベルを上げて、センス線領域１１内
で導通に用いうる電子の数を増すことによつて達
成される。第２Ａ図に示されるように、エピタキ
シヤル層１３は基板材料１０のプレーナ上面に沿
つて、拡散センス領域１１上に成長される。比較
的薄い二酸化シリコン（Sio2）の絶縁層１７がエ
ピタキシヤル層１３のプレーナ上面に沿つてデポ
ジツトされ、また絶縁層１７のプレーナ上面には
窒化シリコン（Si3N4）の層２４がデポジツトされ
る。つぎに、第２Ｂ図に示されるように、Si3N4
層２４の装置画定用領域を完全に残し、かつ装置
の表面の一部を覆うために、Si3N4層２４がマス
クされ、エツチングにより部分的にとり除かれ
る。Ｐ形材料を高濃度にドープした部分１９は、
エピタキシヤル層１３内にインプラントされ、チ
ヤンネル・ストツパ領域として働くが、MOS形
ランダム・アクセス・メモリ装置の表面で隣接し
あうセルを電気的に絶縁分離するのに用いられ
る。装置画定用領域２４はその下側にＰ形材料１
９がインプラントされないようにする。そのた
め、層２４を取り囲むエピタキシヤル層１３の表
面の真下にチヤンネル・ストツパ領域が位置す
る。比較的厚い酸化物層１８が装置表面のチヤン
ネル・ストツパ領域１９上全体に成長され、装置
画定用窒化シリコン層２４をとりかこみ、この窒
化シリコン層はフイールド酸化物層１８の成長を
阻止する。比較的厚めの酸化物層１８はMOS
RAMセルの境界を画定する。この層１８はMOS
RAM装置の表面上の隣接セルを絶縁分離するの
に用いられる。第２Ｃ図に示されるように、装置
画定用用窒化シリコン層２４はつぎにとり除か
れ、エピタキシヤル層１３の表面は、比較的深
い、第２Ｃ図に―符号で示されたＰ形材料１４で
なる比較的深いインプラント部（3000〜10000
Å）と、同図に＋符号で示されるＮ形材料１５で
なる比較的浅いインプラント部（500〜1500Å）
によつて修正されている。比較的深いＰ形インプ
ラント部１４は特性的には硼素イオンであり、比
較的浅いＮ形インプラント部１５は特性的には砒
素イオンであるが、他の適当な元素を用いてもか
まわない。これらのインプラント部は、周知のイ
オン・インプラント技術、たとえば1976年11月10
日出願の、本出願人に譲渡されたAl.F.タツシユ
Jr.の米国特願No.740528の12〜13頁に記載されて
いるような技術を用いてつくられる。この比較的
厚いフイールド酸化物層１８はイオン注入プロセ
ス中にその下側にＮ形ドープ剤とＰ形ドープ剤を
デポジツトしないようにする。そのため、フイー
ルド酸化物層１８の境界内にセルが選択的に形成
されることになる。エピタキシヤル層１３の表面
位置のＰ形材料１４とＮ形材料１５とのダブル・
インプラント部は後に詳しく説明するが、表面電
位を修正し、セルの蓄積領域の容量を増加させ
る。第２Ｄ図に示すように、幅Ｗの窓を有するマ
スク２５を適当なエツチング溶液に関連して用い
て、フイールド酸化物領域１８によつて限定され
た領域内にセルの表面に延びるＶ溝１６を画定す
る。Ｖ溝１６はエピタキシヤル層１３を貫ぬいて
延び、拡散センス領域１１内で終端している。Ｖ
溝１６はG.R.モハン・ラオらが1977年１月31日
に出願し、本出願人に譲渡された米国特願No.
763780に説明されているような異方性エツチング
により形成される。Ｐ形シリコン・エピタキシヤ
ル層１３の結晶面１００がエツチングによつて、
＜100＞の平面に対して54.7゜の角度位置にある
＜111＞面を露出させる。エツチングは、一般に
ヒドラジンを用い、自己停止形であるが、Ｖ溝１
６の深さはマスク２５の窓の幅Ｗによつてもつぱ
ら決まる。したがつて、窓幅Ｗは、エピタキシヤ
ル層１３の厚さに応じてセンス領域１１内にＶ溝
１６の終端が確実にされるように選択される。第
２Ｅ図に示すように、多結晶シリコンの第１層
は、Ｖ溝１６に隣接するセルの表面の、溝の外
に、フオトレジストを用いて選択的にデポジツト
され、この層２０の厚さはおよそ0.5ミクロンと
なる。二酸化シリコンの第２の絶縁層２１はセル
の全面に沿つて成長され、多結晶シリコンの第１
層２０を覆い、Ｖ溝１６の内にも存在し、その厚
さはおよそ2000Åとなる。最後に、多結晶シリコ
ンの第２層２２がＶ溝１６のなかで、酸化物層２
１の上側にデポジツトされるが、この第２層２２
は、セルの表面に沿つて厚い酸化物層１８によつ
て画定された領域内にフオトレジストを用いて
0.5ミクロンの厚さに選択的にデポジツトされて
いる。多結晶シリコンの第１層２０はMOS
RAMセルの蓄積ゲートとして働らき、いつぽう
多結晶シリコンの第２層２２はMOS RAMセル
の転移ゲートとして働らく。最後に、セルへの電
気的接続をうるため、周知のメタライズ技術によ
つてゲートとセンス領域１１に電極をとりつける
ことができる。
セルの構造とその製造方法は第２Ａ図ないし第２
Ｅ図に製造プロセスの段階別に横断面図で示され
ている。第２Ａ図はMOS RAMセルがＰチヤン
ネルシリコンの基板層１０に作られている場合を
図示しているが、Ｎチヤンネル・シリコンを、そ
れに応じて各層のチヤンネルの配向を変えて用い
てもよいと解すべきである。基板層１０はそのプ
レーナ上面に沿つてMOS、RAMセルのセンス領
域を形成するN+イオン層１１を拡散する。セン
ス領域１１のドナー濃度レベルは比較的高く、お
そらく1020／cm3程度の不純物濃度になる。これに
対して基板層１０のほうは低濃度にドープしてあ
る。センス線領域１１と基板材料１０との間の接
合は固有容量を持つたダイオードを形成する。セ
ンス領域１１を通して電気信号をできるだけ迅速
に、できるだけ劣化を少なくして伝播する必要が
あり、また、この伝播能力はその接合に関連した
RC時定数によつて制限されるから、センス領域
１１の抵抗と、PN接合に関連した容量の両方を
低減することが望ましい。これは基板材料１０の
ドープ・レベルを下げてPN接合の空間電荷領域
の幅をひろげることにより、またセンス領域１１
のドープ・レベルを上げて、センス線領域１１内
で導通に用いうる電子の数を増すことによつて達
成される。第２Ａ図に示されるように、エピタキ
シヤル層１３は基板材料１０のプレーナ上面に沿
つて、拡散センス領域１１上に成長される。比較
的薄い二酸化シリコン（Sio2）の絶縁層１７がエ
ピタキシヤル層１３のプレーナ上面に沿つてデポ
ジツトされ、また絶縁層１７のプレーナ上面には
窒化シリコン（Si3N4）の層２４がデポジツトされ
る。つぎに、第２Ｂ図に示されるように、Si3N4
層２４の装置画定用領域を完全に残し、かつ装置
の表面の一部を覆うために、Si3N4層２４がマス
クされ、エツチングにより部分的にとり除かれ
る。Ｐ形材料を高濃度にドープした部分１９は、
エピタキシヤル層１３内にインプラントされ、チ
ヤンネル・ストツパ領域として働くが、MOS形
ランダム・アクセス・メモリ装置の表面で隣接し
あうセルを電気的に絶縁分離するのに用いられ
る。装置画定用領域２４はその下側にＰ形材料１
９がインプラントされないようにする。そのた
め、層２４を取り囲むエピタキシヤル層１３の表
面の真下にチヤンネル・ストツパ領域が位置す
る。比較的厚い酸化物層１８が装置表面のチヤン
ネル・ストツパ領域１９上全体に成長され、装置
画定用窒化シリコン層２４をとりかこみ、この窒
化シリコン層はフイールド酸化物層１８の成長を
阻止する。比較的厚めの酸化物層１８はMOS
RAMセルの境界を画定する。この層１８はMOS
RAM装置の表面上の隣接セルを絶縁分離するの
に用いられる。第２Ｃ図に示されるように、装置
画定用用窒化シリコン層２４はつぎにとり除か
れ、エピタキシヤル層１３の表面は、比較的深
い、第２Ｃ図に―符号で示されたＰ形材料１４で
なる比較的深いインプラント部（3000〜10000
Å）と、同図に＋符号で示されるＮ形材料１５で
なる比較的浅いインプラント部（500〜1500Å）
によつて修正されている。比較的深いＰ形インプ
ラント部１４は特性的には硼素イオンであり、比
較的浅いＮ形インプラント部１５は特性的には砒
素イオンであるが、他の適当な元素を用いてもか
まわない。これらのインプラント部は、周知のイ
オン・インプラント技術、たとえば1976年11月10
日出願の、本出願人に譲渡されたAl.F.タツシユ
Jr.の米国特願No.740528の12〜13頁に記載されて
いるような技術を用いてつくられる。この比較的
厚いフイールド酸化物層１８はイオン注入プロセ
ス中にその下側にＮ形ドープ剤とＰ形ドープ剤を
デポジツトしないようにする。そのため、フイー
ルド酸化物層１８の境界内にセルが選択的に形成
されることになる。エピタキシヤル層１３の表面
位置のＰ形材料１４とＮ形材料１５とのダブル・
インプラント部は後に詳しく説明するが、表面電
位を修正し、セルの蓄積領域の容量を増加させ
る。第２Ｄ図に示すように、幅Ｗの窓を有するマ
スク２５を適当なエツチング溶液に関連して用い
て、フイールド酸化物領域１８によつて限定され
た領域内にセルの表面に延びるＶ溝１６を画定す
る。Ｖ溝１６はエピタキシヤル層１３を貫ぬいて
延び、拡散センス領域１１内で終端している。Ｖ
溝１６はG.R.モハン・ラオらが1977年１月31日
に出願し、本出願人に譲渡された米国特願No.
763780に説明されているような異方性エツチング
により形成される。Ｐ形シリコン・エピタキシヤ
ル層１３の結晶面１００がエツチングによつて、
＜100＞の平面に対して54.7゜の角度位置にある
＜111＞面を露出させる。エツチングは、一般に
ヒドラジンを用い、自己停止形であるが、Ｖ溝１
６の深さはマスク２５の窓の幅Ｗによつてもつぱ
ら決まる。したがつて、窓幅Ｗは、エピタキシヤ
ル層１３の厚さに応じてセンス領域１１内にＶ溝
１６の終端が確実にされるように選択される。第
２Ｅ図に示すように、多結晶シリコンの第１層
は、Ｖ溝１６に隣接するセルの表面の、溝の外
に、フオトレジストを用いて選択的にデポジツト
され、この層２０の厚さはおよそ0.5ミクロンと
なる。二酸化シリコンの第２の絶縁層２１はセル
の全面に沿つて成長され、多結晶シリコンの第１
層２０を覆い、Ｖ溝１６の内にも存在し、その厚
さはおよそ2000Åとなる。最後に、多結晶シリコ
ンの第２層２２がＶ溝１６のなかで、酸化物層２
１の上側にデポジツトされるが、この第２層２２
は、セルの表面に沿つて厚い酸化物層１８によつ
て画定された領域内にフオトレジストを用いて
0.5ミクロンの厚さに選択的にデポジツトされて
いる。多結晶シリコンの第１層２０はMOS
RAMセルの蓄積ゲートとして働らき、いつぽう
多結晶シリコンの第２層２２はMOS RAMセル
の転移ゲートとして働らく。最後に、セルへの電
気的接続をうるため、周知のメタライズ技術によ
つてゲートとセンス領域１１に電極をとりつける
ことができる。
この実施例のMOS RAMセルとMOS RAMセ
ルの類似回路との間の構造上の特徴の関係を第３
Ａ図と第３Ｂ図に示す。第３Ａ図のほうは本発明
による個々のMOS RAMセルの部分横断面図
で、第３Ｂ図のほうは同じセルの模式電気回路図
である。第３Ａ図に示されるように、本発明によ
るMOS RAMセルの蓄積領域はエピタキシヤル
層１３のなかのＶ溝１６に隣接した表面にある。
多結晶シリコンの第１層２０はコンデンサすなわ
ち蓄積キヤパシタ２７の一方の極板として働ら
き、二酸化シリコン１７の第１層は誘電体として
働らき、そしてエピタキシヤル層１３の表面はコ
ンデンサ２７の第２の極板として働らく。エピタ
キシヤル層１３表面のＰ形材料１４の深いインプ
ラント部とＮ形材料１５の浅いインプラント部か
ら成るダブル・インプラント部は第２のコンデン
サとして有効に働らき、Al.F.Tasch Jr.が1976
年11月10日出願し、本出願人に譲渡された米国特
願No.740528に説明されているように、セルの電荷
容量を増大させる。第３Ａ図に示されるように、
本発明によるMOS RAMセルお転移領域はＶ溝
１６の傾斜側面に沿うエピタキシヤル層１３のな
かにあり、Ｖ溝１６に隣接するセル表面からセン
ス領域１１まで延びている。MOSトランジスタ
２６は、多結晶シリコンの第２層２２をゲートと
し、二酸化シリコンの第２層２１とエピタキシヤ
ル層１３とにより構成されている。MOS RAM
セルの類似回路と認められる第３Ｂ図の電気回路
図に示されるように、Ｖ溝１６内に形成されるト
ランジスタ２６はセンス線１１を蓄積コンデンサ
２７に電気的に接続する。センス線１１はトラン
ジスタ２６のドレイン（又はソース）と電気的に
接続され、トランジスタ２６のソース（又はドレ
イン）は蓄積コンデンサ２７の１つの極板と電気
的に接続され、そして蓄積コンデンサ２７のもう
１つの極板は、多結晶シリコンの第１層２０によ
つて形成された蓄積ゲートでなり、その第２極板
は後にくわしく説明するとおり、アクセス用のト
ランジスタ２６を介して情報を受け、蓄積したり
するために適当な電圧に蓄積コンデンサ２７がバ
イアスされることを確実にするために基準電圧
Vddに接続されている。これらの複数のMOS
RAMセルが第１図のMOS RAM装置におけるよ
うなセル・マトリツクスとしてつくられるとき、
多結晶シリコンの第２層２２はセルの列のための
語線として働らき、一方センス領域１１はセルの
行のためのビツト（又はセンス）線として働ら
く。
ルの類似回路との間の構造上の特徴の関係を第３
Ａ図と第３Ｂ図に示す。第３Ａ図のほうは本発明
による個々のMOS RAMセルの部分横断面図
で、第３Ｂ図のほうは同じセルの模式電気回路図
である。第３Ａ図に示されるように、本発明によ
るMOS RAMセルの蓄積領域はエピタキシヤル
層１３のなかのＶ溝１６に隣接した表面にある。
多結晶シリコンの第１層２０はコンデンサすなわ
ち蓄積キヤパシタ２７の一方の極板として働ら
き、二酸化シリコン１７の第１層は誘電体として
働らき、そしてエピタキシヤル層１３の表面はコ
ンデンサ２７の第２の極板として働らく。エピタ
キシヤル層１３表面のＰ形材料１４の深いインプ
ラント部とＮ形材料１５の浅いインプラント部か
ら成るダブル・インプラント部は第２のコンデン
サとして有効に働らき、Al.F.Tasch Jr.が1976
年11月10日出願し、本出願人に譲渡された米国特
願No.740528に説明されているように、セルの電荷
容量を増大させる。第３Ａ図に示されるように、
本発明によるMOS RAMセルお転移領域はＶ溝
１６の傾斜側面に沿うエピタキシヤル層１３のな
かにあり、Ｖ溝１６に隣接するセル表面からセン
ス領域１１まで延びている。MOSトランジスタ
２６は、多結晶シリコンの第２層２２をゲートと
し、二酸化シリコンの第２層２１とエピタキシヤ
ル層１３とにより構成されている。MOS RAM
セルの類似回路と認められる第３Ｂ図の電気回路
図に示されるように、Ｖ溝１６内に形成されるト
ランジスタ２６はセンス線１１を蓄積コンデンサ
２７に電気的に接続する。センス線１１はトラン
ジスタ２６のドレイン（又はソース）と電気的に
接続され、トランジスタ２６のソース（又はドレ
イン）は蓄積コンデンサ２７の１つの極板と電気
的に接続され、そして蓄積コンデンサ２７のもう
１つの極板は、多結晶シリコンの第１層２０によ
つて形成された蓄積ゲートでなり、その第２極板
は後にくわしく説明するとおり、アクセス用のト
ランジスタ２６を介して情報を受け、蓄積したり
するために適当な電圧に蓄積コンデンサ２７がバ
イアスされることを確実にするために基準電圧
Vddに接続されている。これらの複数のMOS
RAMセルが第１図のMOS RAM装置におけるよ
うなセル・マトリツクスとしてつくられるとき、
多結晶シリコンの第２層２２はセルの列のための
語線として働らき、一方センス領域１１はセルの
行のためのビツト（又はセンス）線として働ら
く。
本発明のMOS RAMセルの動作を第４図で説
明する。
明する。
第４図は読出し、書込み、蓄積の各動作に対応
する蓄積領域、転移領域およびセンス領域の表面
電位の図形である。本発明のMOS RAMセルの
動作は“IEEE Journal of Solid State
Cicuits”Vol.SC―11.No.１（1976年２月）の60〜
61頁に記載のものと類似していると解されたい。
このMOS RAMセルを動作させるために用いら
れる電圧とタイミングは従来の１トランジスタ
RAMセルの動作に用いられるものと同じであ
る。多結晶シリコン２０の第１レベルは基準電圧
Vddに維持され、したがつて、その下にある蓄積
領域は第４図に示されたポテンシヤル・ウエル
（Potential well）すなわち電位の井戸２８を含
み、蓄積領域と転移領域の界面には、前者ではイ
ンブラント層１４と１５が存在することにより、
後者ではインプラント層が存在しないことによつ
て電位障壁２９が存在する。セルに２進数字
“１”を書き込むためには、センス領域１１はゼ
ロ・ポテンシヤルかあるいはその近くに維持さ
れ、他方多結晶シリコン２２の第２層のトランス
フア・ゲートは高電圧Vread／Writeを印加され
る。このため第４図に示されるように転移領域の
表面電位が上昇する。センス領域１１内が低電圧
であると電子が転移領域を通して蓄積領域に流れ
込み、それによつて、第４図に示すように蓄積領
域内の表面電位をV1まで減少させる。もしセル
内に２進数字の“０”を書き込みたい場合は、同
じシーケンスがおこなわれる。ただしその場合セ
ンス領域１１の電圧は高レベルに設定され、それ
によつて転移領域を通して蓄積領域に電荷が入る
ことは決してない点が異なる。蓄積領域の表面電
位はこのようにして第４図に示されるように高レ
ベルV0に保たれる。蓄積領域内にデータを貯蔵
するためには、多結晶シリコン２２の第２層の転
移ゲートは低電圧に戻され、そのため転移領域内
の表面電位は第４図に示すように低レベル
Vstoreに降下する。このシーケンスの結果は蓄
積領域と転移領域との間の界面における電位障壁
２９によつて決められるポテンシヤル・ウエルの
開閉であり、２進数“１”は、蓄積領域内のポテ
ンシヤル・ウエル２８に蓄えられた電荷によつて
表わされ、２進数“０”はポテンシヤル・ウエル
の電荷の不在によつて表わされる。セルに蓄えら
れた情報を読み出すためには、多結晶シリコン２
２の第２層を再び高電圧Vread／Writeにする。
それによつて、電位障壁２９を除去して蓄積領域
内の電荷が転移領域を介してセンスス領域１１に
入れるようにする。もし電荷がセンス領域１１に
流れ込めば、第１図の領域１２に接続されたセン
ス回路は信号を増幅し、２進数“１”の存在を指
示する。反対にセンス領域１１に電荷がないと、
２進数“０”の存在を示す。書込み・蓄積・読出
しの各動作は、単純にセンス線１１で授受される
電圧がコンデンサ２７へ出入するように、流れ込
み、第３Ｂ図のトランジスタ２６を用いてオン・
オフすることの結果だということは容易に解され
よう。
する蓄積領域、転移領域およびセンス領域の表面
電位の図形である。本発明のMOS RAMセルの
動作は“IEEE Journal of Solid State
Cicuits”Vol.SC―11.No.１（1976年２月）の60〜
61頁に記載のものと類似していると解されたい。
このMOS RAMセルを動作させるために用いら
れる電圧とタイミングは従来の１トランジスタ
RAMセルの動作に用いられるものと同じであ
る。多結晶シリコン２０の第１レベルは基準電圧
Vddに維持され、したがつて、その下にある蓄積
領域は第４図に示されたポテンシヤル・ウエル
（Potential well）すなわち電位の井戸２８を含
み、蓄積領域と転移領域の界面には、前者ではイ
ンブラント層１４と１５が存在することにより、
後者ではインプラント層が存在しないことによつ
て電位障壁２９が存在する。セルに２進数字
“１”を書き込むためには、センス領域１１はゼ
ロ・ポテンシヤルかあるいはその近くに維持さ
れ、他方多結晶シリコン２２の第２層のトランス
フア・ゲートは高電圧Vread／Writeを印加され
る。このため第４図に示されるように転移領域の
表面電位が上昇する。センス領域１１内が低電圧
であると電子が転移領域を通して蓄積領域に流れ
込み、それによつて、第４図に示すように蓄積領
域内の表面電位をV1まで減少させる。もしセル
内に２進数字の“０”を書き込みたい場合は、同
じシーケンスがおこなわれる。ただしその場合セ
ンス領域１１の電圧は高レベルに設定され、それ
によつて転移領域を通して蓄積領域に電荷が入る
ことは決してない点が異なる。蓄積領域の表面電
位はこのようにして第４図に示されるように高レ
ベルV0に保たれる。蓄積領域内にデータを貯蔵
するためには、多結晶シリコン２２の第２層の転
移ゲートは低電圧に戻され、そのため転移領域内
の表面電位は第４図に示すように低レベル
Vstoreに降下する。このシーケンスの結果は蓄
積領域と転移領域との間の界面における電位障壁
２９によつて決められるポテンシヤル・ウエルの
開閉であり、２進数“１”は、蓄積領域内のポテ
ンシヤル・ウエル２８に蓄えられた電荷によつて
表わされ、２進数“０”はポテンシヤル・ウエル
の電荷の不在によつて表わされる。セルに蓄えら
れた情報を読み出すためには、多結晶シリコン２
２の第２層を再び高電圧Vread／Writeにする。
それによつて、電位障壁２９を除去して蓄積領域
内の電荷が転移領域を介してセンスス領域１１に
入れるようにする。もし電荷がセンス領域１１に
流れ込めば、第１図の領域１２に接続されたセン
ス回路は信号を増幅し、２進数“１”の存在を指
示する。反対にセンス領域１１に電荷がないと、
２進数“０”の存在を示す。書込み・蓄積・読出
しの各動作は、単純にセンス線１１で授受される
電圧がコンデンサ２７へ出入するように、流れ込
み、第３Ｂ図のトランジスタ２６を用いてオン・
オフすることの結果だということは容易に解され
よう。
したがつて第５図は、本発明の第２実施例によ
る複数個のMOS RAMセルを有するRAM装置の
透視横断面図である。第１図に示した装置の場合
と同じく、第５図でも装置の一部だけが示されて
おり、個々の独立したMOS RAMセルのマトリ
ツクスから成り、第５図の矢印が示すように、独
立したセル行がＸ方向に、独立したセル列がＹ方
向にそれぞれ延びている。第５図を第１図と比較
検討してみると、第５図の装置の構造上の特徴は
第１図のそれときわめて似通つており、共通の部
品を識別するために、第１図の参照番号にダツシ
ユを付けただけでそのまゝ第５図でも用いている
ことがわかる。但し第５図の装置では、多結晶シ
リコンの単一層２２′が各セル列内に蓄積ゲート
と転移ゲートの両方を画定する。第５図に示すよ
うに、多結晶シリコン層２２′は装置の表面の相
次ぐ厚くされた酸化物層１８′間で装置のマトリ
ツクス用セル列を定める共通のＶ溝内にデポジツ
トされている。この第２実施例の個々のセルの製
造方法は第１実施例の方法と同様である。すなわ
ち、Ｖ溝１６′をつくる異方性エツチングを行な
つた後、二酸化シリコン２１′の絶縁層をセル表
面にデポジツトされ、つぎにこの絶縁層２１′上
に亘つて多結晶シリコン層２２′がデポジツトさ
れている。
る複数個のMOS RAMセルを有するRAM装置の
透視横断面図である。第１図に示した装置の場合
と同じく、第５図でも装置の一部だけが示されて
おり、個々の独立したMOS RAMセルのマトリ
ツクスから成り、第５図の矢印が示すように、独
立したセル行がＸ方向に、独立したセル列がＹ方
向にそれぞれ延びている。第５図を第１図と比較
検討してみると、第５図の装置の構造上の特徴は
第１図のそれときわめて似通つており、共通の部
品を識別するために、第１図の参照番号にダツシ
ユを付けただけでそのまゝ第５図でも用いている
ことがわかる。但し第５図の装置では、多結晶シ
リコンの単一層２２′が各セル列内に蓄積ゲート
と転移ゲートの両方を画定する。第５図に示すよ
うに、多結晶シリコン層２２′は装置の表面の相
次ぐ厚くされた酸化物層１８′間で装置のマトリ
ツクス用セル列を定める共通のＶ溝内にデポジツ
トされている。この第２実施例の個々のセルの製
造方法は第１実施例の方法と同様である。すなわ
ち、Ｖ溝１６′をつくる異方性エツチングを行な
つた後、二酸化シリコン２１′の絶縁層をセル表
面にデポジツトされ、つぎにこの絶縁層２１′上
に亘つて多結晶シリコン層２２′がデポジツトさ
れている。
第１実施例におけるように電極をデポジツトす
るためのメタライズが行なわれる。
るためのメタライズが行なわれる。
第６Ａ図は本発明の第２実施例のMOS RAM
セルの横断面図である。第１実施例の場合と同様
に、蓄積領域はセル表面のエピタキシヤル層１
３′のＶ溝１６′と隣接した表面で、Ｐ形不純物１
４′とＮ形不純物１５′のダブル・インプラント部
の位置に配置されている。この第２実施例のセル
の転移領域は、第１実施例の場合と同様に、Ｖ溝
１６′の傾斜縁部に沿つて置かれ、蓄積領域が、
Ｖ溝内に形成されたトランジスタ２６′によつて
拡散センス領域１１′と接続されたコンデンサ２
７′によつ形成されるようにする。第６Ｂ図はこ
の第２実施例のRAMセルの模式電気回路図であ
る。第６Ｂ図に示すように、コンデンサ２７′と
トランジスタ２６′は両方とも、第２実施例の
MOS RAMセルの転移・蓄積両領域の上に重な
る共通多結晶シリコン層によつて形成された語線
２２′に接続されている。
セルの横断面図である。第１実施例の場合と同様
に、蓄積領域はセル表面のエピタキシヤル層１
３′のＶ溝１６′と隣接した表面で、Ｐ形不純物１
４′とＮ形不純物１５′のダブル・インプラント部
の位置に配置されている。この第２実施例のセル
の転移領域は、第１実施例の場合と同様に、Ｖ溝
１６′の傾斜縁部に沿つて置かれ、蓄積領域が、
Ｖ溝内に形成されたトランジスタ２６′によつて
拡散センス領域１１′と接続されたコンデンサ２
７′によつ形成されるようにする。第６Ｂ図はこ
の第２実施例のRAMセルの模式電気回路図であ
る。第６Ｂ図に示すように、コンデンサ２７′と
トランジスタ２６′は両方とも、第２実施例の
MOS RAMセルの転移・蓄積両領域の上に重な
る共通多結晶シリコン層によつて形成された語線
２２′に接続されている。
第２実施例のMOS RAMセルの動作は第１実
施例の動作と同様で、第７図の表面電位線図によ
つて説明される。セルに２進数“１”を書き込む
にはセンス領域１１′をゼロ電位か、あるいはゼ
ロ電位近くに保持し、多結晶シリコン層２２′の
語線に高電圧Vread／writeを印加する。これに
よつて転移・蓄積両領域の表面電位が第７図に示
すように上げられる。センス線領域１１′が低電
圧であると電子は転移領域を介して蓄積領域に流
れ込み、蓄積領域の表面電位をV1に降下させ
る。セルに２進数“０”を書き込みたい場合は同
じシーケンスが行なわれる。但しセンス領域１
１′の電圧を高レベルにとることだけが異なり、
したがつて、電荷が転移領域を介して蓄積領域に
入ることはなく、このようにして蓄積領域の表面
電位は第７図に示すように高レベルV0に維持さ
れる。蓄積領域内にデータを貯蔵するためには、
多結晶シリコン層２２′の語線を低電圧にもど
し、第７図に示すように、転移領域の表面電位が
低レベルVstoreに下がるようにする。蓄積領域
内の表面電位は、そこにあるダブル・インプラン
ト部のためにこのシーケンスの結果として自動的
に減少することはない。“IEEE Journal of
Solid Stats Circuits”Vol.SC―11.No.１（1976年
２月）に掲載の論文の60頁に説明されているよう
にダブル・インプラント部が表面電位特性を変
え、蓄積領域中にポテンシヤル・ウエルをつく
る。ダブル・インプラント部は第１実施例の
RAMセルの動作において基準電位Vddと同じ機
能を果すわけである。このようにして、第１実施
例の場合と同様に、説明したタイミング・シーケ
ンスによつて、蓄積領域と転移領域との間の界面
の電位障壁２９′によつて画定されるポテンシヤ
ル・ウエル２８′の開閉が生ずることになる。（第
７図）２進数“１”は蓄積領域内のポテンシヤ
ル・ウエル２８′中に蓄えられた電荷によつて表
わされ、２進数“０”はポテンシヤル・ウエル中
に電荷が存在しないことによつて表わされる。セ
ル内に蓄えられた情報の読み出しは、多結晶シリ
コン層２２′の語線上の電圧を上げることにより
電位障壁２９′を取り除くことによつて行なわれ
る。それによつて、第１実施例のように、蓄積領
域からセンス領域１１′への電荷の流れができる
ようにして、その電荷が存在しないと２進数
“０”を表わし、そのような電荷が存在すると２
進数“１”を表わす。
施例の動作と同様で、第７図の表面電位線図によ
つて説明される。セルに２進数“１”を書き込む
にはセンス領域１１′をゼロ電位か、あるいはゼ
ロ電位近くに保持し、多結晶シリコン層２２′の
語線に高電圧Vread／writeを印加する。これに
よつて転移・蓄積両領域の表面電位が第７図に示
すように上げられる。センス線領域１１′が低電
圧であると電子は転移領域を介して蓄積領域に流
れ込み、蓄積領域の表面電位をV1に降下させ
る。セルに２進数“０”を書き込みたい場合は同
じシーケンスが行なわれる。但しセンス領域１
１′の電圧を高レベルにとることだけが異なり、
したがつて、電荷が転移領域を介して蓄積領域に
入ることはなく、このようにして蓄積領域の表面
電位は第７図に示すように高レベルV0に維持さ
れる。蓄積領域内にデータを貯蔵するためには、
多結晶シリコン層２２′の語線を低電圧にもど
し、第７図に示すように、転移領域の表面電位が
低レベルVstoreに下がるようにする。蓄積領域
内の表面電位は、そこにあるダブル・インプラン
ト部のためにこのシーケンスの結果として自動的
に減少することはない。“IEEE Journal of
Solid Stats Circuits”Vol.SC―11.No.１（1976年
２月）に掲載の論文の60頁に説明されているよう
にダブル・インプラント部が表面電位特性を変
え、蓄積領域中にポテンシヤル・ウエルをつく
る。ダブル・インプラント部は第１実施例の
RAMセルの動作において基準電位Vddと同じ機
能を果すわけである。このようにして、第１実施
例の場合と同様に、説明したタイミング・シーケ
ンスによつて、蓄積領域と転移領域との間の界面
の電位障壁２９′によつて画定されるポテンシヤ
ル・ウエル２８′の開閉が生ずることになる。（第
７図）２進数“１”は蓄積領域内のポテンシヤ
ル・ウエル２８′中に蓄えられた電荷によつて表
わされ、２進数“０”はポテンシヤル・ウエル中
に電荷が存在しないことによつて表わされる。セ
ル内に蓄えられた情報の読み出しは、多結晶シリ
コン層２２′の語線上の電圧を上げることにより
電位障壁２９′を取り除くことによつて行なわれ
る。それによつて、第１実施例のように、蓄積領
域からセンス領域１１′への電荷の流れができる
ようにして、その電荷が存在しないと２進数
“０”を表わし、そのような電荷が存在すると２
進数“１”を表わす。
本発明のランダム・アクセス・メモリ装置は製
造面で先行技術のものをしのぐいくつかの利点を
有する。セルフ・アラインメント・ゲート技術を
用いた従来のダイナミツクRAMセルは金属線に
よつて接続されるべき転移行ゲートを必要とす
る。そのゲートは拡散により作られたセンス線を
横切ることができないから、２個のセルに共有さ
れる多結晶シリコン接点には金属が必要である。
ここに説明したダイナミツクRAMセルは多結晶
シリコンの語線がセンス線の上を横切ることを可
能にしているから、接点用の開口を必要としな
い。このため、歩留りが高くなるばかりでなく信
頼性も大となつた。
造面で先行技術のものをしのぐいくつかの利点を
有する。セルフ・アラインメント・ゲート技術を
用いた従来のダイナミツクRAMセルは金属線に
よつて接続されるべき転移行ゲートを必要とす
る。そのゲートは拡散により作られたセンス線を
横切ることができないから、２個のセルに共有さ
れる多結晶シリコン接点には金属が必要である。
ここに説明したダイナミツクRAMセルは多結晶
シリコンの語線がセンス線の上を横切ることを可
能にしているから、接点用の開口を必要としな
い。このため、歩留りが高くなるばかりでなく信
頼性も大となつた。
この第２実施例のMOS RAMセルはその他に
もいくつかの利点を持つている。すなわち、転移
ゲートと蓄積ゲートの両用に唯１層の多結晶シリ
コンがあてられるので製造がより容易になり、ま
た電圧Vddがもはや必要とされないので、操作上
より便利である。第１実施例の場合と同様に、ク
ロツク・レベルと電圧レベルは１トランジスタ・
セルで用いられるレベルと同一であるから、この
RAMセルは既存の装置に組み込めるので便利で
ある。以上述べたことに加えて本発明の範囲を逸
脱することなく、さまざま構構造上の変更をおこ
なうことが可能である。
もいくつかの利点を持つている。すなわち、転移
ゲートと蓄積ゲートの両用に唯１層の多結晶シリ
コンがあてられるので製造がより容易になり、ま
た電圧Vddがもはや必要とされないので、操作上
より便利である。第１実施例の場合と同様に、ク
ロツク・レベルと電圧レベルは１トランジスタ・
セルで用いられるレベルと同一であるから、この
RAMセルは既存の装置に組み込めるので便利で
ある。以上述べたことに加えて本発明の範囲を逸
脱することなく、さまざま構構造上の変更をおこ
なうことが可能である。
第１図は、本発明の第１の実施例による複数の
個別MOS RAMセルを有するランダム・アクセ
ス・メモリ装置の一部の透視横断面図、第２Ａ図
乃至第２Ｅ図は、本発明の第１実施例の個々の
MOS RAMセルの製造プロセスを工程段階別に
示した横断面図、第３Ａ図は、本発明の第１実施
例のMOS RAMセルの拡大した横断面、第３Ｂ
図は第３Ａ図のセルの模式電気回路図、第４図
は、第３Ａ図のセルの動作領域内の表面電位の図
形表示であつて、セル内の情報の読出し、書込み
及び蓄積の論理動作に対応した表面電位図、第５
図は、本発明の第２実施例による個々のMOS
RAMセルを複数個含むランダム・アクセス・メ
モリ装置の部分的な透視横断面図、第６Ａ図は、
本発明の第２実施例のMOS RAMセルの拡大横
断面図、第６Ｂ図は第６Ａ図のセルの電気的回路
図、第７図は、セルにおける情報の読出し、書込
み及び蓄積の論理動作に対応した第６Ａ図のセル
の動作領域の表面電位図である。 １０……シリコン基板、１１……センス線（読
み出し線）、１２……センス増幅器、１３……エ
ピタキシヤル層、１４……Ｐ形イオン・インプラ
ント部、１５……Ｎ形イオン・インプラント部、
１６……Ｖ溝、１７……絶縁層、１８……酸化物
層。
個別MOS RAMセルを有するランダム・アクセ
ス・メモリ装置の一部の透視横断面図、第２Ａ図
乃至第２Ｅ図は、本発明の第１実施例の個々の
MOS RAMセルの製造プロセスを工程段階別に
示した横断面図、第３Ａ図は、本発明の第１実施
例のMOS RAMセルの拡大した横断面、第３Ｂ
図は第３Ａ図のセルの模式電気回路図、第４図
は、第３Ａ図のセルの動作領域内の表面電位の図
形表示であつて、セル内の情報の読出し、書込み
及び蓄積の論理動作に対応した表面電位図、第５
図は、本発明の第２実施例による個々のMOS
RAMセルを複数個含むランダム・アクセス・メ
モリ装置の部分的な透視横断面図、第６Ａ図は、
本発明の第２実施例のMOS RAMセルの拡大横
断面図、第６Ｂ図は第６Ａ図のセルの電気的回路
図、第７図は、セルにおける情報の読出し、書込
み及び蓄積の論理動作に対応した第６Ａ図のセル
の動作領域の表面電位図である。 １０……シリコン基板、１１……センス線（読
み出し線）、１２……センス増幅器、１３……エ
ピタキシヤル層、１４……Ｐ形イオン・インプラ
ント部、１５……Ｎ形イオン・インプラント部、
１６……Ｖ溝、１７……絶縁層、１８……酸化物
層。
Claims (1)
- 【特許請求の範囲】 １ １つの導電形の半導体材料の基板と、前記基
板内のもう１つの導電形のドープ領域と、他の導
電形の前記ドープ領域の上に設けられ、プレーナ
上面を与える前記１導電形の領域であつて、前記
プレーナ上面につくられたＶ溝を有し、該Ｖ溝
が、前記上部領域を通して延び、前記他導電形の
ドープ領域内で終端してなる上部領域と、前記上
部領域のプレーナ上面の前記Ｖ溝の両側に配置さ
れ、前記Ｖ溝の側壁を裏打ちする絶縁材料層と、
前記絶縁層の上に設けられ、前記Ｖ溝の側壁沿い
に、前記上部領域のプレーナ上面の前記Ｖ溝の両
側にのびる導電層手段と、前記上部領域内にあ
り、前記導電層手段の、Ｖ溝の片側で上部領域の
プレーナ上面の上におかれた前記導電層手段の一
部の下に配置された電荷蓄積領域と、前記上部領
域の下側の部分と共働してソース・ドレイン間通
路を有する転移領域を画定する、前記導電層手段
の前記Ｖ溝の片側の壁に沿つて延びる前記導電層
手段の部分とを含み、前記電荷蓄積領域が、前記
転移領域のソース・ドレイン間通路の一端に配置
されており、さらに、他の導電形の前記ドープ領
域が前記蓄積領域と前記転移領域の下側に位置す
るセンス領域として作用し、かつ、ソース・ドレ
イン間通路の他端に配置された半導体記憶装置用
のメモリ・セル。 ２ 直交したワード線とセンス線とを有する個別
のメモリセルのマトリツクス配列を用いたランダ
ム アクセス メモリ装置において、少なくとも
部分的にプレーナ上面の表面を有する１つの導電
形の半導体材料の基板と、 前記プレーナ表面に形成された複数のキヤパシ
タンス手段であつて、各キヤパシタンス手段が前
記基板の前記上面に被着された導電性材料でなる
第１の細長のパターンストリツプにより部分的に
形成され、かつ比較的薄い絶縁層によつて、その
第１の導電性材料パターンストリツプから絶縁さ
れ、前記導電性材料でなる第１の細長のパターン
ストリツプは各々が前記セルマトリツクス内の対
応するセル列を画定する複数セルのための蓄積ゲ
ートを形成し、前記絶縁層はゲート酸化物を画定
し、かつさらに前記導電性材料である第１の細長
のパターンストリツプの各々の下層の前記表面内
に蓄積領域を含む前記複数のキヤパシタンス手段
と、 前記半導体基板の前記上面プレーナ表面に設け
られた複数の平行なＶ溝であつて、各Ｖ溝は前記
蓄積領域の対応する１つに隣接して配置され、そ
の底部が前記半導体基板内に延びている前記Ｖ溝
と、 前記半導体基板内に複数の転移領域を形成する
複数のトランジスタ手段であつて、各トランジス
タ手段が、前記導電性材料の細長のパターンスト
リツプの１つの下層に一部があり、しかもそれか
ら絶縁されている導電性材料でなる第２の細長の
ストリツプによつて対応するＶ溝の側壁に形成さ
れ、その第２の導電材料の細長のストリツプの
各々は対応するＶ溝内にあり、比較的薄い絶縁層
によつて前記Ｖ溝の側壁から分離されており、前
記転移領域が各々、前記半導体基板内の対応のＶ
溝の側壁に隣接して配置されたソース・ドレイン
間通路を含み、対応する転移領域の前記通路の一
端に対応する蓄積領域が配置されている前記複数
のトランジスタ手段と、 前記半導体基板に対して反対の導電形の高濃度
ドープ領域によつて形成された複数のセンス領域
であつて、前記高濃度ドープ領域が前記第２の細
長の導電性材料ストリツプと直交関係に前記半導
体基板内に埋設され、隔置された細長層の形状を
有し、前記複数のＶ溝の底部が前記高濃度ドープ
領域の隔置細長層の各々と接触し、各センス領域
が対応する前記転移領域上のソース・ドレイン間
通路の他端に配置されている前記複数のセンス領
域を有し、 埋込細長層の各々に含まれたセンス領域が、前
記セルマトリツクス内にそれぞれのセル行を画定
する複数セルに対してセンンス線を形成し、前記
第２の細長の導電性材料ストリツプが前記セルマ
トリクス内にそれぞれのセル列を画定する複数セ
ルに対してワード線を形成するように構成された
前記ランダムアクセスメモリ装置。 ３ 直交したワード線とセンス線とを有する個別
のメモリセルのマトリツクス配列を用いたランダ
ムアクセスメモリ装置において、少なくとも部分
的にプレーナ上面の表面を有する１つの導電形の
半導体材料の基板と、 前記プレーナ表面に形成された複数のキヤパシ
タンス手段であつて、各キヤパシタンス手段が前
記基板の前記上面に被着された導電性材料でなる
細長のストリツプにより部分的に形成され、かつ
比街較的薄い絶縁層によつて、その導電性材料ス
トリツプから絶縁され、前記導電性材料でなる第
１の細長のストリツプは各々が前記セルマトリツ
クス内の対応するセル列を画定する複数セルのた
めの蓄積ゲートを形成し、前記絶縁層はゲート酸
化物を画定し、かつさらに前記導電性材料の細長
ストリツプの各々の下層の前記表面内に蓄積領域
を含む前記複数のキヤパシタンス手段と、 前記半導体基板の前記上面プレーナ表面に設け
られた複数の平行なＶ溝であつて、各Ｖ溝は前記
蓄積領域の対応する１つに隣接して配置され、そ
の底部が前記半導体基板内に延びている前記Ｖ溝
と、 前記半導体基板内に複数の転移領域を形成する
複数のトランジスタ手段であつて、各トランジス
タ手段が、前記導電材料の細長のストリツプ対応
するＶ溝内にあり、かつ比較的薄い絶縁層によつ
て前記Ｖ溝の側壁から分離されている前記導電性
材料の細長のストリツプの１つによつて前記Ｖ溝
の側壁に画定されており、前記転移領域が各々、
前記半導体基板内の対応のＶ溝の側壁に隣接して
配置されたソース・ドレイン間通路を含み、対応
する転移領域の前記通路の一端に対応する蓄積領
域が配置されている前記複数のトランジスタ手段
と、 前記半導体基板に対して反対の導電形の高濃度
ドープ領域によつて形成された複数のセンス領域
であつて、前記高濃度ドープ領域が前記細長の導
電性材料ストリツプと直交関係に前記半導体基板
内に埋設され、隔置された細長層の形状を有し、
前記複数のＶ溝の底部が前記高濃度ドープ領域の
隔置細長層の各々と接触し、各センス領域が対応
する前記転移領域上のソース・ドレイン間通路の
他端に配置されている前記複数のセンス領域を有
し、 埋込細長層の各々に含まれたセンス領域が、前
記セルマトリクス内にそれぞれのセル行を画定す
る複数セルに対してセンス線を形成し、前記細長
の導電性材料ストリツプが前記セルマトリクス内
にそれぞれのセル列を画定する複数セルに対して
ワード線を形成するように構成された前記ランダ
ムアクセスメモリ装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/820,179 US4353082A (en) | 1977-07-29 | 1977-07-29 | Buried sense line V-groove MOS random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5426672A JPS5426672A (en) | 1979-02-28 |
| JPS6136384B2 true JPS6136384B2 (ja) | 1986-08-18 |
Family
ID=25230100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9243878A Granted JPS5426672A (en) | 1977-07-29 | 1978-07-28 | Semiconductor memory |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4353082A (ja) |
| JP (1) | JPS5426672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10625175B2 (en) | 2016-04-06 | 2020-04-21 | Kiinja Corporation | Extractor for high pressure extraction of a matrix |
| US11305212B2 (en) | 2016-04-06 | 2022-04-19 | Kiinja Corporation | Multifunctional vessels for extraction and fractionation of extracts from biomass |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581315B2 (ja) * | 1976-12-20 | 1983-01-11 | 日本発条株式会社 | 制振装置 |
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| JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
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| DE102011004757B4 (de) * | 2011-02-25 | 2012-12-20 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3852800A (en) * | 1971-08-02 | 1974-12-03 | Texas Instruments Inc | One transistor dynamic memory cell |
| US3740732A (en) * | 1971-08-12 | 1973-06-19 | Texas Instruments Inc | Dynamic data storage cell |
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-
1977
- 1977-07-29 US US05/820,179 patent/US4353082A/en not_active Expired - Lifetime
-
1978
- 1978-07-28 JP JP9243878A patent/JPS5426672A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10625175B2 (en) | 2016-04-06 | 2020-04-21 | Kiinja Corporation | Extractor for high pressure extraction of a matrix |
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| US11478726B2 (en) | 2016-04-06 | 2022-10-25 | Kiinja Corporation | Extractor for high pressure extraction of a matrix |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5426672A (en) | 1979-02-28 |
| US4353082A (en) | 1982-10-05 |
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