DE69205060T2 - Geschützter programmierbarer Transistor mit reduzierter parasitärer Kapazität und dessen Herstellungsverfahren. - Google Patents

Geschützter programmierbarer Transistor mit reduzierter parasitärer Kapazität und dessen Herstellungsverfahren.

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Description

  • Die Erfindung betrifft einen programmierbaren Transistor mit einem Ladungsspeichergebiet über einem Kanalgebiet in einer Haupt-Halbleiterzone eines ersten Leitungstyps, das zwischen einer Source und einem Drain eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps hegt. Außerdem umfaßt der Transistor eine erste Fremdatomzone des ersten Leitungstyps, die sich in das Kanalgebiet hinein erstreckt und stärker dotiert ist als die Hauptzone. Das Drain enthält ein stark dotiertes Fremdatomgebiet und ein schwach dotiertes Fremdatomgebiet. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer solchen Anordnung.
    • BISHERIGER STAND DER TECHNIK
  • Programmierbare Transistoren sind wohlbekannt und stellen beispielsweise die Grundbausteine für einen löschbaren programmierbaren Festwertspeicher (EPROM) oder eine löschbare programmierbare Logikanordnung (EPLD) dar. Eine der Möglichkeiten, den Ladungszustand des Ladungsspeichergebiets zu ändern, ist die sogenannte Injektion heißer Ladungsträger in den Kanal.
    • INJEKTION HEISSER LADUNGSTRÄGER
  • Der Vorgang der Injektion heißer Ladungsträger in den Kanal kann folgendermaßen erläutert werden. Ladungsträger werden im Kanal von der Source zum Drain beschleunigt. Gemittelt ist die kinetische Energie der Ladungsträger in der Nähe des Drain größer als nahe der Source. Infolge von Stößen im Kristallgitter werden die Ladungsträger in alle Richtungen gestreut. Durch Erzeugen eines elektrischen Feldes, das die gestreuten Ladungsträger in Richtung des Ladungsspeichergebiets lenkt, wird die Anzahl der in diese Richtung gestreuten Ladungsträger vergrößert. Einige dieser Ladungsträger durchdringen die elektrisch isolierende Schicht, die den Kanal vom Ladungsspeichergebiet isoliert, wenn ihre aufgenommene Energie hoch genug ist. Diese Ladungsträger werden daraufhin in dem Ladungsspeichergebiet eingefangen und führen zu einer Änderung der Schwellenspannung des Transistors. Detektion des Logikzustandes des programmierbaren Transistors wird durch Unterscheiden zwischen einer hohen und einer niedrigen Schwellenspannung erreicht.
    • PROBLEME VERKLEINERTER ABMESSUNGEN
  • Der Trend hin zu schnelleren integrierten Schaltungen und höheren Transistordichten zwingt Technologen, nach Möglichkeiten zu suchen, immer kleinere Transistoren herzustellen. Das Verkleinern der Abmessungen eines Transistors, und insbesondere eines programmierbaren Transistors, bringt eine Reihe miteinander verwobener Probleme mit sich, von denen einige im folgenden kurz behandelt werden sollen.
    • 1. ZUGEFÜHRTE SPANNUNGEN
  • Die elektrischen Felder in einem kleinen Transistor können für die Struktur zu hoch sein und können zu Zerstörung des Transistors führen. Hohe elektrische Felder hängen mit großen Spannungsunterschieden über kurze Abstände zusammen. Die Herabsetzung der der Struktur zuzuführenden Spannungen kann zwar eine gewisse Verbesserung bedeuten, jedoch geschieht dies auf Kosten der Arbeitsgeschwindigkeit und der Programmierungseffizienz.
    • II. DURCHGRIFF
  • Ein anderes Problem bezieht sich auf ein als "Drain-Durchgriff" ("Punch-through") oder "Drain-induced turn-on" bezeichnetes Phänomen, das infolge einer starken kapazitiven Kopplung zwischen Drain und Ladungsspeichergebiet auftritt (z.B. schwebendes Gate). Wenn die Drain-Spannung erhöht wird, bewirkt die kapazitive Kopplung, daß die Spannung des Ladungsspeichergebiets der Drain-Spannung nach oben folgt. Wenn die Spannung des Ladungsspeichergebiets über die Schwellenspannung des Transistors gebracht wird, entwickelt sich ein Kanal, und der Transistor wird leitend.
    • III. SOFT WRITE
  • Noch ein anderes Problem betrifft das Auftreten eines "Soft-Write"-Fehlers, d.h. einer ungewollten Programmierung während einer Leseoperation bei einem unprogrammierten Transistor, infolge eines zu hohen elektrischen Feldes in der Nähe des Drain. Bekanntermaßen wird der Kanal eines Feldeffekttransistors durch Bildung einer Inversionsschicht erzeugt. Die Inversionsschicht ist ein Oberflächengebiet des Substrats, deren Leitungstyp durch das lokale elektrische Feld invertiert wird. Das elektrische Feld wird von Spannungsunterschieden zwischen dem Steuergate, dem Ladungsspeichergebiet und der Oberfläche des Substrats verursacht. Die Spannung an der Oberfläche ist nicht gleichmaßig. Im Leitungszustand des Transistors ist die Spannungsdifferenz zwischen dem Kanal und dem Ladungsspeichergebiet in der Nähe der Source am größten und nimmt in Richtung des Drain ab. Wo sich die Spannungsdifferenz null nähert, verschwindet die Inversionsschicht. Der Ort des Verschwindens wird Abschnürpunkt genannt (pinch-off point). Die Lage des Abschnürpunkts hängt unter anderem von der Drain-Spannung ab. Eine Zunahme der Drain-Spannung bewirkt, daß der Abschnürpunkt weiter vom Drain wegliegt.
  • Beim Abschnürpunkt bewegen sich Ladungsträger aus der Inversionsschicht in die Drain-Verarmungsschicht, wo sie vom elektrischen Feld der Verarmungsschicht beschleunigt werden. Die Ladungsträger können genügend Energie aufnehmen, um nach Streuung am Kristallgitter des Substrat das Ladungsspeichergebiet zu erreichen. Wenn dies während einer Leseoperation geschieht, erfolgt ein falscher Schreibvorgang.
    • LÖSUNGEN NACH DEM STAND DER TECHNIK
  • Eine Vielzahl von Lösungen, die die oben genannten Probleme verringern, sind nach dem Stand der Technik bekannt.
    • I. SPANNUNGEN
  • Verschiedene bekannte programmierbare Transistoren enthalten eine Schicht, die vom gleichen Leitungstyp ist wie das Substrat, eine höhere Fremdatomkonzentration hat als das Substrat und sich in das Kanalgebiet des Transistors erstreckt. Siehe beispielsweise: Yoshikawa et al., "Extended Abstracts of the 20th Conf. on Solid State Devices und Materials, Tokio, 1988, S.165-168 und US- Patent 4.376.947 von Chiu et al. (Fig. 7 und 8).
  • Bei Yoshikawa et al. ist ein programmierbarer n-Kanal-Transistor mit einem in einer p- Schicht mit höherer Fremdatomkonzentration als das p-Substrat eingebetteten Mehrfachprofil-n-Drain versehen. Die p-Schicht erstreckt sich in das Kanalgebiet. Bei Chiu et al. hat ein programmierbarer n-Kanal-Transistor ein Drain mit flachem, schwach dotierten n-Gebiet und einem lateral benachbarten, tiefen, stark dotierten n- Gebiet. Nur das schwach dotierte n-Gebiet grenzt an eine p-Schicht, die stärker dotiert ist als das p-Substrat. Beide bekannten p-Schichten sollen die Effizienz des Schreibmechanismus verbessern. Dies bezieht sich auf die Erzeugung des strategisch lokalisierten hohen elektrischen Feldes infolge der höheren Konzentration fester Ladungen (Ionen, im Unterschied zu den beweglichen Ladungen: Elektronen und Löcher) in der p-Schicht bei Bildung eines Kanals. Für eine gegebene angelegte Spannung kann die räumliche Beziehung zwischen dem Abschnürpunkt des Kanals und der Lage der p-Schicht hinsichtlich der Strominjektion in das Ladungsspeichergebiet im Programmierbetrieb optimiert werden.
    • II DURCHGRIFF
  • Bei Yoshikawa et al. wird das Durchgriffproblem mit Hilfe der oben genannten p- Schicht verkleinert. Diese p-Schicht soll den Durchgriffwiderstand verbessern, da er die Schwellenspannung geringfügig über den Wert anhebt, bei dem Stromleitung auftritt. Bei der europäischen Patentanmeldung EP-A 273 728 von Sato, die dem einleitenden Teil von Anspruch 1 entspricht, soll eine ähnliche p-Schicht, die ein Mehrprofil-n-Drain vom Substrat trennt, Drain-Durchgriff verhindern.
    • III. SOFT WRITE
  • Bei Yoshikawa et al. wird die Erzeugung heißer Ladungsträger im Lesebetrieb verringert, indem das n-Drain mit einem schwach dotierten n-Abschnitt versehen wird, der sich lateral teilweise unter das Ladungsspeichergebiet erstreckt. Der Abschnürpunkt des Kanals liegt im Lesebetrieb in dieser n-Schicht. Die Lage der n-Schicht kann hinsichtlich der Strominjektion in das Ladungsspeichergebiet im Programmierbetrieb optimiert werden.
    • AUFGABEN DER ERFINDUNG
  • Die oben diskutierten bekannten Strukturen lösen das Soft-Write- und das Durchgriffproblem in gewissem Maße. Sie bringen jedoch parasitäre Effekte mit sich, die die Arbeitsgeschwindigkeit verringern. Benachbarte Schichten von zueinander unterschiedlichen Leitungstypen stellen Übergangskapazitäten dar, die zusätzliche, beim Betrieb des Transistors zu ladende und zu entladende Lasten bedeuten, was die Arbeitsgeschwindigkeit herabsetzt.
  • Der Erfindung liegt daher die Aufgabe zugrunde, einen programmierbaren Transistor zu verschaffen, der gegen Durchgriff und Soft-Write geschützt ist und einen schnelleren Betrieb zuläßt als bekannte programmierbare Transistoren. Der Erfindung liegt weiterhin die Aufgabe zugrunde, einen schnellen, nicht flüchtigen programmierbaren Speicher und eine schnelle programmierbare Logikanordnung zu verschaffen. Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zur Herstellung eines solchen programmierbaren Transistors zu verschaffen.
    • ALLGEMEINE BESCHREIBUNG DER ERFINDUNG
  • Der erfindungsgemäße programmierbare Transistor umfaßt ein Ladungsspeichergebiet, das über einem Kanalgebiet in einer Haupthalbleiterzone eines ersten Leitungstyps liegt, wobei das Kanalgebiet zwischen einer Source und einem Drain eines zweiten, dem ersten entgegengesetzten Leitungstyps liegt und der Transistor weiterhin, nahezu lateral an das Drain anschließend, eine erste Fremdatomzone des ersten Leitungstyps enthält, die sich in das Kanalgebiet erstreckt und starker dotiert ist als die Haupthalbleiterzone, das Drain ein in ein schwach dotiertes zweites Fremdatomgebiet eingebettetes stark dotiertes drittes Fremdatomgebiet umfaßt, wobei die Tiefe des zweiten Fremdatomgebiets größer ist als die der ersten Fremdatomzone,
  • Bei kleineren Abmessungen treten parasitäre Effekte, wie pn-Übergangskapazitäten, deutlicher hervor. Die Übergangskapazität nimmt zu, wenn mindestens eine der Fremdatomkonzentrationen zu beiden Seiten des Übergangs angehoben wird. Bei dem erfindungsgemäßen programmierbaren Transistor sind jetzt die verschiedenen Fremdatombereiche so angeordnet und geformt worden, daß sie hinsichtlich der Transistoren nach dem Stand der Technik die zwischen zwei aneinander anschließenden Bereichen von entgegengesetztem Leitungstyp vorhandenen Übergangskapazitäten verkleinern. Das schwach dotierte zweite Gebiet des Drain ist ein Grenzbereich zwischen mindestens einem Hauptabschnitt des stark dotierten dritten Fremdatomgebiets und der Hauptzone. Die erste Fremdatomzone ist klein gehalten und grenzt an das schwach dotierte zweite Fremdatomgebiet des Drain.
  • Die Ausdrücke "stark dotiert" und "schwach dotiert" werden verwendet, um die relativen Gesamt-Fremdatomkonzentrationen anzudeuten, die zu Bereichen des gleichen Leitungstyps gehören.
  • In der Praxis haben das zweite und das dritte Fremdatomgebiet des Drain im allgemeinen keinen scharfen, wohidefinierten Grenzbereich. Daher sei bemerkt, daß sich die Begriffe "zweites Fremdatomgebiet" und "drittes Fremdatomgebiet", wie sie hier dargestellt werden, auf eine gemeinsame Fremdatomverteilung beziehen, bei der die Übergangskapazität im wesentlichen von der niedrigen Fremdatomkonzentration des Drain bestimmt wird, und bei der der ohmsche Widerstand des Drain hinsichtlich des durch den Transistor fließenden Stroms im wesentlichen von der hohen Fremdatomkonzentration bestimmt wird.
  • Ein erfindungsgemaßes Verfahren zur Herstellung eines programmierbaren Transistors aus einem einkristallinen Halbleiterkörper, der eine an die Oberfläche grenzende Hauptzone eines ersten Leitungstyps hat, umfaßt die folgenden Schritte:
  • - Erzeugen eines Ladungsspeichergebiets über einem Kanalgebiet in der Hauptzone;
  • - Einbringen eines ersten Dotierstoffes des ersten Leitungstyps in die Hauptzone zum Verschaffen einer ersten Fremdatomzone des ersten Leitungstyps, die sich in das Kanalgebiet hinein erstreckt und starker dotiert ist als die Hauptzone;
  • - Einbringen eines zweiten Dotierstoffes eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps in die Hauptzone zum Verschaffen eines schwach dotierten zweiten Fremdatom-Draingebiets, das nahezu lateral an die erste Fremdatomzone anschließt und sich aus dem Kanalgebiet heraus und tiefer in den Halbleiterkörper hinein erstreckt als die erste Fremdatomzone;
  • - Einbringen eines dritten Dotierstoffes des zweiten Leitungstyps in das zweite Fremdatom-Draingebiet zum Erzeugen eines an die Oberfläche grenzenden dritten Fremdatom-Draingebiets, das nahezu in das zweite Fremdatom-Draingebiet eingebettet und stärker dotiert als dieses ist.
  • Weitere Einzelheiten und Vorteile werden im folgenden für typische Ausführungsbeispiele mit Hilfe der Zeichnung näher erläutert.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Fig. 1-10 ein Beispiel für ein Verfahren zur Herstellung eines erfindungsgemäßen programmierbaren Transistors. Fig. 7 - 10 sind im Vergleich zu Fig. 1 - 6 vergrößert.
    • DETAILLIERTE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 - 10 zeigen ein Beispiel für ein Verfahren zur Herstellung eines erfindungsgemäßen selbstjustierten programmierbaren Transistors mit schwebendem Gate (EPROM Transistor, beispielsweise einmal-programmierbar oder schreib-löschbar). Das abgebildete Verfahren ist Teil eines umfangreicheren BiCMOS-Prozesses. Hier sollen nur solche Zwischenergebnisse betrachtet werden, die unmittelbar mit dem Aufbau des dargestellten programmierbaren Transistors zusammenhängen.
    • VERFAHREN
  • Mit Bezug auf Fig. 1 wird auf ein schwach dotiertes, einkristallines p-< 100> -Siliciumsubstrat 40 eine Siliciumdioxidschicht 42 bis zu einer Dicke von ungefähr 200- 400 nm thermisch aufgewachsen. Eine deckende Bor-lonenimplantation (B&spplus;) mit einer Dosis von 10¹³ cm&supmin;² bei 30 KeV wird ausgeführt, gefolgt von thermischem Ausheilen, typischerweise bei 950 ºC 3060 Minuten lang in einer trockenen Sauerstoffumgebung, wobei eine mäßig dotierte p-Schicht 44 erhalten bleibt. Diese Schicht 44 verhindert Latch-up-Erscheinungen in der fertigen Anordnung.
  • Mit Bezug auf Fig. 2 wird nach Entfernen der Oxidschicht 42 und nach einem Reinigungsschritt eine dünne intrinsische (Dotierungskonzentration nicht über 10¹&sup5; cm&supmin;³) Epitaxieschicht 46 bis zu einer Dicke von 0,8-1,0 um über der Schicht 44 gebildet. Eine dünne thermische Siliciumdioxidschicht 48 mit einer Dicke von 30 nm wird auf der Epitaxieschicht 46 aufgewachsen.
  • Mit Bezug auf Fig. 3 wird ein p-Bereich 50 mittels einer Borimplantation mit einer Dosis von 2-2,5 x 10¹² cm&supmin;² bei 100 KeV und anschließendem Ausheil- und Eintreibschritt typischerweise bei 1050 ºC 60-90 Minuten in einer Stickstoffumgebung gebildet.
  • Mit Bezug auf Fig. 4 wird ein nasses Oxid-Abätzen ausgeführt, um die Oxidschicht 48 zu entfernen. Eine neue dünne Siliciumdioxidschicht 52, die eine Dicke von 15-25 nm hat und die später das Gate-Dielektrikum liefern soll, wird in einer trockenen Sauerstoffumgebung bei 900-950 ºC thermisch aufgewachsen. Eine amorphe Siliciumschicht 54 mit einer Dicke von 40-70 nm wird auf der Oxidschicht 52 in einem LPCVD-Prozeß bei einer Temperatur von 550ºC abgeschieden. Daraufhin wird auf der Schicht 54 eine Siliciumnitridschicht 56 bis zu einer Dicke von 150-250 nm in einem LPCVD-Prozeß bei 800 ºC abgeschieden.
  • Mit Bezug auf Fig. 5 wird unter Verwendung einer geeigneten Photolackmaske (nicht abgebildet) ein Trockenätzschritt ausgeführt, um Abschnitte der Nitridschicht 56 und der amorphen Siliciumschicht 54 zu entfernen, wodurch Stellen 60 und 62 zum LOCOS- Aufwachsen definiert werden. Eine anschließende Bor-Ionenimplantation führt zu stark dotierten P&spplus;-Anti-Inversionsgebieten 64 und 66.
  • Mit Bezug auf Fig. 6, erfolgt eine Feldoxidation bei 900-1000 ºC, um eine Oxidschicht 68 (LOCOS) der Dicke 600-700 nm über freigelegten Gebieten 60 und 62 zu erzeugen. Man beachte, daß P&spplus;-Gebiete 64 und 66 sich bei der Bildung der LOCOS-Schicht 68 ihr voraus nach unten bewegen. Daraufhin wird die Nitridschicht 56 in heißer Phosphorsäure entfernt und eine Niedertemperatur-Oxid(LTO)-Schicht 70 der Dicke 70-100 nm bei 420 ºC gebildet. Ätzen der LTO-Schicht 70 legt die Zellenfläche 72 für eine Borimplantation bei 50 KeV mit einer Dosis von 5-8 x 10¹² cm&supmin;² frei. Dies stellt die Schwellenspannung der fertigen Anordnung ein. Teile der Schicht 54 aus amorphem Silicium, die nicht von der LTO-Schicht 70 bedeckt sind, werden mit einer POCl&sub3;- Technik p-dotiert. Anschließend wird ein kombinierter Entglasungs- und LTO-Entfer nungsschritt ausgeführt.
  • Mit Bezug auf Fig. 7, jetzt in vergrößerter Darstellung, wird ein dielektrischer ONO- Interpoly-Film 74 gebildet. Bildung eines ONO-Films 74 umfaßt zunächst Aufwachsen einer 10-15 nm dicken Siliciumdioxidschicht bei 900-1075 ºC, dann Abscheiden einer 10-15 nm dicken Siliciumnitridschicht in einem LPCVD-Prozeß bei 800 ºC, und schließlich Bildung einer 2 nm dicken Siliciumdioxidschicht durch Oxidation der Nitridschicht bei 900-920 ºC. Eine weitere amorphe Siliciumschicht 76 von 250-300 nm Dicke wird in einem LPCVD-Prozeß bei 550 ºC abgeschieden. Eine Niedertemperatur-Oxid(LTO)-Abscheidung erfolgt daraufhin, um eine dünne Schicht 78 von 100 nm Dicke zu bilden. Ein Trockenätzschritt wird ausgeführt, um Abschnitte der LTO-Schicht 78, der amorphen Siliciumschicht 76, des Interpoly-Films 74 und der amorphen Siliciumschicht 54 teuwiese zu entfernen. Die verbleibenden Teile der Schichten 54 und 74- 78 bilden eine Stacked-Gate-Struktur.
  • Mit Bezug auf Fig. 8 wird eine Implantation ausgeführt, um ein p-Tasche 80 in dem einkristallinen Silicium neben der Stacked-Gate-Struktur zu erzeugen. Hierzu wird über dem Gebiet 86 dort, wo die Source des programmierbaren Transistor gebildet werden soll, eine Photolackmaske 82 gebildet. Tasche 80 wird mit einer Bordifluorid-Ionenimplantation bei 50 KeV und mit einer Dosis von 3-5 x 10¹³ cm&supmin;² erhalten. Ein thermischer, 30-60 Minuten dauernder Anregungsschritt bei 900 ºC in einer Stickstoffumgebung kann durchgeführt werden, um das Implantationsprofil einzustellen.
  • Mit Bezug auf Fig. 9 werden an den Seiten der Stacked-Gate-Struktur mittels thermischer Oxidation Siliciumdioxid-Spacer 86 und 88 gebildet. Daraufhin werden eine schwach dotierte n-Sourceausdehnung 90 und eine schwach dotierte n-Drainausdehnung 92 mittels einer Phosphor-Ionenimplantation bei 40-50 KeV mit einer Dosis von 5 x 10¹³ - 5 x 10¹&sup4; cm&supmin;² erzeugt. Eine anschließende 30-60 Minuten dauernde thermische Anregung bei 900-1000 ºC in einer Stickstoffumgebung wird vorzugsweise ausgeführt, um die hierbei erhaltenen Profile und die vorhergehenden Implantationen einzustellen. Diese Phosphorimplantation bildet eine teilweise Gegendotierung eines Teils der p-Tasche 80. Man beachte, daß die Spacer-Dicke die laterale Breite des übrigen Teils der neben der schwach dotierten Drainausdehnung 92 liegenden p-Tasche 80 bestimmt.
  • Mit Bezug auf Fig. 10 wird ein zweiter Satz Spacer 94 und 96 in einem LTO-Abscheidungs-/anisotropen Ätzprozeß gebildet. Eine weitere n-Implantation wird mit Arsen bei 100 KeV mit einer Dosis von 5-7 x 10¹&sup5; cm&supmin;² ausgeführt. Dies erzeugt stark dotierte n- Teile 98 und 100 in den Source- und Drain-Gebieten des Transistors, und dotiert außerdem die amorphe Siliciumschicht 76. Danach wird ein 30-90 Minuten dauernder Ausheilschritt bei 920-950 ºC in einer Stickstoffumgebung durchgeführt.
  • Darauffolgende Herstellungsschritte nach dem Stand der Technik beziehen sich nicht speziell auf den programmierbaren Transistor und werden daher nicht diskutiert.
  • Zur Herstellung eines zur Verwendung in einem Flash-EEPROM geeigneten programmierbaren Transistors müssen in das oben diskutierte Verfahren einige Änderungen eingebracht werden. Die Hauptänderung betrifft die Dicken verschiedener genannter Schichten. Die Oxidschicht 52 für eine Flash-EEPROM-Zelle wird 9-12 nm dick werden, um die Tunnelungsspannung zu verringern. Die Abmessungen der Schichten, die den ONO-Interpoly-Film 76 bilden, unterscheiden sich geringfügig von den oben genannten. Für den Flash-EEPROM ist die untere Siliciumdioxidschicht typischerweise 7- 11 nm dick, die oben darauf gebildete Nitridschicht ist typischerweise 10-12 nm dick, während die obere Siliciumdioxid-Deckschicht ebenso 2 nm dick ist.
    • TRANSISTORSTRUKTUR
  • Infolge der Anordnung der verschiedenen Fremdatombereiche zueinander, wie in Fig. 10 gezeigt, sind die zugehörigen pn-Übergangskapazitäten im Vergleich zu Anordnungen nach dem Stand der Technik erheblich reduziert. Konfigurationen, bei denen es Übergänge mit hohen Fremdatomkonzentrationen zu beiden Seiten gibt, sind möglichst vermieden worden. Es wird gezeigt, daß das stark dotierte n-Gebiet 100 von der Hauptzone 50 und der p-Tasche 80 wegen des dazwischenliegenden schwach dotierten n-Gebiets 92 abgeschirmt wird. Folglich sind die Übergangskapazitäten kleiner als in dem Fall stark dotierter, benachbarter Fremdatombereiche von zueinander entgegengesetztem Leitungstyp. Da kleinere Kapazitäten kürzere Lade- und Entladedauern bedeuten, arbeitet eine mit Transistoren der dargestellten Art implementierte Speicherschaltung schneller.
  • Die p-Tasche 80 vergrößert das elektrische Feld des Kanals im Programmbetrieb. Die Lage der Tasche 80 optimiert den Ort der Erzeugung heißer Ladungsträger im Programmbetrieb. Außerdem verhindert die Tasche 80 durch örtliches Anheben der zum Umwandeln des Teils der Hauptzone 50 unter der Stacked-Gate-Struktur in einen Leitungskanal benötigten Schwellenspannung einen Durchgriff. Das schwach dotierte n-Gebiet 92 verhindert, daß im Lesebetrieb Soft-Write auftritt, falls der Abschnürpunkt des Kanals außerhalb der Tasche 80 liegt, wodurch verhindert wird, daß die Elektronen zu viel Energie aufnehmen.
  • Genau genommen ist es im Falle eines EPROM-Transistors nicht notwendig, die Source mit einer profilierten Fremdatomverteilung zu versehen, wie es durch die Kombination der Gebiete 90 und 98 verkörpert wird, ähnlich der des Drain. Indem dies dennoch getan wird, ist eine zusätzliche Maskierungsschicht, um das Drain mit einem zweifachen Profil zu versehen, während die Source nur ein Profil beibehält, überflüssig. Dies kann die Herstellung des Transistors erleichtern. Im Falle eines EEPROM-Transistors ermöglicht eine solche profilierte Source, der Source zum Löschen risikolos eine hohe Spannung zuzuführen.

Claims (7)

1. Programmierbarer Transistor mit einem Ladungsspeichergebiet (54) über einem Kanalgebiet in einer Haupt-Halbleiterzone (50) eines ersten Leitungstyps, das zwischen einer Source (90, 98) und einem Drain (100, 92) eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps liegt, und mit einer lateral an das Drain anschließenden ersten Fremdatomzone (80) des ersten Leitungstyps, die sich in das Kanalgebiet hinein erstreckt und starker dotiert ist als die Haupt-Halbleiterzone (50), wobei das Drain ein stark dotiertes drittes Fremdatomgebiet (100) hat, das in ein schwach dotiertes zweites Fremdatomgebiet (92) eingebettet ist, dadurch gekennzeichnet, daß die Tiefe des zweiten Fremdatomgebiets (92) größer als das der ersten Fremdatomzone (80) ist.
2. Transistor nach Anspruch 1, wobei die Quelle ein stark dotiertes viertes Fremdatomgebiet (98) und ein schwach dotiertes fünftes Fremdatomgebiet (90) umfaßt, das im wesentlichen zwischen dem vierten Gebiet und der Haupt-Halbleiterzone (5) liegt.
3. Transistor nach Anspruch 1, wobei das Ladungsspeichergebiet (54) ein schwebendes Gate umfaßt.
4. Verfahren zur Herstellung eines programmierbaren Transistors aus einem einkristallinen Halbleiterkörper, der eine an die Oberfläche grenzende Hauptzone (50) eines ersten Leitungstyps hat, wobei das Verfahren die folgenden Schritte umfaßt:
- Erzeugen eines Ladungsspeichergebiets (54) über einem Kanalgebiet in der Hauptzone;
- Einbringen eines ersten Dotierstoffes des ersten Leitungstyps in die Hauptzone zum Verschaffen einer ersten Fremdatomzone (80) des ersten Leitungstyps, die sich in das Kanalgebiet hinein erstreckt und starker dotiert ist als die Hauptzone (50);
- Einbringen eines zweiten Dotierstoffes eines dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps in die Hauptzone zum Verschaffen eines schwach dotierten zweiten Fremdatom-Draingebiets (92), das nahezu lateral an die erste Fremdatomzone anschließt und sich aus dem Kanalgebiet heraus und tiefer in den Halbielterkörper hinein erstreckt als die erste Fremdatomzone (80);
- Einbringen eines dritten Dotierstoffes des zweiten Leitungstyps in das zweite Fremdatom-Draingebiet zum Erzeugen eines an die Oberfläche grenzenden dritten Fremdatom-Draingebiets (100), das nahezu in das zweite Fremdatom-Draingebiet (92) eingebettet und stärker dotiert als dieses ist.
5. Verfahren nach Anspruch 4, wobei das zweite Fremdatom-Draingebiet (92) durch Gegendotierung eines Abschnitts der ersten Fremdatomzone (80) gebildet wird.
6. Verfahren nach Anspruch 4, wobei vor dem Einbringen des zweiten Dotierstoffes ein Spacer (88) über einem Abschnitt der ersten Fremdatomzone (80) und entlang des Ladungsspeichergebiets gebildet wird.
7. Verfahren nach Anspruch 4, wobei vor dem Einbringen des dritten Dotierstoffes ein Spacer (88, 90) über einem Abschnitt des zweien Fremdatom-Draingebiets (92) und entlang des Ladungsspeichergebiets gebildet wird.
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