JPS60134477A - 不揮発性記憶装置及びその製造方法 - Google Patents
不揮発性記憶装置及びその製造方法Info
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- JPS60134477A JPS60134477A JP58241863A JP24186383A JPS60134477A JP S60134477 A JPS60134477 A JP S60134477A JP 58241863 A JP58241863 A JP 58241863A JP 24186383 A JP24186383 A JP 24186383A JP S60134477 A JPS60134477 A JP S60134477A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板のドレイ/領域近傍を改善した不
揮発性記憶装置及びその製造方法に関する。
揮発性記憶装置及びその製造方法に関する。
従来、不揮発性記憶装置例えばF ROM(Progr
amable Read 0nly M、emory
)としては、第1図に示すものが知られている。図中の
1は、表面にフィールド酸化膜2が形成されたP型のシ
リコン基板である。前記フィルド酸化膜2で囲まれた基
板1表面には、N凰のソース、ドレイン領域3.4が形
成されている。同基板l上には、第1のゲート絶縁膜5
、多結晶シリコンからなる浮遊ゲート電極6、第2のゲ
ート絶縁膜7及び多結晶シリコンからなる外部ゲート電
極8が順次形成されている。
amable Read 0nly M、emory
)としては、第1図に示すものが知られている。図中の
1は、表面にフィールド酸化膜2が形成されたP型のシ
リコン基板である。前記フィルド酸化膜2で囲まれた基
板1表面には、N凰のソース、ドレイン領域3.4が形
成されている。同基板l上には、第1のゲート絶縁膜5
、多結晶シリコンからなる浮遊ゲート電極6、第2のゲ
ート絶縁膜7及び多結晶シリコンからなる外部ゲート電
極8が順次形成されている。
こうした構造のPL(0Mにおいて、外部ゲート電極8
及びドレイ/領域4に夫々高電圧を印加することにより
、チャネル領域4に夫々高電圧を印加することにより、
チャネル領域9で発生するホットエレクトロン10が浮
遊ゲート電極6に注入、蓄積される。
及びドレイ/領域4に夫々高電圧を印加することにより
、チャネル領域4に夫々高電圧を印加することにより、
チャネル領域9で発生するホットエレクトロン10が浮
遊ゲート電極6に注入、蓄積される。
しかしながら、前述した構造の通常のPRDMによれば
、高速の書込特性が得られないという欠点があった。こ
のようなことから、充分高速な書込特性を得るために、
チャ′ネル長を短くしたりあるいはドレイン領域4.外
部ゲート電極8へ印加する電圧を高くすることが考えら
れている。しかるに、素子の微細化又は信頼性を向上す
るには逆に印加電圧を下げる必要があることから、前述
した手段はこれに反し、好ましくない。
、高速の書込特性が得られないという欠点があった。こ
のようなことから、充分高速な書込特性を得るために、
チャ′ネル長を短くしたりあるいはドレイン領域4.外
部ゲート電極8へ印加する電圧を高くすることが考えら
れている。しかるに、素子の微細化又は信頼性を向上す
るには逆に印加電圧を下げる必要があることから、前述
した手段はこれに反し、好ましくない。
〔発明の目的1
本発明は上記事情に鑑みてなされたもので、素子の微細
化又は信頼性を低下させることなく、書込特性を向上で
きる不揮発性記憶装置及びその製造方法を提供すること
を目的とするものである。
化又は信頼性を低下させることなく、書込特性を向上で
きる不揮発性記憶装置及びその製造方法を提供すること
を目的とするものである。
本願比1の発明は、第1導電型の半導体基板のドレイン
領域近傍に第1導電型で高濃度の不純物層を形成するこ
とによって、チャネル方向の電界強度を大きくしてチャ
ネルホットエレクトロンの生成量及び生成確率を上昇さ
せ、もって浮遊ゲート電極に注入されるエレクトロンの
量を増加させてセルの書込特性を向上することを図った
ものである。
領域近傍に第1導電型で高濃度の不純物層を形成するこ
とによって、チャネル方向の電界強度を大きくしてチャ
ネルホットエレクトロンの生成量及び生成確率を上昇さ
せ、もって浮遊ゲート電極に注入されるエレクトロンの
量を増加させてセルの書込特性を向上することを図った
ものである。
本願比2の発明は、第1導電屋の半導体基板上に第1の
ゲート絶縁膜、浮遊ゲート電極5第2のゲート絶縁膜及
び外部ゲート電極を形成し、全面に被膜を形成した後、
この被膜を選択的にエツチングして前記浮遊ゲート電極
及び外部ゲート電極近傍の被膜のみを除去し、しかる後
残存する被[’にマスクとして前記基板に第1導電型で
かつ基板より高濃度の不純物を導入し不純物層を形成す
ることによって、本願比1の発明と同様の効果を得るこ
とを図ったものである。
ゲート絶縁膜、浮遊ゲート電極5第2のゲート絶縁膜及
び外部ゲート電極を形成し、全面に被膜を形成した後、
この被膜を選択的にエツチングして前記浮遊ゲート電極
及び外部ゲート電極近傍の被膜のみを除去し、しかる後
残存する被[’にマスクとして前記基板に第1導電型で
かつ基板より高濃度の不純物を導入し不純物層を形成す
ることによって、本願比1の発明と同様の効果を得るこ
とを図ったものである。
以下、本発明の一実施例であるFROMについて第2図
(a)〜(dJ e参照して説明する。
(a)〜(dJ e参照して説明する。
(1) まず、常法により、例えはPMのシリコン基板
21表面に厚さ1.2μmのフィールド酸化膜22@形
成した。つづいて、このフィールド酸化膜22で囲まれ
た基板21の島領域23上に熱酸化法により厚さ500
人の第1のゲート絶縁膜24を形成した。更に、同基板
21のチャネル領域KP型不純物例えはボロンを加速電
圧4 Q KeV、ドーズ量5.X 10”am ’の
条件でイオン注入し、イオン注入層25を形成した。し
かる後、浮遊ゲート電極の材料となる厚さ4000^の
第1のリンドープ多結晶シリコン層26を形成した。こ
の後、この多結晶シリコン層26上に熱酸化により熱酸
化膜27を形成した。ひきつづき、この熱酸化膜27上
に外部ゲート電極の材料となる厚さ4000Aの第2の
リンドープ多結晶シリコン層28を形成した(第2図(
a)図示)。
21表面に厚さ1.2μmのフィールド酸化膜22@形
成した。つづいて、このフィールド酸化膜22で囲まれ
た基板21の島領域23上に熱酸化法により厚さ500
人の第1のゲート絶縁膜24を形成した。更に、同基板
21のチャネル領域KP型不純物例えはボロンを加速電
圧4 Q KeV、ドーズ量5.X 10”am ’の
条件でイオン注入し、イオン注入層25を形成した。し
かる後、浮遊ゲート電極の材料となる厚さ4000^の
第1のリンドープ多結晶シリコン層26を形成した。こ
の後、この多結晶シリコン層26上に熱酸化により熱酸
化膜27を形成した。ひきつづき、この熱酸化膜27上
に外部ゲート電極の材料となる厚さ4000Aの第2の
リンドープ多結晶シリコン層28を形成した(第2図(
a)図示)。
(11)次に、前記第2のリンドープ多結晶シリコン層
28、熱酸化膜27及び第1のリンドープ多結晶シリコ
ン層26を順次バターニングし、外部ゲート電極29、
第2のゲート絶縁@30及び浮遊ゲート電極31を形成
した。
28、熱酸化膜27及び第1のリンドープ多結晶シリコ
ン層26を順次バターニングし、外部ゲート電極29、
第2のゲート絶縁@30及び浮遊ゲート電極31を形成
した。
つづいて、全面にグ2ズマCVD法により被膜としての
厚さ3000^のSin、膜32を形成した後、このS
i02膜32を緩衝弗酸液を用いて短時間選択的にエ
ツチングを行なった。
厚さ3000^のSin、膜32を形成した後、このS
i02膜32を緩衝弗酸液を用いて短時間選択的にエ
ツチングを行なった。
その結果、前記浮遊ゲート電極31.外部ゲート電極2
9側壁のSin、膜32がエツチングされ、■字形の溝
33が形成された。次いで、残存するSin、膜32を
マスクとして基板21にP型不純物例えばボロンを加速
電圧80KeV、)”−ズ量4X10t1m の条件下
でイオン注入し、後記ソース、ドレイン領域形成予定部
近傍にP 型の不純物層34f、形成した(第2図(b
)図示)。
9側壁のSin、膜32がエツチングされ、■字形の溝
33が形成された。次いで、残存するSin、膜32を
マスクとして基板21にP型不純物例えばボロンを加速
電圧80KeV、)”−ズ量4X10t1m の条件下
でイオン注入し、後記ソース、ドレイン領域形成予定部
近傍にP 型の不純物層34f、形成した(第2図(b
)図示)。
(+ro 次に、前記Sin、膜32全32ヲエツチオ
ンともに、露出する第1のゲート絶縁膜24を選択的に
除去した。つづいて、前記外部ゲート電極29をマスク
として基板21にn型不純物例えば砒素を加速電圧4
Q KeV 、ドーズ量5X10 cmの条件下でイオ
ン注入し、N型のソース、ドレイン領域35.36を形
成した(第2図(C)図示)。次いで、全面に層間絶縁
膜37を形成した。更に、前記ソース、ドレ層間絶縁膜
37を選択的に開孔し、コンタクトホール38.38を
形成した後、これらコンタクトホール3B 、3BにA
I!/Si電極39゜39を形成してFROMを製造し
た(島2図(d)図示)。
ンともに、露出する第1のゲート絶縁膜24を選択的に
除去した。つづいて、前記外部ゲート電極29をマスク
として基板21にn型不純物例えば砒素を加速電圧4
Q KeV 、ドーズ量5X10 cmの条件下でイオ
ン注入し、N型のソース、ドレイン領域35.36を形
成した(第2図(C)図示)。次いで、全面に層間絶縁
膜37を形成した。更に、前記ソース、ドレ層間絶縁膜
37を選択的に開孔し、コンタクトホール38.38を
形成した後、これらコンタクトホール3B 、3BにA
I!/Si電極39゜39を形成してFROMを製造し
た(島2図(d)図示)。
本発明に係るFROMは、第2図(d>に示す如く、P
型のシリコン基板21のN型のドレイン領域36近傍に
P型の不純物層34を設けた構造となっている。
型のシリコン基板21のN型のドレイン領域36近傍に
P型の不純物層34を設けた構造となっている。
しかして、本発明のPKlMは、上記構造となっている
ため、従来と比ベトレイン領域36近傍の不純物層34
内のチャネル方向の電界強度を大きくしてチャネルホッ
トエレクトロンの生成確率を上昇できる。従って、浮遊
ゲート電極31に注入されるエレクトロンの負ヲ増加さ
せてPROMQ誉込特性を向上できる。また、チャネル
長を短くしたりあるいはドレイン領域36、外部ゲート
電極29へ印加する電圧を高くする必要がないため、素
子の微細化を防げたり信頼性を低下させることはないこ
とは勿論のことである。
ため、従来と比ベトレイン領域36近傍の不純物層34
内のチャネル方向の電界強度を大きくしてチャネルホッ
トエレクトロンの生成確率を上昇できる。従って、浮遊
ゲート電極31に注入されるエレクトロンの負ヲ増加さ
せてPROMQ誉込特性を向上できる。また、チャネル
長を短くしたりあるいはドレイン領域36、外部ゲート
電極29へ印加する電圧を高くする必要がないため、素
子の微細化を防げたり信頼性を低下させることはないこ
とは勿論のことである。
また、本発明によれば、全面に被膜としての5i02膜
32を形成し、更にこの5i02膜32を緩衝弗酸液を
用いて短時間選択的にエツチングして■字形の溝33を
形成した後、残存する5in2膜32をマスクとして基
板21に高濃度のポロ/全イオン注入し、N現のドレイ
ン領域36近傍にP型の不純物層34を形成するため、
前述したと同様に書込特性を向上できる。
32を形成し、更にこの5i02膜32を緩衝弗酸液を
用いて短時間選択的にエツチングして■字形の溝33を
形成した後、残存する5in2膜32をマスクとして基
板21に高濃度のポロ/全イオン注入し、N現のドレイ
ン領域36近傍にP型の不純物層34を形成するため、
前述したと同様に書込特性を向上できる。
なお、上記実施例では、被膜としての5in2膜をプラ
ズマCVD法により形成した場合について述べたが、こ
れに限らず、例えばマグネトロンスパッタ法を用いても
よい。また、Sin、膜板外の他の被膜を用いてもよい
。
ズマCVD法により形成した場合について述べたが、こ
れに限らず、例えばマグネトロンスパッタ法を用いても
よい。また、Sin、膜板外の他の被膜を用いてもよい
。
以上詳述した如く本発明によれば、書込特性を向上でき
るとともに、素子の微細化、信頼性の向上を達成できる
高信頼性のFROM等の不揮発性記憶装置及びその製造
方法を提供できるものである。
るとともに、素子の微細化、信頼性の向上を達成できる
高信頼性のFROM等の不揮発性記憶装置及びその製造
方法を提供できるものである。
第1図は従来のPl(OMの断面図、第2図(a)〜(
d)は本発明の一実施例に係るPROMの製造方法を工
程順に示す断面図である。 2ノ・・・P型のシリコン基板、22・・・フィールド
酸化膜、23・・・島領域s24,30・・・ゲート酸
化膜、25・・・イオン注入層、26.28・・・リン
ドープ多結晶シリコン層、27・・・熱酸化膜、29・
・・外部ゲート電極、31・・・浮遊ゲート電極、32
・・Sin、膜(被膜)、33・溝、34・・P型の不
純物層、35・・・N型のソース領域、36・・・+ N型のドレイン領域、37・・・層間絶縁膜、38・・
・コンタクトホール、39・・・At/Si電極。 出願人代理人 弁理士 鈴 江 武 彦第1図 8 第2図 (a) 8 第2図 (b) 2 (C) q
d)は本発明の一実施例に係るPROMの製造方法を工
程順に示す断面図である。 2ノ・・・P型のシリコン基板、22・・・フィールド
酸化膜、23・・・島領域s24,30・・・ゲート酸
化膜、25・・・イオン注入層、26.28・・・リン
ドープ多結晶シリコン層、27・・・熱酸化膜、29・
・・外部ゲート電極、31・・・浮遊ゲート電極、32
・・Sin、膜(被膜)、33・溝、34・・P型の不
純物層、35・・・N型のソース領域、36・・・+ N型のドレイン領域、37・・・層間絶縁膜、38・・
・コンタクトホール、39・・・At/Si電極。 出願人代理人 弁理士 鈴 江 武 彦第1図 8 第2図 (a) 8 第2図 (b) 2 (C) q
Claims (4)
- (1) 第1導電汲の半導体基板と・、この基板上に順
次設けられた第1のゲート絶縁膜、浮遊ゲート電極、第
2のゲート絶縁膜及び外部ゲー設けられた第1導電温で
、かつ基板より不純物濃度の大きい不純物層とを具備す
ることを特徴とする不揮発性記憶装置〇 - (2)第1導を凰の半導体基板上に第1のゲート絶縁膜
、浮遊ゲート電極、第2のゲート絶縁膜及び外部ゲート
電極を夫々形成する工程と、全面に被膜を形成する工程
と、この被膜を選択的にエツチングして前記浮遊ゲート
電極及び外部ゲート電極近傍の被膜のみを除去する工程
と、残存する被膜をマスクとして前記基板に第1導電星
でかつ基板より高濃度の不純物を導入し不純物層全形成
する工程と、残存する被膜を除去後外部ゲート電極をマ
スクとして基板に第2導%LfJLの不純物を導入しソ
ース、ドレイン領域を形成する工程とを具備することを
特徴とする不揮発性記憶装置の製造方法。 - (3)第1導電屋でかつ基板より高濃度の不純物をイオ
ン注入法により基板に導入することを特徴とする特許請
求の範囲第2項記載の不揮発性記憶装置の製造方法。 - (4)被膜がマグネトロンスパッタ法もしくはプラズマ
CVD法により形成された5in2膜であることを特徴
とする特許請求の範囲第2項記載の不揮発性記憶装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58241863A JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58241863A JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60134477A true JPS60134477A (ja) | 1985-07-17 |
Family
ID=17080640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58241863A Pending JPS60134477A (ja) | 1983-12-23 | 1983-12-23 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60134477A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0294864A2 (en) * | 1987-06-11 | 1988-12-14 | STMicroelectronics S.r.l. | Fabrication process for electrically cancellable nonvolatile EPROM memory cells and the cell thus obtained |
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