JPH0629543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629543A JPH0629543A JP4183556A JP18355692A JPH0629543A JP H0629543 A JPH0629543 A JP H0629543A JP 4183556 A JP4183556 A JP 4183556A JP 18355692 A JP18355692 A JP 18355692A JP H0629543 A JPH0629543 A JP H0629543A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】ＭＯＳトランジスタの特性の制御しきい値電圧
が変化する半導体装置の製造方法において、基板上にフ
ィールド絶縁膜を形成する工程、基板のＭＯＳトランジ
スタを形成する領域上に第１絶縁膜を形成する工程、フ
ィールド絶縁膜及び第１絶縁膜上に導体層を形成する工
程、導体層をフォト及びエッチング法により所定形にす
る工程、導体層及び半導体基板に半導体基板中に存在し
てもドナーもしくはアクセプタなどのキャリアを発生さ
せない物質、例えば、シリコン、あるいはアルゴンなど
の不活性物質をイオン注入する工程、導体層及び基板上
に第２絶縁膜を形成する。 【効果】フローティングゲート上の絶縁膜を薄く形成で
きるので、書き込み効率を良くすることができる。また
周辺回路のトランジスタのゲート絶縁膜を同時に形成す
ることができ工程短縮できる。
が変化する半導体装置の製造方法において、基板上にフ
ィールド絶縁膜を形成する工程、基板のＭＯＳトランジ
スタを形成する領域上に第１絶縁膜を形成する工程、フ
ィールド絶縁膜及び第１絶縁膜上に導体層を形成する工
程、導体層をフォト及びエッチング法により所定形にす
る工程、導体層及び半導体基板に半導体基板中に存在し
てもドナーもしくはアクセプタなどのキャリアを発生さ
せない物質、例えば、シリコン、あるいはアルゴンなど
の不活性物質をイオン注入する工程、導体層及び基板上
に第２絶縁膜を形成する。 【効果】フローティングゲート上の絶縁膜を薄く形成で
きるので、書き込み効率を良くすることができる。また
周辺回路のトランジスタのゲート絶縁膜を同時に形成す
ることができ工程短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及びその駆動素子の製造方法に関する。
に記憶素子及びその駆動素子の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度３０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度３０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ためにたとえば５族の元素（たとえば燐元素や砒素など
導電性不純物）をイオン打ち込み法を用いて、１×１０
15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ためにたとえば５族の元素（たとえば燐元素や砒素など
導電性不純物）をイオン打ち込み法を用いて、１×１０
15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【０００５】そしてフォト及びエッチング法により前記
第１絶縁膜２０３及び前記第１多結晶シリコン膜２０４
の不要な部分を取り除く。
第１絶縁膜２０３及び前記第１多結晶シリコン膜２０４
の不要な部分を取り除く。
【０００６】次に図２（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度２０％程度の乾燥雰囲気中で
酸化する。
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度２０％程度の乾燥雰囲気中で
酸化する。
【０００７】次に図２（ｄ）の如く、第２多結晶シリコ
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜２０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜２０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
【０００８】次に図２（ｅ）の如く、フォト及びエッチ
ング法により前記第１多結晶シリコン２０４及び前記第
２絶縁膜２０５及び前記第２多結晶シリコン２０７の不
要な部分を除去する。これが半導体記憶素子及び周辺回
路のトランジスタのゲート電極となる。
ング法により前記第１多結晶シリコン２０４及び前記第
２絶縁膜２０５及び前記第２多結晶シリコン２０７の不
要な部分を除去する。これが半導体記憶素子及び周辺回
路のトランジスタのゲート電極となる。
【０００９】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
【００１０】以上の工程が従来技術の半導体装置の製造
方法である。
方法である。
【００１１】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて形成する際、前記半導体基板２
０１に比べ、導体層である前記第１多結晶シリコン２０
５の方が酸化レートが速い為、前記第２絶縁膜２０５の
膜厚が前記第３絶縁膜に比べ２倍ほど厚くなってしま
う。前記第２絶縁膜は前記半導体記憶素子の書き込み特
性を良くするためにできるだけ薄く形成したい。したが
って前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。また前記第３絶縁膜２０６
は周辺回路のトランジスタのゲート絶縁膜として用いる
ので酸化時間を短くしたり、酸素濃度を減らすことはで
きない。
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて形成する際、前記半導体基板２
０１に比べ、導体層である前記第１多結晶シリコン２０
５の方が酸化レートが速い為、前記第２絶縁膜２０５の
膜厚が前記第３絶縁膜に比べ２倍ほど厚くなってしま
う。前記第２絶縁膜は前記半導体記憶素子の書き込み特
性を良くするためにできるだけ薄く形成したい。したが
って前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。また前記第３絶縁膜２０６
は周辺回路のトランジスタのゲート絶縁膜として用いる
ので酸化時間を短くしたり、酸素濃度を減らすことはで
きない。
【００１２】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ周辺回路のトランジスタ
のゲート絶縁膜も同時に形成することが可能であるとこ
ろにある。
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ周辺回路のトランジスタ
のゲート絶縁膜も同時に形成することが可能であるとこ
ろにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、基板上にフィールド絶縁膜を形成する工程、
前記基板の前記ＭＯＳトランジスタを形成する領域上に
第１絶縁膜を形成する工程、前記フィールド絶縁膜及び
前記第１絶縁膜上に導体層を形成する工程、前記導体層
をフォト及びエッチング法により所定形にする工程、前
記導体層及び前記半導体基板に半導体基板中に存在して
もドナーもしくはアクセプタなどのキャリアを発生させ
ない物質、例えば、シリコン、あるいはアルゴンなどの
不活性物質をイオン注入する工程、前記導体層及び前記
半導体基板上に第２絶縁膜を形成する工程からなること
を特徴とする。
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、基板上にフィールド絶縁膜を形成する工程、
前記基板の前記ＭＯＳトランジスタを形成する領域上に
第１絶縁膜を形成する工程、前記フィールド絶縁膜及び
前記第１絶縁膜上に導体層を形成する工程、前記導体層
をフォト及びエッチング法により所定形にする工程、前
記導体層及び前記半導体基板に半導体基板中に存在して
もドナーもしくはアクセプタなどのキャリアを発生させ
ない物質、例えば、シリコン、あるいはアルゴンなどの
不活性物質をイオン注入する工程、前記導体層及び前記
半導体基板上に第２絶縁膜を形成する工程からなること
を特徴とする。
【００１４】
【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。
【００１５】まず図１（ａ）の如く、半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００度の酸素濃度３０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００度の酸素濃度３０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
【００１６】次に図１（ｂ）の如く、前記フィールド絶
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を２００ｎｍ程度形成す
る。通常モノシランガスを６２０度前後で熱分解させ、
前記第１多結晶シリコン１０４を堆積させる。そしてこ
の前記第１多結晶シリコン膜１０４を低抵抗化するため
にたとえば５族の元素（たとえば燐元素や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を２００ｎｍ程度形成す
る。通常モノシランガスを６２０度前後で熱分解させ、
前記第１多結晶シリコン１０４を堆積させる。そしてこ
の前記第１多結晶シリコン膜１０４を低抵抗化するため
にたとえば５族の元素（たとえば燐元素や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１７】そしてフォト及びエッチング法により前記
第１絶縁膜１０３及び前記第１多結晶シリコン膜１０４
の不要な部分を取り除く。
第１絶縁膜１０３及び前記第１多結晶シリコン膜１０４
の不要な部分を取り除く。
【００１８】次に図１（ｃ）の如く、半導体記憶素子を
形成する領域にレジストマスク１０５を形成する。そし
て、前記半導体基板１０１に半導体基板中に存在しても
ドナーもしくはアクセプタなどのキャリアを発生させな
い物質、例えば、シリコン、あるいはアルゴンなどの不
活性物質をイオン打ち込み法１０５により注入する。シ
リコンを用いる場合打ち込みエネルギー５０ｋｅｖ、ド
ーズ量１×１０16ａｔｏｍｓ・ｃｍ-2程度が適当であろ
う。これにより、周辺回路の前記半導体基板１０１の表
面がアモルファス化される。
形成する領域にレジストマスク１０５を形成する。そし
て、前記半導体基板１０１に半導体基板中に存在しても
ドナーもしくはアクセプタなどのキャリアを発生させな
い物質、例えば、シリコン、あるいはアルゴンなどの不
活性物質をイオン打ち込み法１０５により注入する。シ
リコンを用いる場合打ち込みエネルギー５０ｋｅｖ、ド
ーズ量１×１０16ａｔｏｍｓ・ｃｍ-2程度が適当であろ
う。これにより、周辺回路の前記半導体基板１０１の表
面がアモルファス化される。
【００１９】次に図１（ｄ）の如く、熱酸化法により前
記第１多結晶シリコン１０４上に第２絶縁膜１０７、前
記半導体基板１０１上に第３絶縁膜１０８を形成する。
たとえば、１０００℃の酸素濃度２０％程度の乾燥雰囲
気中で酸化する。
記第１多結晶シリコン１０４上に第２絶縁膜１０７、前
記半導体基板１０１上に第３絶縁膜１０８を形成する。
たとえば、１０００℃の酸素濃度２０％程度の乾燥雰囲
気中で酸化する。
【００２０】次に図１（ｅ）の如く、第２多結晶シリコ
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０７及び 前記第３絶縁膜１０８上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜１０９に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
ン膜１０９を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０７及び 前記第３絶縁膜１０８上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜１０９に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
【００２１】次に図１（ｆ）の如く、フォト及びエッチ
ング法により前記第１多結晶シリコン１０４及び前記第
２絶縁膜１０７及び前記第２多結晶シリコン１０９の不
要な部分を除去する。これを半導体記憶素子及び周辺回
路のトランジスタのゲート電極とする。
ング法により前記第１多結晶シリコン１０４及び前記第
２絶縁膜１０７及び前記第２多結晶シリコン１０９の不
要な部分を除去する。これを半導体記憶素子及び周辺回
路のトランジスタのゲート電極とする。
【００２２】最後にイオン打ち込み法により、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
【００２３】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。
体装置の製造方法である。
【００２４】この様に、シリコンまたはアルゴンなどの
不活性不純物をイオン打ち込み法１０５を用いて前記半
導体基板１０１に注入することにより前記半導体基板１
０１の表面をアモルファス化化され、前記半導体基板の
酸化レートが速くなる。前記第２絶縁膜１０７及び前記
第３絶縁膜１０８ほぼ同じ厚さに形成することができ、
前記第２絶縁膜１０７の薄膜化が図れる。これにより前
記半導体記憶素子の書き込み効率を良くすることができ
る。
不活性不純物をイオン打ち込み法１０５を用いて前記半
導体基板１０１に注入することにより前記半導体基板１
０１の表面をアモルファス化化され、前記半導体基板の
酸化レートが速くなる。前記第２絶縁膜１０７及び前記
第３絶縁膜１０８ほぼ同じ厚さに形成することができ、
前記第２絶縁膜１０７の薄膜化が図れる。これにより前
記半導体記憶素子の書き込み効率を良くすることができ
る。
【００２５】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば、前記第２絶縁膜１０７にＯＮＯ膜（Ｓ
ｉ０2／ＳｉＮ／Ｓｉ０2）もしくはＮＯ膜（ＳｉＮ／Ｓ
ｉ０2）を用いた場合でも有効である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば、前記第２絶縁膜１０７にＯＮＯ膜（Ｓ
ｉ０2／ＳｉＮ／Ｓｉ０2）もしくはＮＯ膜（ＳｉＮ／Ｓ
ｉ０2）を用いた場合でも有効である。
【００２６】
【発明の効果】本発明によれば、半導体基板の半導体記
憶素子を形成する以外の領域にシリコンまたはアルゴン
などの不活性不純物をイオン打ち込み法を用いて注入す
ることにより、前記半導体基板の領域の表面がアモルフ
ァス化され、前記半導体基板の領域の熱酸化レートが速
くなる。従って酸化時間や酸素濃度を減少させることが
でき、フローティングゲート上の絶縁膜を薄く形成し、
且つ周辺回路のトランジスタのゲート絶縁膜を同時に形
成することが可能となる。
憶素子を形成する以外の領域にシリコンまたはアルゴン
などの不活性不純物をイオン打ち込み法を用いて注入す
ることにより、前記半導体基板の領域の表面がアモルフ
ァス化され、前記半導体基板の領域の熱酸化レートが速
くなる。従って酸化時間や酸素濃度を減少させることが
でき、フローティングゲート上の絶縁膜を薄く形成し、
且つ周辺回路のトランジスタのゲート絶縁膜を同時に形
成することが可能となる。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。
程順に説明するための主要断面図である。
【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。
るための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ 第１多結晶シリコン膜 １０５ レジストマスク １０６ 不活性物質イオンビーム １０７ 第２絶縁膜 １０８ 第３絶縁膜 １０９ 第２多結晶シリコン膜 １１０ 半導体記憶装置のソース １１１ 半導体記憶装置のドレイン １１２ 周辺回路トランジスタのソース １１３ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜 ２０４ 第１多結晶シリコン膜 ２０５ 第２絶縁膜 ２０６ 第３絶縁膜 ２０７ 第２多結晶シリコン膜 ２０８ 半導体記憶装置のソース ２０９ 半導体記憶装置のドレイン ２１０ 周辺回路トランジスタのソース ２１１ 周辺回路トランジスタのドレイン
Claims (3)
- 【請求項１】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体装置の製造
方法において、基板上にフィールド絶縁膜を形成する工
程、前記基板の前記ＭＯＳトランジスタを形成する領域
上に第１絶縁膜を形成する工程、前記フィールド絶縁膜
及び前記第１絶縁膜上に導体層を形成する工程、前記導
体層をフォト及びエッチング法により所定形にする工
程、前記導体層及び前記半導体基板に半導体基板中に存
在してもドナーもしくはアクセプタなどのキャリアを発
生させない物質、例えば、シリコン、あるいはアルゴン
などの不活性物質をイオン注入する工程、前記導体層及
び前記半導体基板上に第２絶縁膜を形成する工程からな
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記導体層はシリコン膜を形成する工程、
砒素やボロンやリンなどの導電性不純物を注入する工程
からなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記第２絶縁膜は前記導体層及び前記半導
体基板を熱酸化する工程からなることを特徴とする請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355692A JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355692A JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629543A true JPH0629543A (ja) | 1994-02-04 |
| JP3257042B2 JP3257042B2 (ja) | 2002-02-18 |
Family
ID=16137877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355692A Expired - Fee Related JP3257042B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257042B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100439210B1 (ko) * | 2001-06-14 | 2004-07-07 | 이노캡스(주) | 탄산수 취출용 병뚜껑 조립체 |
-
1992
- 1992-07-10 JP JP18355692A patent/JP3257042B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100439210B1 (ko) * | 2001-06-14 | 2004-07-07 | 이노캡스(주) | 탄산수 취출용 병뚜껑 조립체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3257042B2 (ja) | 2002-02-18 |
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