JPH0629548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629548A JPH0629548A JP4183555A JP18355592A JPH0629548A JP H0629548 A JPH0629548 A JP H0629548A JP 4183555 A JP4183555 A JP 4183555A JP 18355592 A JP18355592 A JP 18355592A JP H0629548 A JPH0629548 A JP H0629548A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【構成】ＭＯＳトランジスタの特性の制御しきい値電圧
が変化する半導体装置の製造方法において、基板上にフ
ィールド絶縁膜を形成する工程、前記基板の前記ＭＯＳ
トランジスタを形成する領域上に第１絶縁膜を形成する
工程、前記フィールド絶縁膜及び前記第１絶縁膜上に導
体層を形成する工程、前記導体層をフォト及びエッチン
グ法により所定形にする工程、前記導体層、及び前記基
板の前記ＭＯＳトランジスタを形成する以外の領域上に
第２絶縁膜を形成する。 【効果】絶縁耐圧がよく欠陥密度の少ない前記第１絶縁
膜を形成し、フローティングゲート上の絶縁膜と半導体
記憶素子の駆動回路のトランジスタのゲート絶縁膜を同
時に形成することにより製造工程数を削減できる。
が変化する半導体装置の製造方法において、基板上にフ
ィールド絶縁膜を形成する工程、前記基板の前記ＭＯＳ
トランジスタを形成する領域上に第１絶縁膜を形成する
工程、前記フィールド絶縁膜及び前記第１絶縁膜上に導
体層を形成する工程、前記導体層をフォト及びエッチン
グ法により所定形にする工程、前記導体層、及び前記基
板の前記ＭＯＳトランジスタを形成する以外の領域上に
第２絶縁膜を形成する。 【効果】絶縁耐圧がよく欠陥密度の少ない前記第１絶縁
膜を形成し、フローティングゲート上の絶縁膜と半導体
記憶素子の駆動回路のトランジスタのゲート絶縁膜を同
時に形成することにより製造工程数を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及びその駆動素子の製造方法に関する。
に記憶素子及びその駆動素子の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｆ）にある様であった。この工程を順
に追って説明していく。
２（ａ）〜図２（ｆ）にある様であった。この工程を順
に追って説明していく。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上に第１シリコン窒化膜を所定形に形成する。そして熱
酸化法を用いてフィールド絶縁膜２０２を６００ｎｍか
ら８００ｎｍ程度形成する。そして前記第１窒化膜を除
去し、前記半導体基板２０１及び前記フィールド絶縁膜
２０２上の半導体記憶素子領域に第２シリコン窒化膜２
０３を所定形に形成する。そして熱酸化法により前記半
導体基板２０１上に第１絶縁膜２０４を形成する。これ
を半導体記憶素子の周辺駆動回路のトランジスタのゲー
ト絶縁膜とする。
上に第１シリコン窒化膜を所定形に形成する。そして熱
酸化法を用いてフィールド絶縁膜２０２を６００ｎｍか
ら８００ｎｍ程度形成する。そして前記第１窒化膜を除
去し、前記半導体基板２０１及び前記フィールド絶縁膜
２０２上の半導体記憶素子領域に第２シリコン窒化膜２
０３を所定形に形成する。そして熱酸化法により前記半
導体基板２０１上に第１絶縁膜２０４を形成する。これ
を半導体記憶素子の周辺駆動回路のトランジスタのゲー
ト絶縁膜とする。
【０００４】次に図２（ｂ）の如く、前記第２窒化膜２
０３を除去し、前記フィールド絶縁膜２０２及び前記第
１絶縁膜２０４上にシリコン窒化膜２０５を所定形に形
成する。そして熱酸化法により前記半導体基板２０１上
に第２絶縁膜２０６を形成する。前記第２絶縁膜２０６
はＥＰＲＯＭの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲ
ＯＭの場合は１０ｎｍぐらいが適当であろう。これを半
導体記憶素子のゲート絶縁膜とする。
０３を除去し、前記フィールド絶縁膜２０２及び前記第
１絶縁膜２０４上にシリコン窒化膜２０５を所定形に形
成する。そして熱酸化法により前記半導体基板２０１上
に第２絶縁膜２０６を形成する。前記第２絶縁膜２０６
はＥＰＲＯＭの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲ
ＯＭの場合は１０ｎｍぐらいが適当であろう。これを半
導体記憶素子のゲート絶縁膜とする。
【０００５】次に図２（ｃ）の如く、前記シリコン窒化
膜２０５を除去し、前記フィールド絶縁膜２０２及び前
記第１絶縁膜２０４及び前記第２絶縁膜２０６上に第１
多結晶シリコン膜２０７を形成する。シランガスを約６
２０度で熱分解して積層する化学気相成長法（以下ＣＶ
Ｄ法）により２００ｎｍ程度形成するのが一般的であ
る。そして導体化する為にイオン注入法を用い燐もしく
は砒素等の導電性不純物を前記第１多結晶シリコン膜２
０７に注入する。ドーズ量は１×１０15ａｔｏｍｓ／ｃ
ｍ2以上が良い。そしてフォト及びエッチング法により
前記第１多結晶シリコン膜２０７の不要な部分を取り除
く。
膜２０５を除去し、前記フィールド絶縁膜２０２及び前
記第１絶縁膜２０４及び前記第２絶縁膜２０６上に第１
多結晶シリコン膜２０７を形成する。シランガスを約６
２０度で熱分解して積層する化学気相成長法（以下ＣＶ
Ｄ法）により２００ｎｍ程度形成するのが一般的であ
る。そして導体化する為にイオン注入法を用い燐もしく
は砒素等の導電性不純物を前記第１多結晶シリコン膜２
０７に注入する。ドーズ量は１×１０15ａｔｏｍｓ／ｃ
ｍ2以上が良い。そしてフォト及びエッチング法により
前記第１多結晶シリコン膜２０７の不要な部分を取り除
く。
【０００６】次に図２（ｄ）の如く、前記フィールド絶
縁膜２０２及び前記第１絶縁膜２０４上にシリコ窒化膜
２０８を所定形に形成する。熱酸化法により前記第１多
結晶シリコン２０７上に第３絶縁膜２０９を形成する。
縁膜２０２及び前記第１絶縁膜２０４上にシリコ窒化膜
２０８を所定形に形成する。熱酸化法により前記第１多
結晶シリコン２０７上に第３絶縁膜２０９を形成する。
【０００７】次に図２（ｅ）の如く、前記シリコン窒化
膜２０８を除去し、前記フィールド絶縁膜２０２及び前
記第１絶縁膜２０４及び前記第３絶縁膜２０９上に第２
多結晶シリコン膜２１０をＣＶＤ法により３００ｎｍ程
度形成する。そして導体化する為にイオン注入法を用い
燐もしくは砒素等の導電性不純物を前記第２多結晶シリ
コン膜２１０に注入する。これもドーズ量は１×１０15
ａｔｏｍｓ／ｃｍ2以上が良い。
膜２０８を除去し、前記フィールド絶縁膜２０２及び前
記第１絶縁膜２０４及び前記第３絶縁膜２０９上に第２
多結晶シリコン膜２１０をＣＶＤ法により３００ｎｍ程
度形成する。そして導体化する為にイオン注入法を用い
燐もしくは砒素等の導電性不純物を前記第２多結晶シリ
コン膜２１０に注入する。これもドーズ量は１×１０15
ａｔｏｍｓ／ｃｍ2以上が良い。
【０００８】次に図２（ｆ）の如く、フォト及びエッチ
ング法により、前記第１絶縁膜２０４上の前記第２多結
晶シリコン２１０の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０７及び前記第３絶縁膜２０９及び前記第２多結晶シリ
コン２１０の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。最後にイオン打ち込み法によ
り、燐や砒素などの不純物を注入し前記半導体記憶素子
のソース２１１及びドレイン２１２、前記周辺回路のト
ランジスタのゲート電極のソース２１３及びドレイン２
１４を形成する。
ング法により、前記第１絶縁膜２０４上の前記第２多結
晶シリコン２１０の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０７及び前記第３絶縁膜２０９及び前記第２多結晶シリ
コン２１０の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。最後にイオン打ち込み法によ
り、燐や砒素などの不純物を注入し前記半導体記憶素子
のソース２１１及びドレイン２１２、前記周辺回路のト
ランジスタのゲート電極のソース２１３及びドレイン２
１４を形成する。
【０００９】以上の工程が従来技術による半導体装置の
製造方法である。
製造方法である。
【００１０】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、薄い絶縁膜上のシリコン窒化膜を前記薄い絶
縁膜に絶縁耐圧の劣化を引き起こすことなく除去する技
術がまだない為、前記第３シリコン窒化膜２０５と前記
第４シリコン窒化膜２０８を除去する際、前記第１絶縁
膜２０４にエッチングダメージを与え、絶縁耐圧が低
く、欠陥密度の大きな絶縁膜が形成されてしまう。ま
た、従来技術では前記第１絶縁膜２０４及び前記第２絶
縁膜２０６を形成するのに２回のシリコン窒化膜を形成
する必要があり、さらに前記第１絶縁膜２０４及び前記
第２絶縁膜２０６及び前記第３絶縁膜２０９を形成する
のに３回熱酸化を行わなければならないので製造工程数
が非常に長い。
技術では、薄い絶縁膜上のシリコン窒化膜を前記薄い絶
縁膜に絶縁耐圧の劣化を引き起こすことなく除去する技
術がまだない為、前記第３シリコン窒化膜２０５と前記
第４シリコン窒化膜２０８を除去する際、前記第１絶縁
膜２０４にエッチングダメージを与え、絶縁耐圧が低
く、欠陥密度の大きな絶縁膜が形成されてしまう。ま
た、従来技術では前記第１絶縁膜２０４及び前記第２絶
縁膜２０６を形成するのに２回のシリコン窒化膜を形成
する必要があり、さらに前記第１絶縁膜２０４及び前記
第２絶縁膜２０６及び前記第３絶縁膜２０９を形成する
のに３回熱酸化を行わなければならないので製造工程数
が非常に長い。
【００１１】そこで本発明は、この様な問題点を解決す
るもので、その目的とするところは、絶縁耐圧がよく欠
陥密度の少ない絶縁膜を形成し且つ半導体装置の製造工
程数を大幅に削減するところにある。
るもので、その目的とするところは、絶縁耐圧がよく欠
陥密度の少ない絶縁膜を形成し且つ半導体装置の製造工
程数を大幅に削減するところにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、基板上にフィールド絶縁膜を形成する工程、
前記基板の前記ＭＯＳトランジスタを形成する領域上に
第１絶縁膜を形成する工程、前記フィールド絶縁膜及び
前記第１絶縁膜上に導体層を形成する工程、前記導体層
をフォト及びエッチング法により所定形にする工程、前
記導体層及び前記半導体基板の前記ＭＯＳトランジスタ
を形成する以外の領域上に第２絶縁膜を形成する工程か
らなることを特徴とする。
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、基板上にフィールド絶縁膜を形成する工程、
前記基板の前記ＭＯＳトランジスタを形成する領域上に
第１絶縁膜を形成する工程、前記フィールド絶縁膜及び
前記第１絶縁膜上に導体層を形成する工程、前記導体層
をフォト及びエッチング法により所定形にする工程、前
記導体層及び前記半導体基板の前記ＭＯＳトランジスタ
を形成する以外の領域上に第２絶縁膜を形成する工程か
らなることを特徴とする。
【００１３】
【実施例】図１（ａ）から図１（ｅ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｅ）に従
い、順に説明していく。
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｅ）に従
い、順に説明していく。
【００１４】まず、図１（ａ）の如く半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。１０００度
程度の乾燥雰囲気中で酸化を行うのが良いであろう。前
記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎｍから
５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらいが適当
であろう。この前記第１絶縁膜１０３を半導体記憶素子
のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。１０００度
程度の乾燥雰囲気中で酸化を行うのが良いであろう。前
記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎｍから
５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらいが適当
であろう。この前記第１絶縁膜１０３を半導体記憶素子
のゲート絶縁膜として用いる。
【００１５】次に、図１（ｂ）の如く、前記フィールド
絶縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法に
より第１多結晶シリコン膜１０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解させ
前記第１多結晶シリコン１０４を堆積させる。そしてこ
の前記第１多結晶シリコン膜１０４を低抵抗化するため
にたとえば５族の元素（たとえば燐元素や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
絶縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法に
より第１多結晶シリコン膜１０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解させ
前記第１多結晶シリコン１０４を堆積させる。そしてこ
の前記第１多結晶シリコン膜１０４を低抵抗化するため
にたとえば５族の元素（たとえば燐元素や砒素など導電
性不純物）をイオン打ち込み法を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１６】そしてフォト及びエッチング法により前記
第１絶縁膜１０３及び前記第１多結晶シリコン膜１０４
の不要な部分を取り除く。
第１絶縁膜１０３及び前記第１多結晶シリコン膜１０４
の不要な部分を取り除く。
【００１７】次に図１（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン１０４上に第２絶縁膜１０５、前
記半導体基板上に第３絶縁膜１０６を形成する。たとえ
ば、１０００℃以上の酸素濃度２０％以下の乾燥雰囲気
中で酸化する。
記第１多結晶シリコン１０４上に第２絶縁膜１０５、前
記半導体基板上に第３絶縁膜１０６を形成する。たとえ
ば、１０００℃以上の酸素濃度２０％以下の乾燥雰囲気
中で酸化する。
【００１８】次に図１（ｄ）の如く、第２多結晶シリコ
ン膜１０７を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０５及び 前記第３絶縁膜１０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜１０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
ン膜１０７を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０５及び 前記第３絶縁膜１０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜１０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
【００１９】次に図１（ｅ）の如く、フォト及びエッチ
ング法により、前記第２多結晶シリコン１０７の不要な
部分を除去する。これが周辺回路のトランジスタのゲー
ト電極になる。そして、フォト及びエッチング法によ
り、前記第１多結晶シリコン１０４及び前記第２絶縁膜
１０５及び前記第２多結晶シリコン１０７の不要な部分
を除去する。これが半導体記憶素子のゲート電極にな
る。
ング法により、前記第２多結晶シリコン１０７の不要な
部分を除去する。これが周辺回路のトランジスタのゲー
ト電極になる。そして、フォト及びエッチング法によ
り、前記第１多結晶シリコン１０４及び前記第２絶縁膜
１０５及び前記第２多結晶シリコン１０７の不要な部分
を除去する。これが半導体記憶素子のゲート電極にな
る。
【００２０】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１０
８及びドレイン１０９、前記周辺回路のトランジスタの
ゲート電極のソース１１０及びドレイン１１１を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース１０
８及びドレイン１０９、前記周辺回路のトランジスタの
ゲート電極のソース１１０及びドレイン１１１を形成す
る。
【００２１】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。
体装置の製造方法である。
【００２２】この様に、周辺回路のトランジスタのゲー
ト絶縁膜である前記第２絶縁膜１０６を前記第１多結晶
シリコン１０４を形成した後形成することにより、薄い
絶縁膜上のシリコン窒化膜を剥ぐ工程がなくなりエッチ
ングによるダメージがなくなるので、従来技術より絶縁
耐圧が良く欠陥密度の小さい前記第２絶縁膜１０６を形
成することができる。さらに前記第２絶縁膜１０５と前
記第３絶縁膜１０６を同時に形成することにより製造工
程数を大幅に削減ができる。本実施例の場合ＣＶＤ工程
及びフォト工程及びエッチング工程がそれぞれ３回、熱
酸化工程が２回も削減できる。
ト絶縁膜である前記第２絶縁膜１０６を前記第１多結晶
シリコン１０４を形成した後形成することにより、薄い
絶縁膜上のシリコン窒化膜を剥ぐ工程がなくなりエッチ
ングによるダメージがなくなるので、従来技術より絶縁
耐圧が良く欠陥密度の小さい前記第２絶縁膜１０６を形
成することができる。さらに前記第２絶縁膜１０５と前
記第３絶縁膜１０６を同時に形成することにより製造工
程数を大幅に削減ができる。本実施例の場合ＣＶＤ工程
及びフォト工程及びエッチング工程がそれぞれ３回、熱
酸化工程が２回も削減できる。
【００２３】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、前記導体層は金属膜でも同様の効果を得ることがで
きる。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、前記導体層は金属膜でも同様の効果を得ることがで
きる。
【００２４】
【発明の効果】以上述べた様に、本発明によれば、フロ
ーティングゲート上の絶縁膜と半導体記憶素子の駆動回
路のトランジスタのゲート絶縁膜を同時に形成すること
により、従来技術より絶縁耐圧が良く欠陥密度の小さい
絶縁膜を形成することができ、半導体装置の製造工程数
を大幅に削減することができる。
ーティングゲート上の絶縁膜と半導体記憶素子の駆動回
路のトランジスタのゲート絶縁膜を同時に形成すること
により、従来技術より絶縁耐圧が良く欠陥密度の小さい
絶縁膜を形成することができ、半導体装置の製造工程数
を大幅に削減することができる。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。
程順に説明するための主要断面図である。
【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。
るための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ 第１多結晶シリコン膜 １０５ 第２絶縁膜 １０６ 第３絶縁膜 １０７ 第２多結晶シリコン膜 １０８ 半導体記憶装置のソース １０９ 半導体記憶装置のドレイン １１０ 周辺回路トランジスタのソース １１１ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第２シリコン窒化膜 ２０４ 第１絶縁膜 ２０５ 第３シリコン窒化膜 ２０６ 第２絶縁膜 ２０７ 第１多結晶シリコン膜 ２０８ 第４シリコン窒化膜 ２０９ 第３絶縁膜 ２１０ 第２多結晶シリコン膜 ２１１ 半導体記憶装置のソース ２１２ 半導体記憶装置のドレイン ２１３ 周辺回路トランジスタのソース ２１４ 周辺回路トランジスタのドレイン
Claims (3)
- 【請求項１】フローティングゲートとコントロールゲー
トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体装置の製造
方法において、基板上にフィールド絶縁膜を形成する工
程、前記基板の前記ＭＯＳトランジスタを形成する領域
上に第１絶縁膜を形成する工程、前記フィールド絶縁膜
及び前記第１絶縁膜上に導体層を形成する工程、前記導
体層をフォト及びエッチング法により所定形にする工
程、前記導体層、及び前記半導体基板の前記ＭＯＳトラ
ンジスタを形成する以外の領域上に第２絶縁膜を形成す
る工程からなることを特徴とする半導体装置の製造方
法。 - 【請求項２】前記導体層はシリコン膜を形成する工程、
砒素やボロンやリンなどの導電性不純物を注入する工程
からなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記第２絶縁膜は前記導体層及び前記半導
体基板の前記ＭＯＳトランジスタを形成する以外の領域
を熱酸化する工程からなることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183555A JPH0629548A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183555A JPH0629548A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629548A true JPH0629548A (ja) | 1994-02-04 |
Family
ID=16137859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183555A Pending JPH0629548A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629548A (ja) |
-
1992
- 1992-07-10 JP JP4183555A patent/JPH0629548A/ja active Pending
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