JPH0629542A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【構成】フローティングゲートとコントロールゲートと
を有するＭＯＳ型トランジスタ及びその駆動素子の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、半導体基板上に第１絶縁膜を形成する工程、
ＭＯＳトランジスタを形成する領域の第１絶縁膜を除去
する工程、半導体基板上に第２絶縁膜を形成する工程、
第２絶縁膜及びフィールド絶縁膜及び第１絶縁膜上に導
体層を形成する工程、ＭＯＳトランジスタを形成する領
域以外の導体層を除去する工程からなる製造方法。 【効果】半導体基板をエッチングすることなく、駆動素
子の領域の導体層をエッチングすることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及びその駆動素子の製造方法に関する。

【０００２】

【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。

【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１シリコン酸化膜２０３を形成する。
たとえば、１０００度の酸素濃度４０％の乾燥雰囲気中
で酸化する。前記第１シリコン酸化膜２０３はＥＰＲＯ
Ｍの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合
は１０ｎｍぐらいが適当であろう。この前記第１シリコ
ン酸化膜２０３を半導体記憶素子のゲート絶縁膜として
用いる。

【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１シリコン酸化膜２０３上にＣ
ＶＤ法により第１多結晶シリコン膜２０４を２００ｎｍ
程度形成する。通常モノシランガスを６２０度前後で熱
分解させ、前記第１多結晶シリコン２０４を堆積させ
る。そしてこの前記第１多結晶シリコン膜２０４を低抵
抗化するために、たとえば５族の元素（たとえば燐元素
や砒素など導電性不純物）をイオン打ち込み法を用い
て、１×１０¹⁵から１×１０¹⁶ａｔｏｍｓ・ｃｍ^-2程度
注入する。そしてフォト及びエッチング法により前記第
１多結晶シリコン膜２０４の不要な部分を取り除く。つ
ぎにエッチング法により前記第１シリコン酸化膜２０３
を取り除く。

【０００５】次に図２（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン２０４及び前記半導体基板２０１
上に第２シリコン酸化膜２０５を約５ｎｍほど形成す
る。例えば、１０００℃の酸素濃度４０％程度の乾燥雰
囲気中で酸化する。

【０００６】次に図２（ｄ）の如く、第２多結晶シリコ
ン膜２０８を前記フィールド絶縁膜２０２及び前記第２
シリコン酸化膜２０５上に化学気相成長法により３００
ｎｍ程度形成する。そして導体化する為にイオン注入法
を用い燐もしくは砒素等の不純物を前記第２多結晶シリ
コン膜２０８に注入する。たとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
を用いて、１×１０¹⁵から１×１０¹⁶ａｔｏｍｓ・ｃｍ
^-2程度注入する。

【０００７】次に図２（ｅ）の如く、フォト及びエッチ
ング法により、前記第２シリコン酸化膜２０５上の前記
第２多結晶シリコン２０８の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン２０８及び前記第
２シリコン酸化膜２０５７及び前記及び前記第１多結晶
シリコン２０４の不要な部分を除去する。これが半導体
記憶素子のゲート電極になる。

【０００８】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース２０
９及びドレイン２１０、前記周辺回路のトランジスタの
ソース２１１及びドレイン２１２を形成する。

【０００９】以上の工程が従来技術の半導体装置の製造
方法である。

【００１０】

【発明が解決しようとする課題】しかし、前述の従来の
技術では、半導体記憶素子の駆動素子にする領域の前記
第１多結晶シリコン膜２０４をフォト及びエッチング法
により取り除く際、前記第１シリコン酸化膜２０３がＥ
ＰＲＯＭの場合は３０ｎｍから５０ｎｍ、ＥＥＰＲＯＭ
の場合は１０ｎｍほどと薄いためエッチングされてしま
い、しいては前記半導体基板２０１をもエッチングされ
てしまうという問題点が生じる。

【００１１】エッチングされた前記半導体基板２０１に
半導体記憶素子の駆動素子をつくることは不可能であ
る。

【００１２】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、前記第１多結晶シリコ
ン膜２０４をフォト及びエッチング法により取り除く
際、前記半導体基板２０１がエッチングされない半導体
装置の製造方法を提供するところにある。

【００１３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記ＭＯＳトランジスタを形成する領域の前記第１絶縁
膜を除去する工程、前記半導体基板上に第２絶縁膜を形
成する工程、前記第２絶縁膜及び前記フィールド絶縁膜
及び前記第１絶縁膜上に導体層を形成する工程、前記Ｍ
ＯＳトランジスタを形成する領域以外の前記導体層を除
去する工程からなることを特徴とする。

【００１４】

【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｆ）に従
い、順に説明していく。

【００１５】まず、図１（ａ）の如く半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板１０１上に第３シリコン酸化膜１０３を３０ｎｍか
ら５０ｎｍ形成する。たとえば、１０００度の酸素濃度
４０％の乾燥雰囲気中で酸化する。

【００１６】次に、図１（ｂ）の如く、半導体記憶素子
の領域の前記第３シリコン酸化膜１０３を、フォト及び
エッチング法により取り除く。

【００１７】次に、図１（ｃ）の如く、前記半導体基板
１０１上に第１絶縁膜１０５を形成する。たとえば、１
０００度の酸素濃度４０％の乾燥雰囲気中で酸化する。
前記第１絶縁膜１０５はＥＰＲＯＭの場合は３０ｎｍか
ら５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらいが適
当であろう。この前記第１絶縁膜１０５を半導体記憶素
子のゲート絶縁膜として用いる。そして、前記フィール
ド絶縁膜１０２及び前記第１絶縁膜１０５及び前記第３
シリコン酸化膜１０３上に化学気相成長法により第１多
結晶シリコン膜１０６を２００ｎｍ程度形成する。通常
モノシランガスを６２０度前後で熱分解させ、前記第１
多結晶シリコン１０６を堆積させる。そしてこの前記第
１多結晶シリコン膜１０６を低抵抗化するために、たと
えば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法を用いて、１×１０¹⁵から１×
１０¹⁶ａｔｏｍｓ・ｃｍ^-2程度注入する。そして、フォ
ト及びエッチング法により前記第１多結晶シリコン膜１
０６の不要な部分を取り除く。

【００１８】次に図１（ｄ）の如く、前記第３シリコン
酸化膜１０３を除去し、熱酸化法により前記第１多結晶
シリコン１０６に第１シリコン酸化膜１０７を約５０ｎ
ｍほど形成する。例えば、１０００℃の酸素濃度４０％
程度の乾燥雰囲気中で酸化する。

【００１９】次に図１（ｅ）の如く、第２多結晶シリコ
ン膜１１０を前記フィールド絶縁膜１０２及び前記第１
シリコン酸化膜１０７上に化学気相成長法により３００
ｎｍ程度形成する。そして導体化する為にイオン注入法
を用い燐もしくは砒素等の不純物を前記第２多結晶シリ
コン膜１１０に注入する。たとえば５族の元素（たとえ
ば燐元素や砒素など導電性不純物）をイオン打ち込み法
を用いて、１×１０¹⁵から１×１０¹⁶ａｔｏｍｓ・ｃｍ
^-2程度注入する。

【００２０】次に図１（ｆ）の如く、フォト及びエッチ
ング法により、前記第１シリコン酸化膜１０７上の前記
第２多結晶シリコン１１０の不要な部分を除去する。こ
れが周辺回路のトランジスタ（半導体記憶素子の駆動素
子）のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第２多結晶シリコン１１０及び前記第
１シリコン酸化膜１０７及び前記第１多結晶シリコン１
０６の不要な部分を除去する。これが半導体記憶素子の
ゲート電極になる。

【００２１】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１１
１及びドレイン１１２、前記周辺回路のトランジスタの
ソース１１３及びドレイン１１４を形成する。

【００２２】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。

【００２３】この様に、半導体記憶素子の領域のみ前記
第３シリコン酸化膜１０３を、フォト及びエッチング法
により取り除く。すなわち、半導体記憶素子の駆動素子
にする領域の前記第１多結晶シリコン膜１０６のエッチ
ング工程まで、半導体記憶素子の駆動素子の前記第３シ
リコン酸化膜１０３を取り除かないことにより、前記半
導体基板１０１をエッチングすることなく、半導体記憶
素子の駆動素子の領域の前記第１多結晶シリコン膜１０
６をエッチングすることが可能となる。下地の前記第３
シリコン酸化膜１０３が厚いためである。その後図１
（ｆ）の如く、半導体記憶素子の駆動素子にする領域の
前記第３シリコン酸化膜１０３をフォト及びエッチング
法により取り除き、順次半導体記憶素子の駆動素子を製
造することが可能となる。

【００２４】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。たと
えば、前記第３シリコン酸化膜１０３は、前記フィール
ド絶縁膜１０２を形成するときに発生するシリコン窒化
膜によるホワイトリボンを除去するためのシリコン酸化
膜でも形成することができる。また本発明の製造方法の
実施例では、フローティングゲートとコントロールゲー
ト間にＳｉ０₂膜を用いたが、ＮＯ膜（ＳｉＮ／Ｓｉ
０₂）またはＯＮＯ膜（Ｓｉ０₂／ＳｉＮ／Ｓｉ０₂）を
用いた場合でも有効である。

【００２５】

【発明の効果】本発明によれば、半導体記憶素子の駆動
素子にする領域の第１多結晶シリコン膜のエッチング工
程まで、半導体記憶素子の駆動素子の第３シリコン酸化
膜を取り除かないことにより、下地の第３シリコン酸化
膜が厚いため、半導体基板をエッチングすることなく、
半導体記憶素子の駆動素子の領域の第１多結晶シリコン
膜をエッチングすることが可能となる。その後半導体記
憶素子の駆動素子にする領域の第３シリコン酸化膜をフ
ォト及びエッチング法により取り除き、順次半導体記憶
素子の駆動素子を製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。

【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。

【符号の説明】

１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第３シリコン酸化膜 １０４ レジストマスク １０５ 第１絶縁膜 １０６ 第１多結晶シリコン膜 １０７ 第１シリコン酸化膜 １１０ 第２多結晶シリコン膜 １１１ 半導体記憶装置のソース １１２ 半導体記憶装置のドレイン １１３ 周辺回路トランジスタのソース １１４ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１シリコン酸化膜 ２０４ 第１多結晶シリコン膜 ２０５ 第２シリコン酸化膜 ２０８ 第２多結晶シリコン膜 ２０９ 半導体記憶装置のソース ２１０ 半導体記憶装置のドレイン ２１１ 周辺回路トランジスタのソース ２１２ 周辺回路トランジスタのドレイン

Claims (1)

【特許請求の範囲】
1. 【請求項１】フローティングゲートとコントロールゲー
   トとを有するＭＯＳ型トランジスタ構造をなし、前記フ
   ローティングゲートへの電荷の注入状態の如何によっ
   て、前記コントロールゲートの前記ＭＯＳトランジスタ
   の特性の制御しきい値電圧が変化する半導体装置の製造
   方法において、半導体基板上にフィールド絶縁膜を形成
   する工程、前記半導体基板上に第１絶縁膜を形成する工
   程、前記ＭＯＳトランジスタを形成する領域の前記第１
   絶縁膜を除去する工程、前記半導体基板上に第２絶縁膜
   を形成する工程、前記第２絶縁膜及び前記フィールド絶
   縁膜及び前記第１絶縁膜上に導体層を形成する工程、前
   記ＭＯＳトランジスタを形成する領域以外の前記導体層
   を除去する工程からなることを特徴とする半導体装置の
   製造方法。