JP3163684B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3163684B2 JP3163684B2 JP26747991A JP26747991A JP3163684B2 JP 3163684 B2 JP3163684 B2 JP 3163684B2 JP 26747991 A JP26747991 A JP 26747991A JP 26747991 A JP26747991 A JP 26747991A JP 3163684 B2 JP3163684 B2 JP 3163684B2
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Description
【０００１】
【産業上の利用分野】本発明は、シリコン薄膜トランジ
スターに適用して、有効な技術に関する。
スターに適用して、有効な技術に関する。
【０００２】
【従来の技術】従来のシリコン薄膜トランジスター構造
は、図２の様であった。すなわち、半導体基板２０１上
に第１絶縁膜２０２が形成されており、その上に真性も
しくは１×１０15から１×１０17ａｔｏｍｓ／ｃｍ3程
度の不純物を注入したシリコン薄膜化からなるチャネル
形成領域２０３と、それに接した不純物を高濃度に含ん
だソース２０４及びドレイン２０５が形成されており、
前記チャネル形成領域２０３上にゲート酸化膜２０６が
形成されており、前記ゲート酸化膜２０６上にゲート電
極２０７が形成されている構造であった。
は、図２の様であった。すなわち、半導体基板２０１上
に第１絶縁膜２０２が形成されており、その上に真性も
しくは１×１０15から１×１０17ａｔｏｍｓ／ｃｍ3程
度の不純物を注入したシリコン薄膜化からなるチャネル
形成領域２０３と、それに接した不純物を高濃度に含ん
だソース２０４及びドレイン２０５が形成されており、
前記チャネル形成領域２０３上にゲート酸化膜２０６が
形成されており、前記ゲート酸化膜２０６上にゲート電
極２０７が形成されている構造であった。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
は、微細化できない、という問題点を有する。チャネル
形成領域を短じかくするとパンチスルーが生じてしま
う。本発明者が確かめたところチャネル形成領域の寸法
が１．５μｍ以下になるとパンチスルーが生じトランジ
スタとして働なくなってしまう。これはドレイン、ソー
スの不純物が横方向に拡散してチャネル形成領域を短く
してしまうからである。
は、微細化できない、という問題点を有する。チャネル
形成領域を短じかくするとパンチスルーが生じてしま
う。本発明者が確かめたところチャネル形成領域の寸法
が１．５μｍ以下になるとパンチスルーが生じトランジ
スタとして働なくなってしまう。これはドレイン、ソー
スの不純物が横方向に拡散してチャネル形成領域を短く
してしまうからである。
【０００４】また微細化に伴いｏｆｆ状態でのドレイ
ン、ソース間電流も増加してしまう。そこで本発明は、
この様な問題点を解決するもので、その目的とするとこ
ろは、微細化できｏｆｆ状態でのドレイン、ソース間電
流も低いシリコン薄膜トランジスターを提供するところ
にある。
ン、ソース間電流も増加してしまう。そこで本発明は、
この様な問題点を解決するもので、その目的とするとこ
ろは、微細化できｏｆｆ状態でのドレイン、ソース間電
流も低いシリコン薄膜トランジスターを提供するところ
にある。
【０００５】
【課題を解決するための手段】（１）半導体装置であっ
て、能動層として機能するシリコン薄膜と、上記シリコ
ン薄膜上に形成された絶縁膜と、前記シリコン薄膜の上
方に前記絶縁膜を介して形成されたゲート電極と、を有
する薄膜トランジスタを備えた半導体装置であって、前
記薄膜トランジスタの、ソースは前記シリコン薄膜に形
成されてなり、ドレインはゲート電極と同一層に形成さ
れるとともに前記絶縁膜の開口部を介して前記シリコン
薄膜に接続されてなり、前記薄膜トランジスタの前記絶
縁膜はＣＶＤ法によって形成されてなることを特徴とす
る。
て、能動層として機能するシリコン薄膜と、上記シリコ
ン薄膜上に形成された絶縁膜と、前記シリコン薄膜の上
方に前記絶縁膜を介して形成されたゲート電極と、を有
する薄膜トランジスタを備えた半導体装置であって、前
記薄膜トランジスタの、ソースは前記シリコン薄膜に形
成されてなり、ドレインはゲート電極と同一層に形成さ
れるとともに前記絶縁膜の開口部を介して前記シリコン
薄膜に接続されてなり、前記薄膜トランジスタの前記絶
縁膜はＣＶＤ法によって形成されてなることを特徴とす
る。
【０００６】（２）半導体装置の製造方法であって、基
板の上方にシリコン薄膜を形成する工程と、前記シリコ
ン薄膜のソース形成領域にソースを形成する工程と、前
記シリコン薄膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜にドレイン形成のための開口部を形成する工
程と、導体層を形成する工程と、前記導体層の所定の部
分を除去することによってドレインとゲート電極を同時
に形成する工程と、をこの順に有することを特徴とす
る。 （３）（２）記載の半導体装置の製造方法において、Ｃ
ＶＤ法により、前記絶縁膜を形成する工程を行うことを
特徴とする。 （４）（２）記載の半導体装置の製造方法において、前
記シリコン薄膜のチャネル形成領域に不純物を注入する
工程を、さらに有することを特徴とする。
板の上方にシリコン薄膜を形成する工程と、前記シリコ
ン薄膜のソース形成領域にソースを形成する工程と、前
記シリコン薄膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜にドレイン形成のための開口部を形成する工
程と、導体層を形成する工程と、前記導体層の所定の部
分を除去することによってドレインとゲート電極を同時
に形成する工程と、をこの順に有することを特徴とす
る。 （３）（２）記載の半導体装置の製造方法において、Ｃ
ＶＤ法により、前記絶縁膜を形成する工程を行うことを
特徴とする。 （４）（２）記載の半導体装置の製造方法において、前
記シリコン薄膜のチャネル形成領域に不純物を注入する
工程を、さらに有することを特徴とする。
【０００７】
【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。また図３（ａ）から図３（ｄ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。以下、図３
（ａ）から図３（ｄ）に従い、順に説明していく。な
お、Ｎチャネルシリコン薄膜トランジスターについて説
明していく。
置の断面図である。また図３（ａ）から図３（ｄ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。以下、図３
（ａ）から図３（ｄ）に従い、順に説明していく。な
お、Ｎチャネルシリコン薄膜トランジスターについて説
明していく。
【０００８】まず図３（ａ）の如く、半導体基板１０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ2膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上にソース１０
４及びチャネル形成領域１０３を形成するためにＣＶＤ
法により第１多結晶シリコン膜１０８を１００ｎｍ程度
形成する。通常モノシランガスの熱分解により多結晶シ
リコン１０８を堆積させる。
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ2膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上にソース１０
４及びチャネル形成領域１０３を形成するためにＣＶＤ
法により第１多結晶シリコン膜１０８を１００ｎｍ程度
形成する。通常モノシランガスの熱分解により多結晶シ
リコン１０８を堆積させる。
【０００９】次に図３（ｂ）の如く、前記第１多結晶シ
リコン膜１０８にソース１０４を形成するために、レジ
ストマスク１０９を前記第１多結晶シリコン１０８上に
形成する。そして低抵抗化するために、たとえば５族の
元素（たとえばリン元素や砒素）をイオン打ち込み法を
用いて、２×１０15ａｔｏｍｓ・ｃｍ-2以上注入する。
そして前記レジストマスク１０９を除去する。
リコン膜１０８にソース１０４を形成するために、レジ
ストマスク１０９を前記第１多結晶シリコン１０８上に
形成する。そして低抵抗化するために、たとえば５族の
元素（たとえばリン元素や砒素）をイオン打ち込み法を
用いて、２×１０15ａｔｏｍｓ・ｃｍ-2以上注入する。
そして前記レジストマスク１０９を除去する。
【００１０】次に図３（ｃ）の如く、前記第１多結晶シ
リコン１０８をフォト及びエッチング法により、不要な
部分を排除する。またシリコン薄膜トランジスターのし
きい値を変えるために前記チャネル形成領域１０３にイ
オン打ち込み法を用いて不純物を注入してもいい。
リコン１０８をフォト及びエッチング法により、不要な
部分を排除する。またシリコン薄膜トランジスターのし
きい値を変えるために前記チャネル形成領域１０３にイ
オン打ち込み法を用いて不純物を注入してもいい。
【００１１】そしてＣＶＤ法により前記第２絶縁膜１０
６を形成する．次に図３（ｄ）の如く、前記第１多結晶
シリコン１０８の、ドレイン領域になる部分の前記第２
絶縁膜１０６にコンタクトホールをフォト及びエッチン
グ法により、形成する。そして前記第２絶縁膜１０６上
にをゲート電極を形成するためにＣＶＤ法により第２多
結晶シリコン膜１０７を２００ｎｍ程度形成する。通常
モノシランガスの熱分解により第２多結晶シリコン膜１
０７を堆積させる。そして低抵抗化するために、たとえ
ば５族の元素（たとえばリン元素や砒素）をイオン打ち
込み法を用いて、２×１０15ａｔｏｍｓ・ｃｍ-2以上注
入する。そして、各不純物を活性化するために、熱す
る。ハロゲンランプを用いて、窒素雰囲気中で１０００
度６０秒ほど熱する。
６を形成する．次に図３（ｄ）の如く、前記第１多結晶
シリコン１０８の、ドレイン領域になる部分の前記第２
絶縁膜１０６にコンタクトホールをフォト及びエッチン
グ法により、形成する。そして前記第２絶縁膜１０６上
にをゲート電極を形成するためにＣＶＤ法により第２多
結晶シリコン膜１０７を２００ｎｍ程度形成する。通常
モノシランガスの熱分解により第２多結晶シリコン膜１
０７を堆積させる。そして低抵抗化するために、たとえ
ば５族の元素（たとえばリン元素や砒素）をイオン打ち
込み法を用いて、２×１０15ａｔｏｍｓ・ｃｍ-2以上注
入する。そして、各不純物を活性化するために、熱す
る。ハロゲンランプを用いて、窒素雰囲気中で１０００
度６０秒ほど熱する。
【００１２】最後に図１の如く、前記第２多結晶シリコ
ン膜１０７をフォト及びエッチング法により、不要な部
分を排除する。これにより同一層でドレインとゲート電
極形成できる。
ン膜１０７をフォト及びエッチング法により、不要な部
分を排除する。これにより同一層でドレインとゲート電
極形成できる。
【００１３】以上の工程を経て、本発明の一実施例を得
る。
る。
【００１４】この様に、同一層でドレインとゲート電極
形成することによりドレインの不純物が横方向に拡散し
てチャネル形成領域を短くしにくくなり、その分微細化
することが可能となる。本発明者が確かめたところチャ
ネル形成領域の寸法が１．０μｍでもパンチスルーは生
じずトランジスタとして働く。
形成することによりドレインの不純物が横方向に拡散し
てチャネル形成領域を短くしにくくなり、その分微細化
することが可能となる。本発明者が確かめたところチャ
ネル形成領域の寸法が１．０μｍでもパンチスルーは生
じずトランジスタとして働く。
【００１５】また、本発明のシリコン薄膜トランジスタ
ーはドレイン下とゲート電極下のチャネル形成領域にチ
ャネルは形成されない。この様な構造は一般にｏｆｆｓ
ｅｔシリコン薄膜トランジスターと呼ばれｏｆｆ状態で
のドレイン、ソース間電流が小さい。従来の技術でこの
構造にする場合ドレイン側のゲート電極を短くしてやれ
ばいいが、ｏｆｆｓｅｔ寸法がドレインとゲート電極間
で決まるので（２回のフォト工程決まるので）、寸法に
ばらつきが生じてしまう。しかし、本発明のシリコン薄
膜トランジスターはドレインとゲート電極は、１回のフ
ォト工程決まるので、寸法にばらつきがない。従ってｏ
ｆｆ状態でのドレイン、ソース間電流のばらつきがない
ｏｆｆｓｅｔシリコン薄膜トランジスターを作ることが
可能となる。
ーはドレイン下とゲート電極下のチャネル形成領域にチ
ャネルは形成されない。この様な構造は一般にｏｆｆｓ
ｅｔシリコン薄膜トランジスターと呼ばれｏｆｆ状態で
のドレイン、ソース間電流が小さい。従来の技術でこの
構造にする場合ドレイン側のゲート電極を短くしてやれ
ばいいが、ｏｆｆｓｅｔ寸法がドレインとゲート電極間
で決まるので（２回のフォト工程決まるので）、寸法に
ばらつきが生じてしまう。しかし、本発明のシリコン薄
膜トランジスターはドレインとゲート電極は、１回のフ
ォト工程決まるので、寸法にばらつきがない。従ってｏ
ｆｆ状態でのドレイン、ソース間電流のばらつきがない
ｏｆｆｓｅｔシリコン薄膜トランジスターを作ることが
可能となる。
【００１６】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、チャネル形成領域の下にゲート電極があるシリコン
薄膜トランジスターやｏｆｆｓｅｔシリコン薄膜トラン
ジスターでも同様の効果を有する。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば、チャネル形成領域の下にゲート電極があるシリコン
薄膜トランジスターやｏｆｆｓｅｔシリコン薄膜トラン
ジスターでも同様の効果を有する。
【００１７】
【発明の効果】以上述べた様に、本発明によれば、シリ
コン薄膜トランジスターにおいて、ゲート電極とドレイ
ンが同一の層で形成されていることにより、以下に示す
効果がえられる。
コン薄膜トランジスターにおいて、ゲート電極とドレイ
ンが同一の層で形成されていることにより、以下に示す
効果がえられる。
【００１８】１、ドレインの不純物が横方向に拡散して
チャネル形成領域を短くしにくくなり、その分微細化す
ることが可能となる。
チャネル形成領域を短くしにくくなり、その分微細化す
ることが可能となる。
【００１９】２、ｏｆｆ状態でのドレイン、ソース間電
流が低くばらつきがないｏｆｆｓｅｔシリコン薄膜トラ
ンジスターを作ることが可能となる。
流が低くばらつきがないｏｆｆｓｅｔシリコン薄膜トラ
ンジスターを作ることが可能となる。
【図１】本発明の半導体装置の一実施例を示す主要断面
図である。
図である。
【図２】従来の半導体装置を示す主要断面図である。
【図３】（ａ）から（ｄ）は、本発明の半導体装置の製
造方法の一例を工程順に説明するための主要断面図であ
る。
造方法の一例を工程順に説明するための主要断面図であ
る。
１０１、２０１・・・半導体基板 １０２、２０２・・・第１絶縁膜 １０３、２０３・・・チャネル形成領域 １０４、２０４・・・ソース １０５、２０５・・・ドレイン １０６、２０６・・・第２絶縁膜 １０７・・・第２多結晶シリコン膜 ２０７・・・ゲート電極 １０８・・・第１多結晶シリコン膜 １０９・・・レジストマスク
Claims (4)
- 【請求項１】 基板の上方に形成されたシリコン薄膜
と、 前記シリコン薄膜上に形成された絶縁膜と、 前記シリコン薄膜の上方に前記絶縁膜を介して形成され
たゲート電極と、を有する薄膜トランジスタを備えた半
導体装置であって、 前記薄膜トランジスタの、ソースは前記シリコン薄膜に
形成されてなり、ドレインはゲート電極と同一層に形成
されるとともに前記絶縁膜の開口部を介して前記シリコ
ン薄膜に接続されてなり、 前記薄膜トランジスタの前記絶縁膜はＣＶＤ法によって
形成されてなることを特徴とする半導体装置。 - 【請求項２】 基板の上方にシリコン薄膜を形成する工
程と、 前記シリコン薄膜のソース形成領域にソースを形成する
工程と、 前記シリコン薄膜を覆うように絶縁膜を形成する工程
と、 前記絶縁膜にドレイン形成のための開口部を形成する工
程と、 導体層を形成する工程と、 前記導体層の所定の部分を除去することによってドレイ
ンとゲート電極を同時に形成する工程と、 をこの順に有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 ＣＶＤ法により、前記絶縁膜を形成する工程を行うこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置の製造方法
において、 前記シリコン薄膜のチャネル形成領域に不純物を注入す
る工程を、さらに有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26747991A JP3163684B2 (ja) | 1991-10-16 | 1991-10-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26747991A JP3163684B2 (ja) | 1991-10-16 | 1991-10-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110102A JPH05110102A (ja) | 1993-04-30 |
| JP3163684B2 true JP3163684B2 (ja) | 2001-05-08 |
Family
ID=17445419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26747991A Expired - Fee Related JP3163684B2 (ja) | 1991-10-16 | 1991-10-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163684B2 (ja) |
-
1991
- 1991-10-16 JP JP26747991A patent/JP3163684B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110102A (ja) | 1993-04-30 |
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