JPH04234132A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04234132A JPH04234132A JP41641390A JP41641390A JPH04234132A JP H04234132 A JPH04234132 A JP H04234132A JP 41641390 A JP41641390 A JP 41641390A JP 41641390 A JP41641390 A JP 41641390A JP H04234132 A JPH04234132 A JP H04234132A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造を有するＭ
ＯＳ型半導体装置の製造方法に関する。
ＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】サブミクロン以下のＭＯＳトランジスタ
には、ドレイン近傍の電界の集中を緩和して、ホットキ
ャリアの注入を防ぎ、特性の劣化を防ぐためにＬＤＤ（
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用い
られている。
には、ドレイン近傍の電界の集中を緩和して、ホットキ
ャリアの注入を防ぎ、特性の劣化を防ぐためにＬＤＤ（
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用い
られている。
【０００３】従来のＬＤＤ構造の製造方法を図５〜図８
に示す。
に示す。
【０００４】まず、図５に示すように、例えばｐ型の半
導体シリコン基板１上に、誘電体膜であるゲート酸化膜
２を熱酸化法により形成する。次いで、導電膜である多
結晶シリコン膜、遷移金属膜又はそれらの複合膜を気相
成長法又はスパッタリング法により形成し、これを微細
加工技術を用いてパターニングしてＭＯＳトランジスタ
のゲート電極３を形成する。多結晶シリコン膜を用いる
場合には、低抵抗化のために、熱拡散法又はイオン注入
法により、リン、ホウ素等を不純物拡散する。
導体シリコン基板１上に、誘電体膜であるゲート酸化膜
２を熱酸化法により形成する。次いで、導電膜である多
結晶シリコン膜、遷移金属膜又はそれらの複合膜を気相
成長法又はスパッタリング法により形成し、これを微細
加工技術を用いてパターニングしてＭＯＳトランジスタ
のゲート電極３を形成する。多結晶シリコン膜を用いる
場合には、低抵抗化のために、熱拡散法又はイオン注入
法により、リン、ホウ素等を不純物拡散する。
【０００５】次いで、図６に示すように、このゲート電
極３を自己整合マスクとして用い、半導体シリコン基板
１にほぼ垂直な方向からイオン注入を行って、例えばｎ
− 型の低濃度拡散層４を半導体シリコン基板１に形成
する。
極３を自己整合マスクとして用い、半導体シリコン基板
１にほぼ垂直な方向からイオン注入を行って、例えばｎ
− 型の低濃度拡散層４を半導体シリコン基板１に形成
する。
【０００６】次いで、図７に示すように、ゲート絶縁膜
２上及びゲート電極３上に、二酸化シリコン膜又はリン
、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成する
。
２上及びゲート電極３上に、二酸化シリコン膜又はリン
、ヒ素、ホウ素等を含む二酸化シリコン膜５を形成する
。
【０００７】次いで、図８に示すように、ＲＩＥ等の異
方性エッチングにより二酸化シリコン膜５をエッチング
して、ゲート電極３のサイドウォールスペーサー５′を
形成する。そして、このゲート電極３のサイドウォール
スペーサー５′をマスクとして用い、やはり半導体シリ
コン基板１にほぼ垂直な方向からイオン注入を行って、
ソース及びドレイン領域となる例えばｎ＋ 型の高濃度
拡散層６を半導体シリコン基板１に形成する。
方性エッチングにより二酸化シリコン膜５をエッチング
して、ゲート電極３のサイドウォールスペーサー５′を
形成する。そして、このゲート電極３のサイドウォール
スペーサー５′をマスクとして用い、やはり半導体シリ
コン基板１にほぼ垂直な方向からイオン注入を行って、
ソース及びドレイン領域となる例えばｎ＋ 型の高濃度
拡散層６を半導体シリコン基板１に形成する。
【０００８】このようにソース及びドレイン領域部分に
低濃度拡散層を形成することにより、電界集中を緩和す
ることができる。
低濃度拡散層を形成することにより、電界集中を緩和す
ることができる。
【０００９】
【発明が解決しようとする課題】上述した従来のＬＤＤ
構造では、サイドウォールスペーサーを絶縁膜で構成し
ているが、最近、素子の微細化に伴い、サイドウォール
スペーサーを低抵抗の多結晶シリコンで構成し、これに
より、サイドウォールスペーサー直下の低濃度拡散層の
寄生抵抗を減少させて、素子性能の低下を防止したいわ
ゆるゲート−ドレイン重なりＬＤＤ構造が提案されてい
る。
構造では、サイドウォールスペーサーを絶縁膜で構成し
ているが、最近、素子の微細化に伴い、サイドウォール
スペーサーを低抵抗の多結晶シリコンで構成し、これに
より、サイドウォールスペーサー直下の低濃度拡散層の
寄生抵抗を減少させて、素子性能の低下を防止したいわ
ゆるゲート−ドレイン重なりＬＤＤ構造が提案されてい
る。
【００１０】ところが、ＭＯＳトランジスタのゲート電
極を多結晶シリコン又はポリサイドで構成し、サイドウ
ォールスペーサーも多結晶シリコンで構成する場合には
、上述したように、サイドウォールスペーサーをＲＩＥ
でエッチング形成する時に、ゲート電極も一部エッチン
グされてしまうという問題があった。
極を多結晶シリコン又はポリサイドで構成し、サイドウ
ォールスペーサーも多結晶シリコンで構成する場合には
、上述したように、サイドウォールスペーサーをＲＩＥ
でエッチング形成する時に、ゲート電極も一部エッチン
グされてしまうという問題があった。
【００１１】そこで、本発明は、多結晶シリコン又はポ
リサイドで構成されたゲート電極上に、エッチングスト
ッパーとなる酸化膜を設け、サイドウォールスペーサー
形成時にゲート電極がエッチングされないようにしたＭ
ＯＳ型半導体装置の製造方法を提供することをその課題
とする。
リサイドで構成されたゲート電極上に、エッチングスト
ッパーとなる酸化膜を設け、サイドウォールスペーサー
形成時にゲート電極がエッチングされないようにしたＭ
ＯＳ型半導体装置の製造方法を提供することをその課題
とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＭＯＳ型半導体装置の製造方法は、半導体
基板上にゲート絶縁膜、多結晶シリコン膜又はポリサイ
ド膜を形成する工程と、上記多結晶シリコン膜又はポリ
サイド膜の上に酸化膜を形成する工程と、上記多結晶シ
リコン膜又はポリサイド膜をその上の酸化膜とともにパ
ターニングしてゲート電極を形成する工程と、このゲー
ト電極をマスクとしてイオン注入を行うことにより、上
記半導体基板に低濃度拡散層を形成する工程と、上記ゲ
ート絶縁膜上及び上記ゲート電極上に多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をエッチング
して上記ゲート電極の両側部にサイドウォールスペーサ
ーを形成する工程と、上記ゲート電極及び上記サイドウ
ォールスペーサーをマスクとしてイオン注入を行うこと
により、上記半導体基板に高濃度拡散層を形成する工程
とを具備する。
に、本発明のＭＯＳ型半導体装置の製造方法は、半導体
基板上にゲート絶縁膜、多結晶シリコン膜又はポリサイ
ド膜を形成する工程と、上記多結晶シリコン膜又はポリ
サイド膜の上に酸化膜を形成する工程と、上記多結晶シ
リコン膜又はポリサイド膜をその上の酸化膜とともにパ
ターニングしてゲート電極を形成する工程と、このゲー
ト電極をマスクとしてイオン注入を行うことにより、上
記半導体基板に低濃度拡散層を形成する工程と、上記ゲ
ート絶縁膜上及び上記ゲート電極上に多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をエッチング
して上記ゲート電極の両側部にサイドウォールスペーサ
ーを形成する工程と、上記ゲート電極及び上記サイドウ
ォールスペーサーをマスクとしてイオン注入を行うこと
により、上記半導体基板に高濃度拡散層を形成する工程
とを具備する。
【００１３】
【作用】本発明のＭＯＳ型半導体装置の製造方法では、
ゲート電極上に、エッチングストッパーとなる酸化膜を
設けているので、サイドウォールスペーサー形成時にゲ
ート電極もエッチングされることが防止される。
ゲート電極上に、エッチングストッパーとなる酸化膜を
設けているので、サイドウォールスペーサー形成時にゲ
ート電極もエッチングされることが防止される。
【００１４】
【実施例】以下、本発明を実施例につき図１〜図４を参
照して説明する。
照して説明する。
【００１５】まず、図１に示すように、ｐ型の抵抗率１
〜１０Ωｃｍ程度を有する半導体シリコン基板１１上に
、ゲート酸化膜である二酸化シリコン膜１２を、７００
〜１０００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱
酸化法により１００〜５００Å程度に形成する。
〜１０Ωｃｍ程度を有する半導体シリコン基板１１上に
、ゲート酸化膜である二酸化シリコン膜１２を、７００
〜１０００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱
酸化法により１００〜５００Å程度に形成する。
【００１６】この後、ゲート電極として用いる多結晶シ
リコン膜１３をＣＶＤ法により１０００〜５０００Å程
度に形成する。そして、この多結晶シリコン膜の低抵抗
化を目的として、熱拡散法により、リンイオンを多結晶
シリコン膜１３中に１０１９〜１０２１／ｃｍ３ 程度
導入する。
リコン膜１３をＣＶＤ法により１０００〜５０００Å程
度に形成する。そして、この多結晶シリコン膜の低抵抗
化を目的として、熱拡散法により、リンイオンを多結晶
シリコン膜１３中に１０１９〜１０２１／ｃｍ３ 程度
導入する。
【００１７】次いで、この多結晶シリコン膜１３上に、
熱酸化法又はＣＶＤ法により、二酸化シリコン膜１７を
５００〜２０００Å程度に形成する。
熱酸化法又はＣＶＤ法により、二酸化シリコン膜１７を
５００〜２０００Å程度に形成する。
【００１８】しかる後、この二酸化シリコン膜１７上に
所定パターンのフォトレジスト１８を形成し、このフォ
トレジスト１８をマスクとして、ＲＩＥにより、二酸化
シリコン膜１７及び多結晶シリコン膜１３をエッチング
し、図２に示すようなゲート電極１３′を形成する。
所定パターンのフォトレジスト１８を形成し、このフォ
トレジスト１８をマスクとして、ＲＩＥにより、二酸化
シリコン膜１７及び多結晶シリコン膜１３をエッチング
し、図２に示すようなゲート電極１３′を形成する。
【００１９】次いで、図２に示すように、ゲート電極１
３′を自己整合マスクとして用い、半導体シリコン基板
１１にほぼ垂直な方向から、ヒ素イオン、リンイオン又
は両方のイオンを順にイオン注入して、半導体シリコン
基板１１にｎ− 型の低濃度拡散層１４を形成する。こ
の時、イオン注入のエネルギーは２０〜６０ＫｅＶ程度
で、且つ、不純物の注入量は１０１２〜１０１４／ｃｍ
２ 程度で行う。
３′を自己整合マスクとして用い、半導体シリコン基板
１１にほぼ垂直な方向から、ヒ素イオン、リンイオン又
は両方のイオンを順にイオン注入して、半導体シリコン
基板１１にｎ− 型の低濃度拡散層１４を形成する。こ
の時、イオン注入のエネルギーは２０〜６０ＫｅＶ程度
で、且つ、不純物の注入量は１０１２〜１０１４／ｃｍ
２ 程度で行う。
【００２０】次いで、図３に示すように、ＣＶＤ法によ
り、多結晶シリコン膜１５を２０００〜６０００Å程度
に形成する。そして、イオン注入法により、この多結晶
シリコン膜１５中にホウ素イオンを濃度が１０１８〜１
０２０／ｃｍ３ 程度となるように導入する。この時、
ゲート電極１３′とこの多結晶シリコン膜１５との間の
ｐ−ｎ接合を緩和するために、上述したゲート電極１３
′よりも１〜２桁程度低濃度にする。
り、多結晶シリコン膜１５を２０００〜６０００Å程度
に形成する。そして、イオン注入法により、この多結晶
シリコン膜１５中にホウ素イオンを濃度が１０１８〜１
０２０／ｃｍ３ 程度となるように導入する。この時、
ゲート電極１３′とこの多結晶シリコン膜１５との間の
ｐ−ｎ接合を緩和するために、上述したゲート電極１３
′よりも１〜２桁程度低濃度にする。
【００２１】この後、ＲＩＥを用いた異方性エッチング
により、多結晶シリコン膜１５をエッチングし、図４に
示すようなサイドウォールスペーサー１５′を形成する
。この時、本実施例においては、ゲート電極１３′上に
二酸化シリコン膜１７が形成されているので、この二酸
化シリコン膜１７がエッチングストッパーとして働き、
ゲート電極１３′が不測にエッチングされることがない
。
により、多結晶シリコン膜１５をエッチングし、図４に
示すようなサイドウォールスペーサー１５′を形成する
。この時、本実施例においては、ゲート電極１３′上に
二酸化シリコン膜１７が形成されているので、この二酸
化シリコン膜１７がエッチングストッパーとして働き、
ゲート電極１３′が不測にエッチングされることがない
。
【００２２】次いで、図４に示すように、ゲート電極１
３′及びサイドウォールスペーサー１５′を自己整合マ
スクとして用い、半導体シリコン基板１１にほぼ垂直な
方向からヒ素イオンのイオン注入を行って、ソース及び
ドレイン領域にｎ＋ 型の高濃度拡散層１６を形成する
。 イオン注入のエネルギーは３０〜６０ＫｅＶとし、また
、不純物の注入量は１０１４〜１０１６／ｃｍ２ 程度
とする。
３′及びサイドウォールスペーサー１５′を自己整合マ
スクとして用い、半導体シリコン基板１１にほぼ垂直な
方向からヒ素イオンのイオン注入を行って、ソース及び
ドレイン領域にｎ＋ 型の高濃度拡散層１６を形成する
。 イオン注入のエネルギーは３０〜６０ＫｅＶとし、また
、不純物の注入量は１０１４〜１０１６／ｃｍ２ 程度
とする。
【００２３】この後、気相成長技術を用いて絶縁層の成
膜を行い、電気的接続をとるためのコンタクトホールの
開孔を微細加工技術で行い、しかる後、気相成長法又は
スパッタリング法により遷移金属の成膜を行い、更に、
微細加工技術により所望のパターンを形成して、各素子
の電気的接続を行う。
膜を行い、電気的接続をとるためのコンタクトホールの
開孔を微細加工技術で行い、しかる後、気相成長法又は
スパッタリング法により遷移金属の成膜を行い、更に、
微細加工技術により所望のパターンを形成して、各素子
の電気的接続を行う。
【００２４】なお、上述の実施例においては、ゲート電
極１３′として多結晶シリコン膜を用いたが、ゲート電
極１３′としては、いわゆるポリサイド膜を用いてもよ
い。
極１３′として多結晶シリコン膜を用いたが、ゲート電
極１３′としては、いわゆるポリサイド膜を用いてもよ
い。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極の上に、エッチングストッパーとなる酸化膜
を設けているので、ＬＤＤ構造のサイドウォールスペー
サーを形成する時に、ゲート電極が不測にエッチングさ
れることがない。従って、安定した特性を有するＭＯＳ
型半導体装置を製造することができる。
ゲート電極の上に、エッチングストッパーとなる酸化膜
を設けているので、ＬＤＤ構造のサイドウォールスペー
サーを形成する時に、ゲート電極が不測にエッチングさ
れることがない。従って、安定した特性を有するＭＯＳ
型半導体装置を製造することができる。
【図１】本発明の一実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２】本発明の一実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】本発明の一実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】本発明の一実施例によるＭＯＳトランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図５】従来のＭＯＳトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
【図６】従来のＭＯＳトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
【図７】従来のＭＯＳトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
【図８】従来のＭＯＳトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
１１ 半導体シリコン基板
１３′ ゲート電極
１４ 低濃度拡散層
１５′ サイドウォールスペーサー
１６ 高濃度拡散層
１７ 酸化膜
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜、多結晶
シリコン膜又はポリサイド膜を形成する工程と、上記多
結晶シリコン膜又はポリサイド膜の上に酸化膜を形成す
る工程と、上記多結晶シリコン膜又はポリサイド膜をそ
の上の酸化膜とともにパターニングしてゲート電極を形
成する工程と、このゲート電極をマスクとしてイオン注
入を行うことにより、上記半導体基板に低濃度拡散層を
形成する工程と、上記ゲート絶縁膜上及び上記ゲート電
極上に多結晶シリコン膜を形成する工程と、この多結晶
シリコン膜をエッチングして上記ゲート電極の両側部に
サイドウォールスペーサーを形成する工程と、上記ゲー
ト電極及び上記サイドウォールスペーサーをマスクとし
てイオン注入を行うことにより、上記半導体基板に高濃
度拡散層を形成する工程とを具備するＭＯＳ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41641390A JPH04234132A (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41641390A JPH04234132A (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234132A true JPH04234132A (ja) | 1992-08-21 |
Family
ID=18524637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41641390A Withdrawn JPH04234132A (ja) | 1990-12-28 | 1990-12-28 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04234132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
-
1990
- 1990-12-28 JP JP41641390A patent/JPH04234132A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473184A (en) * | 1993-03-05 | 1995-12-05 | Nippon Steel Corporation | Semiconductor device and method for fabricating same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |