JPH0529337A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0529337A JPH0529337A JP18596091A JP18596091A JPH0529337A JP H0529337 A JPH0529337 A JP H0529337A JP 18596091 A JP18596091 A JP 18596091A JP 18596091 A JP18596091 A JP 18596091A JP H0529337 A JPH0529337 A JP H0529337A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- drain region
- layer
- polycrystalline silicon
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】比較的簡単にＬＤＤ構造で高信頼性のＭＯＳト
ランジスタを提供する。 【構成】ゲート絶縁膜３の上に多結晶シリコン層４とそ
の上に高融点金属ケイ化物層５を順次形成して二層構造
のゲート電極を構成する。このゲート電極において高融
点金属ケイ化物層５のゲート寸法が多結晶シリコン層４
の寸法よりもチャネル方向に長いひさし構造となってい
る。このひさし構造を利用して不純物濃度の比較的薄い
Ｎ型ドレイン領域７及びソース領域６と、不純物濃度の
比較的濃いＮ型ドレイン領域９及びソース領域８を形成
することによりＬＤＤ構造のＭＯＳトランジスタが得ら
れる。 【効果】上記構成とすることにより比較的簡単にＬＤＤ
構造で高信頼性のＭＯＳトランジスタが得られる。
ランジスタを提供する。 【構成】ゲート絶縁膜３の上に多結晶シリコン層４とそ
の上に高融点金属ケイ化物層５を順次形成して二層構造
のゲート電極を構成する。このゲート電極において高融
点金属ケイ化物層５のゲート寸法が多結晶シリコン層４
の寸法よりもチャネル方向に長いひさし構造となってい
る。このひさし構造を利用して不純物濃度の比較的薄い
Ｎ型ドレイン領域７及びソース領域６と、不純物濃度の
比較的濃いＮ型ドレイン領域９及びソース領域８を形成
することによりＬＤＤ構造のＭＯＳトランジスタが得ら
れる。 【効果】上記構成とすることにより比較的簡単にＬＤＤ
構造で高信頼性のＭＯＳトランジスタが得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳ型半導体装置に関する。
ＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】微細なＮチャネルＭＯＳトランジスタの
諸特性の変動をもたらす主要因は、ドレイン領域近くの
高電界中のホットエレクトロンにあるので、高信頼性素
子を得るためには、この電界を緩和させなくてはならな
い。このためには従来はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造と呼ばれるドレイン領域の不
純物分布をなだらかにしたものが作られている。
諸特性の変動をもたらす主要因は、ドレイン領域近くの
高電界中のホットエレクトロンにあるので、高信頼性素
子を得るためには、この電界を緩和させなくてはならな
い。このためには従来はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造と呼ばれるドレイン領域の不
純物分布をなだらかにしたものが作られている。
【０００３】図３は従来のＬＤＤ構造のＭＯＳトランジ
スタの一例の断面図である。
スタの一例の断面図である。
【０００４】Ｐ型シリコン基板１にフィールド絶縁膜２
を形成して素子領域を区画し、素子領域内にゲート絶縁
膜３を形成する。多結晶シリコン層でゲート電極１４を
形成し、ゲート電極１４の側壁に傾斜面を有するシリコ
ン酸化膜１５を形成する。リンなどのＮ型不純物をイオ
ン注入して傾斜濃度を有するＮ型領域１６、１７とＮ型
ソース領域８，ドレイン領域９を形成し、ＬＤＤ構造の
ＭＯＳトランジスタを得る。
を形成して素子領域を区画し、素子領域内にゲート絶縁
膜３を形成する。多結晶シリコン層でゲート電極１４を
形成し、ゲート電極１４の側壁に傾斜面を有するシリコ
ン酸化膜１５を形成する。リンなどのＮ型不純物をイオ
ン注入して傾斜濃度を有するＮ型領域１６、１７とＮ型
ソース領域８，ドレイン領域９を形成し、ＬＤＤ構造の
ＭＯＳトランジスタを得る。
【０００５】傾斜面を有するシリコン酸化膜に比例して
不純物濃度が変化するＮ型領域１６，１７はソース及び
ドレイン領域における高電界を緩和するためのものであ
る。
不純物濃度が変化するＮ型領域１６，１７はソース及び
ドレイン領域における高電界を緩和するためのものであ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
たＬＤＤ構造を得るためには傾斜面を有するシリコン酸
化膜１５を形成する必要があるが、このシリコン酸化膜
１５を形成するのは簡単ではなく、製造工程が長くなり
工数もかかるという欠点がある。
たＬＤＤ構造を得るためには傾斜面を有するシリコン酸
化膜１５を形成する必要があるが、このシリコン酸化膜
１５を形成するのは簡単ではなく、製造工程が長くなり
工数もかかるという欠点がある。
【０００７】本発明の目的は、比較的簡易にＬＤＤ構造
が得られ高信頼性が確保できるＭＯＳトランジスタを提
供することにある。
が得られ高信頼性が確保できるＭＯＳトランジスタを提
供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の発明の半
導体装置は、半導体基板上に設けられたゲート絶縁膜
と、そのゲート絶縁膜上に多結晶シリコン層，高融点金
属ケイ化物層を順次形成して成る二層構造で、かつ前記
高融点金属ケイ化物層のチャネル方向の寸法が前記多結
晶シリコン層のチャネル方向の寸法よりも大きいゲート
電極と、前記ゲート電極の両側に相当する前記半導体基
板に設けられた相対的に低濃度のソース領域及びドレイ
ン領域と、前記低濃度のソース領域及びドレイン領域に
それぞれ接合して設けられた相対的に高濃度のソース領
域及びドレイン領域とからなるトランジスタを含んで構
成される。
導体装置は、半導体基板上に設けられたゲート絶縁膜
と、そのゲート絶縁膜上に多結晶シリコン層，高融点金
属ケイ化物層を順次形成して成る二層構造で、かつ前記
高融点金属ケイ化物層のチャネル方向の寸法が前記多結
晶シリコン層のチャネル方向の寸法よりも大きいゲート
電極と、前記ゲート電極の両側に相当する前記半導体基
板に設けられた相対的に低濃度のソース領域及びドレイ
ン領域と、前記低濃度のソース領域及びドレイン領域に
それぞれ接合して設けられた相対的に高濃度のソース領
域及びドレイン領域とからなるトランジスタを含んで構
成される。
【０００９】また、本発明の第２の発明の半導体装置
は、第１の発明と同様の２層構造のゲート電極を有する
が、そのゲート電極は信頼性上問題となるドレイン近傍
のゲート電極のみがひさし構造を有しており、その結
果、ドレイン側のみ高電界を緩和するための不純物濃度
の比較的薄いドレイン領域が形成されてＬＤＤ構造とな
っている。
は、第１の発明と同様の２層構造のゲート電極を有する
が、そのゲート電極は信頼性上問題となるドレイン近傍
のゲート電極のみがひさし構造を有しており、その結
果、ドレイン側のみ高電界を緩和するための不純物濃度
の比較的薄いドレイン領域が形成されてＬＤＤ構造とな
っている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の断面図である。
Ｐ型シリコン基板１にフィールド絶縁膜２を形成して素
子領域を区画し、素子領域にゲート絶縁膜３を形成す
る。この上に多結晶シリコン層４とその上に高融点金属
ケイ化物（例えばタングテンシリサイド）層５とを順次
形成して二層構造のゲート電極を構成する。このゲート
電極においてタングステンシリサイド層５のゲート寸法
が多結晶シリコン層４の寸法よりもチャネル方向に例え
ば２００ｎｍ程度長いひさし構造となっている。この構
造は、多結晶シリコン層４とタングステンシリサイド層
５を順次堆積して、さらに一般的なリソグラフィ及び反
応性イオンエッチングによりゲートパターンを形成した
後で緩衝弗酸（例えばＨＦ：ＮＨ4 Ｆ＝３：８０）にて
エッチングすることで容易に形成可能である。その後、
このひさし構造を利用して、例えばリンイオンをシリコ
ン基板に対して斜め方向から注入することにより不純物
濃度の比較的薄いＮ型ドレイン領域７及びソース領域６
を形成し、引き続きヒ素イオンをシリコン基板に対して
垂直方向から注入することにより不純物濃度の比較的濃
いＮ形ドレイン領域９及びソース領域８を形成すること
が可能であり比較的簡単に精度良くＬＤＤ構造を形成す
ることができる。
て説明する。図１は本発明の一実施例の断面図である。
Ｐ型シリコン基板１にフィールド絶縁膜２を形成して素
子領域を区画し、素子領域にゲート絶縁膜３を形成す
る。この上に多結晶シリコン層４とその上に高融点金属
ケイ化物（例えばタングテンシリサイド）層５とを順次
形成して二層構造のゲート電極を構成する。このゲート
電極においてタングステンシリサイド層５のゲート寸法
が多結晶シリコン層４の寸法よりもチャネル方向に例え
ば２００ｎｍ程度長いひさし構造となっている。この構
造は、多結晶シリコン層４とタングステンシリサイド層
５を順次堆積して、さらに一般的なリソグラフィ及び反
応性イオンエッチングによりゲートパターンを形成した
後で緩衝弗酸（例えばＨＦ：ＮＨ4 Ｆ＝３：８０）にて
エッチングすることで容易に形成可能である。その後、
このひさし構造を利用して、例えばリンイオンをシリコ
ン基板に対して斜め方向から注入することにより不純物
濃度の比較的薄いＮ型ドレイン領域７及びソース領域６
を形成し、引き続きヒ素イオンをシリコン基板に対して
垂直方向から注入することにより不純物濃度の比較的濃
いＮ形ドレイン領域９及びソース領域８を形成すること
が可能であり比較的簡単に精度良くＬＤＤ構造を形成す
ることができる。
【００１１】図２は本発明の他の実施例の断面図であ
る。Ｐ型シリコン基板１上のゲート絶縁膜３を介して形
成されたゲート電極は第１の実施例と同様の二層構造を
有している。この実施例では、信頼性上問題となるドレ
イン近傍のゲート電極のみがひさし構造をしており、従
って、ドレイン側にのみ高電界を緩和するための不純物
濃度の比較的薄いＮ型ドレイン領域７が形成されてＬＤ
Ｄ構造となっている。
る。Ｐ型シリコン基板１上のゲート絶縁膜３を介して形
成されたゲート電極は第１の実施例と同様の二層構造を
有している。この実施例では、信頼性上問題となるドレ
イン近傍のゲート電極のみがひさし構造をしており、従
って、ドレイン側にのみ高電界を緩和するための不純物
濃度の比較的薄いＮ型ドレイン領域７が形成されてＬＤ
Ｄ構造となっている。
【００１２】
【発明の効果】以上述べたように本発明は、半導体基板
上のゲート絶縁膜を介して形成された多結晶シリコン層
とその上の高融点金属ケイ化物層とを含む二層構造のゲ
ート電極にし、かつ高融点金属ケイ化物層のゲート寸法
が多結晶シリコン層のゲート寸法よりも長い構造を有す
るようにしたので、比較的簡単にＬＤＤ構造で高信頼性
ＭＯＳトランジスタを形成することができるという効果
を有する。
上のゲート絶縁膜を介して形成された多結晶シリコン層
とその上の高融点金属ケイ化物層とを含む二層構造のゲ
ート電極にし、かつ高融点金属ケイ化物層のゲート寸法
が多結晶シリコン層のゲート寸法よりも長い構造を有す
るようにしたので、比較的簡単にＬＤＤ構造で高信頼性
ＭＯＳトランジスタを形成することができるという効果
を有する。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】従来のＬＤＤ構造のＭＯＳトランジスタの一例
の断面図である。
の断面図である。
１ Ｐ型シリコン基板
２ フィールド酸化膜
３ ゲート絶縁膜
４ 多結晶シリコン層
５ 高融点金属ケイ化物層
６ Ｎ- 型ソース領域
７ Ｎ- 型ドレイン領域
８ Ｎ型ソース領域
９ Ｎ型ドレイン領域
１４ ゲート電極
１５ シリコン酸化膜
Claims (2)
- 【請求項１】 半導体基板上に設けられたゲート絶縁膜
と、該ゲート絶縁膜上に多結晶シリコン層，高融点金属
ケイ化物層を順次形成して成る二層構造で、かつ前記高
融点金属ケイ化物層のチャネル方向の寸法が前記多結晶
シリコン層のチャネル方向の寸法よりも大きいゲート電
極と、前記ゲート電極の両側に相当する前記半導体基板
に設けられた相対的に低濃度のソース領域及びドレイン
領域と、前記低濃度のソース領域及びドレイン領域にそ
れぞれ接合して設けられた相対的に高濃度のソース領域
及びドレイン領域とからなるトランジスタを含むことを
特徴とする半導体装置。 - 【請求項２】 半導体基板上に設けられたゲート絶縁膜
と、該ゲート絶縁膜上に多結晶シリコン層，高融点金属
ケイ化物層を順次形成してなる二層構造で、かつ前記高
融点金属ケイ化物層のチャネル方向の寸法が前記多結晶
シリコン層のチャネル方向の寸法よりドレイン形成側に
おいて大きいゲート電極と、前記ゲート電極のドレイン
形成側の前記半導体基板に設けられた相対的に低濃度の
ドレイン領域と該低濃度ドレイン領域に接合して設けら
れた相対的に高濃度のドレイン領域と、前記ゲート電極
のソース形成側の半導体基板に設けられた相対的に高濃
度のソース領域とからなるトランジスタを含むことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596091A JPH0529337A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596091A JPH0529337A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529337A true JPH0529337A (ja) | 1993-02-05 |
Family
ID=16179892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18596091A Pending JPH0529337A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912389A (en) * | 1996-04-17 | 1999-06-15 | Katayama Chemical, Inc. | Stabilizer and stabilizing method for aqueous aliphatic aldehyde solution |
| JP2005064508A (ja) * | 2003-08-11 | 2005-03-10 | Samsung Electronics Co Ltd | 高電圧トランジスタおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621276A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | Ｍｏｓ型半導体装置 |
| JPS6229168A (ja) * | 1985-07-31 | 1987-02-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6294983A (ja) * | 1985-10-22 | 1987-05-01 | Seiko Epson Corp | 自己整合形完全ｌｄｄ構造ｍｏｓ ｆｅｔ |
-
1991
- 1991-07-25 JP JP18596091A patent/JPH0529337A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621276A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | Ｍｏｓ型半導体装置 |
| JPS6229168A (ja) * | 1985-07-31 | 1987-02-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6294983A (ja) * | 1985-10-22 | 1987-05-01 | Seiko Epson Corp | 自己整合形完全ｌｄｄ構造ｍｏｓ ｆｅｔ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912389A (en) * | 1996-04-17 | 1999-06-15 | Katayama Chemical, Inc. | Stabilizer and stabilizing method for aqueous aliphatic aldehyde solution |
| JP2005064508A (ja) * | 2003-08-11 | 2005-03-10 | Samsung Electronics Co Ltd | 高電圧トランジスタおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283455A (en) | Thin film field effect element having an LDD structure | |
| JP2010177690A (ja) | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ | |
| JP3199847B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002299613A (ja) | 縦型電界効果トランジスタ及び半導体装置の製造方法 | |
| JPH0529337A (ja) | 半導体装置 | |
| JPH0521454A (ja) | 半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3200978B2 (ja) | 半導体装置の製造方法 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPS643070B2 (ja) | ||
| JPH02288341A (ja) | Ｍｉｓ型半導体装置 | |
| JPH05267324A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH05243261A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH053135B2 (ja) | ||
| JP3147374B2 (ja) | 半導体装置 | |
| JPH04142749A (ja) | 半導体装置の製造方法 | |
| JPH04306880A (ja) | 半導体装置及びその製造方法 | |
| JPH02128428A (ja) | 半導体装置 | |
| JPS626664B2 (ja) | ||
| JPS60226169A (ja) | 半導体装置の製造方法 | |
| JPH0213827B2 (ja) | ||
| JPH08298290A (ja) | 半導体装置及びその製造方法 | |
| JPH06252169A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |