JP3199847B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴのゲ−
ト電極を微細化した半導体装置およびその製造方法に関
する。
ト電極を微細化した半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近時、集積回路が微細化されるに伴い、
ＭＯＳＦＥＴのゲ−ト電極の微細化が要求されている。
このため、リソグラフィ−工程に起因したゲ−ト長のば
らつきおよび異方性エッチングを用いたゲ−ト電極の加
工に起因した寸法のばらつきがＭＯＳＦＥＴの電気的特
性に与える影響を無視できなくなっている。
ＭＯＳＦＥＴのゲ−ト電極の微細化が要求されている。
このため、リソグラフィ−工程に起因したゲ−ト長のば
らつきおよび異方性エッチングを用いたゲ−ト電極の加
工に起因した寸法のばらつきがＭＯＳＦＥＴの電気的特
性に与える影響を無視できなくなっている。
【０００３】図１０乃至図１３は、従来の半導体装置の
製造方法を示す断面図である。先ず、シリコン基板１の
表面上には選択酸化法により素子分離領域２が形成され
る。この後、素子分離領域２で囲まれた素子領域１ａに
おけるシリコン基板１の表面上には熱酸化法により厚さ
が１０ｎｍ程度のゲ−ト酸化膜３が形成される。
製造方法を示す断面図である。先ず、シリコン基板１の
表面上には選択酸化法により素子分離領域２が形成され
る。この後、素子分離領域２で囲まれた素子領域１ａに
おけるシリコン基板１の表面上には熱酸化法により厚さ
が１０ｎｍ程度のゲ−ト酸化膜３が形成される。
【０００４】次に、図１１に示すように、前記ゲ−ト酸
化膜３および素子分離領域２の上には化学気相成長法に
より厚さが２００ｎｍ程度の多結晶シリコン層４が堆積
され、この多結晶シリコン層４には拡散法またはイオン
注入法によりＰが添加される。この多結晶シリコン層４
の上には写真蝕刻法によりレジスト・パタ−ン５が形成
される。
化膜３および素子分離領域２の上には化学気相成長法に
より厚さが２００ｎｍ程度の多結晶シリコン層４が堆積
され、この多結晶シリコン層４には拡散法またはイオン
注入法によりＰが添加される。この多結晶シリコン層４
の上には写真蝕刻法によりレジスト・パタ−ン５が形成
される。
【０００５】この後、図１２に示すように、前記レジス
ト・パタ−ン５をマスクとして、多結晶シリコン層４お
よびゲ−ト酸化膜３が異方的にエッチングされる。次
に、前記レジスト・パタ−ン５および素子分離領域２を
マスクとしてイオン注入することにより、シリコン基板
１にはソ−ス・ドレイン拡散層６が自己整合的に形成さ
れる。この後、前記レジスト・パタ−ン５が除去され、
ゲ−ト電極７が形成される。
ト・パタ−ン５をマスクとして、多結晶シリコン層４お
よびゲ−ト酸化膜３が異方的にエッチングされる。次
に、前記レジスト・パタ−ン５および素子分離領域２を
マスクとしてイオン注入することにより、シリコン基板
１にはソ−ス・ドレイン拡散層６が自己整合的に形成さ
れる。この後、前記レジスト・パタ−ン５が除去され、
ゲ−ト電極７が形成される。
【０００６】次に、図１３に示すように、前記ゲ−ト電
極７、シリコン基板１および素子分離領域２の上には化
学気相成長法により厚さが３００ｎｍ程度のＳｉＯ2 膜
８が堆積され、このＳｉＯ2 膜８には写真蝕刻法および
異方性エッチングにより第１、第２のコンタクト孔８
ａ、８ｂおよび図示せぬ第３のコンタクト孔が設けられ
る。この第３のコンタクト孔は図示せぬ素子分離領域に
形成されている。これらコンタクト孔８ａ、８ｂの内お
よびＳｉＯ2 膜８の上にはアルミニウム配線９が形成さ
れる。第１、第２のコンタクト孔８ａ、８ｂにおいて、
このアルミニウム配線９はソ−ス・ドレイン拡散層６と
電気的に接続され、第３のコンタクト孔において、図示
せぬ配線はゲ−ト電極７と電気的に接続される。
極７、シリコン基板１および素子分離領域２の上には化
学気相成長法により厚さが３００ｎｍ程度のＳｉＯ2 膜
８が堆積され、このＳｉＯ2 膜８には写真蝕刻法および
異方性エッチングにより第１、第２のコンタクト孔８
ａ、８ｂおよび図示せぬ第３のコンタクト孔が設けられ
る。この第３のコンタクト孔は図示せぬ素子分離領域に
形成されている。これらコンタクト孔８ａ、８ｂの内お
よびＳｉＯ2 膜８の上にはアルミニウム配線９が形成さ
れる。第１、第２のコンタクト孔８ａ、８ｂにおいて、
このアルミニウム配線９はソ−ス・ドレイン拡散層６と
電気的に接続され、第３のコンタクト孔において、図示
せぬ配線はゲ−ト電極７と電気的に接続される。
【０００７】
【発明が解決しようとする課題】ところで、図１１に示
すレジスト・パタ−ン５は写真蝕刻法により形成され
る。この写真蝕刻法に起因した寸法のばらつきによって
レジスト・パタ−ン５の長さｌ1 にはばらつきが生じ、
このばらつきの値は約０．０５μｍである。このため、
ゲ−ト長が０．５μｍのゲ−ト電極７を形成する場合は
レジスト・パタ−ン５によって生ずるゲ−ト長のばらつ
きが１０％に達する。
すレジスト・パタ−ン５は写真蝕刻法により形成され
る。この写真蝕刻法に起因した寸法のばらつきによって
レジスト・パタ−ン５の長さｌ1 にはばらつきが生じ、
このばらつきの値は約０．０５μｍである。このため、
ゲ−ト長が０．５μｍのゲ−ト電極７を形成する場合は
レジスト・パタ−ン５によって生ずるゲ−ト長のばらつ
きが１０％に達する。
【０００８】前記ゲ−ト電極７はレジスト・パタ−ン５
をマスクとして異方性エッチングすることにより形成さ
れる。この異方性エッチングに起因した寸法のばらつき
によってゲ−ト長にはさらにばらつきが生じ、このばら
つきの値も前記写真蝕刻法に起因したばらつきの値と同
程度である。
をマスクとして異方性エッチングすることにより形成さ
れる。この異方性エッチングに起因した寸法のばらつき
によってゲ−ト長にはさらにばらつきが生じ、このばら
つきの値も前記写真蝕刻法に起因したばらつきの値と同
程度である。
【０００９】この結果、図１２に示すゲ−ト長ｌ2 が
０．５μｍのゲ−ト電極７を形成する場合は、前記写真
蝕刻法に起因した寸法のばらつきと前記異方性エッチン
グに起因した寸法のばらつきとにより、ゲ−ト長のばら
つきが約２０％に達する。
０．５μｍのゲ−ト電極７を形成する場合は、前記写真
蝕刻法に起因した寸法のばらつきと前記異方性エッチン
グに起因した寸法のばらつきとにより、ゲ−ト長のばら
つきが約２０％に達する。
【００１０】上述したことから、ゲ−ト長が０．３５μ
ｍより短いゲ−ト電極を形成する場合には、写真蝕刻法
および異方性エッチングそれぞれに起因したばらつきが
全く無視できないものとなる。
ｍより短いゲ−ト電極を形成する場合には、写真蝕刻法
および異方性エッチングそれぞれに起因したばらつきが
全く無視できないものとなる。
【００１１】一方、ゲ−ト幅方向におけるゲ−ト電極の
長さを短くすることによるゲ−ト電極の微細化が考えら
れる。図１４は、図１３に示す半導体装置のパタ−ン平
面図である。ゲ−ト幅方向におけるゲ−ト電極７の長さ
ｙ3 は、ゲ−ト・フリンジとして必要な長さｙ1 と、ゲ
−ト電極７から配線を取出すための第３のコンタクト孔
８ｃを設けるのに必要な長さｙ2 と、ゲ−ト幅ｗとの和
となっている。従って、ゲ−ト幅方向におけるゲ−ト電
極７の長さｙ3 を短くするには配線を取り出すために必
要な長さｙ2 をなくすことが考えられる。
長さを短くすることによるゲ−ト電極の微細化が考えら
れる。図１４は、図１３に示す半導体装置のパタ−ン平
面図である。ゲ−ト幅方向におけるゲ−ト電極７の長さ
ｙ3 は、ゲ−ト・フリンジとして必要な長さｙ1 と、ゲ
−ト電極７から配線を取出すための第３のコンタクト孔
８ｃを設けるのに必要な長さｙ2 と、ゲ−ト幅ｗとの和
となっている。従って、ゲ−ト幅方向におけるゲ−ト電
極７の長さｙ3 を短くするには配線を取り出すために必
要な長さｙ2 をなくすことが考えられる。
【００１２】上記従来の半導体装置においては第３のコ
ンタクト孔８ｃは素子分離領域に形成されているが、前
記ｙ2 をなくすには、この第３のコンタクト孔８ｃを素
子領域に形成しなければならない。このコンタクト孔８
ｃを素子領域に形成すると、コンタクト孔８ｃを形成す
る際のエッチングによるダメ−ジによりゲ−ト酸化膜が
破壊されることがある。
ンタクト孔８ｃは素子分離領域に形成されているが、前
記ｙ2 をなくすには、この第３のコンタクト孔８ｃを素
子領域に形成しなければならない。このコンタクト孔８
ｃを素子領域に形成すると、コンタクト孔８ｃを形成す
る際のエッチングによるダメ−ジによりゲ−ト酸化膜が
破壊されることがある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、写真蝕刻法および異方
性エッチングそれぞれに起因した寸法のばらつきの影響
を受けることなくゲ−ト長を縮小するとともに、ゲ−ト
幅方向におけるゲ−ト電極の長さを縮小した半導体装置
およびその製造方法を提供することにある。
されたものであり、その目的は、写真蝕刻法および異方
性エッチングそれぞれに起因した寸法のばらつきの影響
を受けることなくゲ−ト長を縮小するとともに、ゲ−ト
幅方向におけるゲ−ト電極の長さを縮小した半導体装置
およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】この発明の半導体装置
は、上記課題を解決するため、半導体基板に設けられた
第１および第２の拡散層と、前記第１の拡散層の上に設
けられた厚い絶縁膜と、前記半導体基板の少くとも前記
第１の拡散層と前記第２の拡散層との間の上に設けられ
たゲート絶縁膜としての薄い絶縁膜と、前記厚い絶縁膜
の上に一端が設けられ、前記薄い絶縁膜の上に他端が設
けられ、前記厚い絶縁膜上の膜厚によってゲート長が決
定されるゲート電極と、前記ゲート電極の前記一端に設
けられたコンタクト部とを具備している。また、この発
明の半導体装置は、第１導電型の半導体基板と、前記半
導体基板内に形成された第２導電型のソース、ドレイン
領域及びこれらの間に設けられたチャネル領域と、前記
ソース領域の上方に設けられ、段差を持った側壁を有す
る絶縁膜と、前記半導体基板に設けられ、前記チャネル
領域を覆うゲート絶縁膜と、一端が前記絶縁膜の一部の
上に設けられ、他端が前記ゲート絶縁膜の上に設けら
れ、前記側壁に沿って垂直に延出した部分を有するゲー
ト電極と、前記ゲート電極の前記一端に設けられたコン
タクト部とを具備し、前記ソース領域の前記チャネル領
域側のエッジは、前記ゲート電極の前記垂直に延出した
部分の一方のエッジで規定され、前記ドレイン領域の前
記チャネル領域側のエッジは、前記ゲート電極の前記垂
直に延出した部分の他方のエッジで規定され、前記ゲー
ト電極の前記垂直に延出した部分の前記一方のエッジか
ら前記他方のエッジまでの水平距離としてのゲート長が
前記ゲート電極を構成する膜の前記絶縁膜上の膜厚によ
り規定されることを特徴としている。
は、上記課題を解決するため、半導体基板に設けられた
第１および第２の拡散層と、前記第１の拡散層の上に設
けられた厚い絶縁膜と、前記半導体基板の少くとも前記
第１の拡散層と前記第２の拡散層との間の上に設けられ
たゲート絶縁膜としての薄い絶縁膜と、前記厚い絶縁膜
の上に一端が設けられ、前記薄い絶縁膜の上に他端が設
けられ、前記厚い絶縁膜上の膜厚によってゲート長が決
定されるゲート電極と、前記ゲート電極の前記一端に設
けられたコンタクト部とを具備している。また、この発
明の半導体装置は、第１導電型の半導体基板と、前記半
導体基板内に形成された第２導電型のソース、ドレイン
領域及びこれらの間に設けられたチャネル領域と、前記
ソース領域の上方に設けられ、段差を持った側壁を有す
る絶縁膜と、前記半導体基板に設けられ、前記チャネル
領域を覆うゲート絶縁膜と、一端が前記絶縁膜の一部の
上に設けられ、他端が前記ゲート絶縁膜の上に設けら
れ、前記側壁に沿って垂直に延出した部分を有するゲー
ト電極と、前記ゲート電極の前記一端に設けられたコン
タクト部とを具備し、前記ソース領域の前記チャネル領
域側のエッジは、前記ゲート電極の前記垂直に延出した
部分の一方のエッジで規定され、前記ドレイン領域の前
記チャネル領域側のエッジは、前記ゲート電極の前記垂
直に延出した部分の他方のエッジで規定され、前記ゲー
ト電極の前記垂直に延出した部分の前記一方のエッジか
ら前記他方のエッジまでの水平距離としてのゲート長が
前記ゲート電極を構成する膜の前記絶縁膜上の膜厚によ
り規定されることを特徴としている。
【００１５】また、半導体基板の表面上に第１の絶縁膜
を設け、この第１の絶縁膜の上にマスク膜を設ける工程
と、前記マスク膜をマスクとして前記半導体基板に不純
物を添加することにより第１の拡散層を形成する工程
と、前記第１の絶縁膜および前記マスク膜の上に第２の
絶縁膜を設け、この第２の絶縁膜を前記マスク膜の表面
が露出するまでエッチバックする工程と、前記マスク膜
および前記第１の絶縁膜を除去し、前記半導体基板の表
面上にゲ−ト酸化膜を設ける工程と、前記第２の絶縁膜
および前記ゲ−ト酸化膜の上に導電層を設ける工程と、
前記導電層のうち前記第２の絶縁膜に対応した高さが高
い部分をマスクとして高さが低い部分に対応した前記半
導体基板内に不純物を添加することにより第２の拡散層
を形成する工程と、前記導電層の上に第３の絶縁膜を設
ける工程と、前記第２の絶縁膜の上方、且つ、前記第３
の絶縁膜に、コンタクト孔を形成し、このコンタクト孔
の内に配線を設ける工程とからなることを特徴としてい
る。
を設け、この第１の絶縁膜の上にマスク膜を設ける工程
と、前記マスク膜をマスクとして前記半導体基板に不純
物を添加することにより第１の拡散層を形成する工程
と、前記第１の絶縁膜および前記マスク膜の上に第２の
絶縁膜を設け、この第２の絶縁膜を前記マスク膜の表面
が露出するまでエッチバックする工程と、前記マスク膜
および前記第１の絶縁膜を除去し、前記半導体基板の表
面上にゲ−ト酸化膜を設ける工程と、前記第２の絶縁膜
および前記ゲ−ト酸化膜の上に導電層を設ける工程と、
前記導電層のうち前記第２の絶縁膜に対応した高さが高
い部分をマスクとして高さが低い部分に対応した前記半
導体基板内に不純物を添加することにより第２の拡散層
を形成する工程と、前記導電層の上に第３の絶縁膜を設
ける工程と、前記第２の絶縁膜の上方、且つ、前記第３
の絶縁膜に、コンタクト孔を形成し、このコンタクト孔
の内に配線を設ける工程とからなることを特徴としてい
る。
【００１６】
【作用】この発明は、半導体基板の表面上にゲ−ト酸化
膜を設け、第２の絶縁膜および前記ゲ−ト酸化膜の上に
導電層を設け、この後、前記導電層のうち前記第２の絶
縁膜に対応した高さが高い部分をマスクとして高さが低
い部分に対応した前記半導体基板内に前記導電層を通過
させて不純物を添加することにより、第２の拡散層を形
成する。このため、前記第２の絶縁膜上の膜厚と等しい
ゲ−ト長を有するゲ−ト電極が形成される。また、前記
導電層の上に第３の絶縁膜を設け、前記第２の絶縁膜の
上方、且つ、前記第３の絶縁膜にエッチングによりコン
タクト孔を形成する。したがって、前記第２の絶縁膜に
より、前記ゲ−ト酸化膜に前記コンタクト孔を形成する
際のエッチングによるダメ−ジを与えることがない。
膜を設け、第２の絶縁膜および前記ゲ−ト酸化膜の上に
導電層を設け、この後、前記導電層のうち前記第２の絶
縁膜に対応した高さが高い部分をマスクとして高さが低
い部分に対応した前記半導体基板内に前記導電層を通過
させて不純物を添加することにより、第２の拡散層を形
成する。このため、前記第２の絶縁膜上の膜厚と等しい
ゲ−ト長を有するゲ−ト電極が形成される。また、前記
導電層の上に第３の絶縁膜を設け、前記第２の絶縁膜の
上方、且つ、前記第３の絶縁膜にエッチングによりコン
タクト孔を形成する。したがって、前記第２の絶縁膜に
より、前記ゲ−ト酸化膜に前記コンタクト孔を形成する
際のエッチングによるダメ−ジを与えることがない。
【００１７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１８】図１乃至図７は、この発明の第１の実施例
による半導体装置の製造方法を示すものである。先ず、
図２に示すように、シリコン基板３１の表面上には選択
酸化法等により素子分離領域３２が設けられ、この素子
分離領域３２で囲まれた素子領域３１ａにおけるシリコ
ン基板３１の表面上には熱酸化等により厚さが１０ｎｍ
程度のシリコン酸化膜３３が設けられる。
による半導体装置の製造方法を示すものである。先ず、
図２に示すように、シリコン基板３１の表面上には選択
酸化法等により素子分離領域３２が設けられ、この素子
分離領域３２で囲まれた素子領域３１ａにおけるシリコ
ン基板３１の表面上には熱酸化等により厚さが１０ｎｍ
程度のシリコン酸化膜３３が設けられる。
【００１９】この後、図３に示すように、前記シリコン
酸化膜３３および素子分離領域３２の上には化学気相成
長法により厚さが２００ｎｍ程度の第１の多結晶シリコ
ン膜３４が堆積される。この多結晶シリコン膜３４は写
真蝕刻法により加工され、後述するゲ−ト電極における
片側のエッジに相当する部分が形成される。次に、この
多結晶シリコン膜３４をマスクとして加速電圧４０ｋｅ
Ｖにより５×１０15ｃｍ-2程度の濃度でＡｓをイオン注
入することにより、シリコン基板３１には例えばソ−ス
領域としての拡散層３５が形成される。
酸化膜３３および素子分離領域３２の上には化学気相成
長法により厚さが２００ｎｍ程度の第１の多結晶シリコ
ン膜３４が堆積される。この多結晶シリコン膜３４は写
真蝕刻法により加工され、後述するゲ−ト電極における
片側のエッジに相当する部分が形成される。次に、この
多結晶シリコン膜３４をマスクとして加速電圧４０ｋｅ
Ｖにより５×１０15ｃｍ-2程度の濃度でＡｓをイオン注
入することにより、シリコン基板３１には例えばソ−ス
領域としての拡散層３５が形成される。
【００２０】次に、図４に示すように、前記シリコン酸
化膜３３、第１の多結晶シリコン膜３４および素子分離
領域３２の上には化学気相成長法により厚さが５００ｎ
ｍ程度のＳｉＯ2 膜３６が堆積される。この後、図５に
示すように、前記ＳｉＯ2 膜３６は第１の多結晶シリコ
ン膜３４の表面が露出するまでエッチバックされる。
化膜３３、第１の多結晶シリコン膜３４および素子分離
領域３２の上には化学気相成長法により厚さが５００ｎ
ｍ程度のＳｉＯ2 膜３６が堆積される。この後、図５に
示すように、前記ＳｉＯ2 膜３６は第１の多結晶シリコ
ン膜３４の表面が露出するまでエッチバックされる。
【００２１】次に、図６に示すように、前記第１の多結
晶シリコン膜３４および前記シリコン酸化膜３３が除去
される。この後、露出したシリコン基板３１の表面上に
は熱酸化により厚さが１０ｎｍ程度のゲ−ト酸化膜３７
が設けられる。尚、前記ＳｉＯ2 膜３６は、ゲ−ト酸化
膜３７の５倍以上の厚さが必要である。
晶シリコン膜３４および前記シリコン酸化膜３３が除去
される。この後、露出したシリコン基板３１の表面上に
は熱酸化により厚さが１０ｎｍ程度のゲ−ト酸化膜３７
が設けられる。尚、前記ＳｉＯ2 膜３６は、ゲ−ト酸化
膜３７の５倍以上の厚さが必要である。
【００２２】この後、図７に示すように、前記ゲ−ト酸
化膜３７の上には厚さが１００ｎｍ程度の第２の多結晶
シリコン膜３８が堆積される。次に、この第２の多結晶
シリコン膜３８には低抵抗化および仕事関数の決定のた
めに加速電圧３０ＫｅＶにより５×１０15ｃｍ-2程度の
濃度でＡｓがイオン注入される。この後、加速電圧８０
ＫｅＶにより５×１０15ｃｍ-2程度の濃度でＡｓをイオ
ン注入すると、多結晶シリコン膜３８のレベルが高い部
分をマスクとして、レベルが低い部分に対応したシリコ
ン基板３１内に例えばドレイン領域としての拡散層３９
が形成される。
化膜３７の上には厚さが１００ｎｍ程度の第２の多結晶
シリコン膜３８が堆積される。次に、この第２の多結晶
シリコン膜３８には低抵抗化および仕事関数の決定のた
めに加速電圧３０ＫｅＶにより５×１０15ｃｍ-2程度の
濃度でＡｓがイオン注入される。この後、加速電圧８０
ＫｅＶにより５×１０15ｃｍ-2程度の濃度でＡｓをイオ
ン注入すると、多結晶シリコン膜３８のレベルが高い部
分をマスクとして、レベルが低い部分に対応したシリコ
ン基板３１内に例えばドレイン領域としての拡散層３９
が形成される。
【００２３】すなわち、上記注入されたイオンは、Ａｓ
が厚さ１００ｎｍ程度の第２の多結晶シリコン膜３８を
通過してシリコン基板３１に到達するものである。しか
し、前記ソ−ス拡散層３５の上には厚さが２００ｎｍ程
度のＳｉＯ2 膜３６が形成されているため、イオン注入
されたＡｓがこのＳｉＯ2 膜３６に遮られ、ソ−ス拡散
層３５には到達しない。また、ＳｉＯ2 膜３６とシリコ
ン基板３１とによる段差部分に堆積された第２の多結晶
シリコン膜３８においてはその厚さＨがＳｉＯ2 膜３６
の厚さと第２の多結晶シリコン膜３８の厚さとの和、す
なわち約６００ｎｍになるため、シリコン基板３１には
Ａｓが到達しない。したがって、図７に示す半導体基板
３１にドレイン拡散層３９が形成される。この結果、後
述するゲ−ト電極４０におけるゲ−ト長Ｌは第２の多結
晶シリコン膜３８の厚さと等しくなる。
が厚さ１００ｎｍ程度の第２の多結晶シリコン膜３８を
通過してシリコン基板３１に到達するものである。しか
し、前記ソ−ス拡散層３５の上には厚さが２００ｎｍ程
度のＳｉＯ2 膜３６が形成されているため、イオン注入
されたＡｓがこのＳｉＯ2 膜３６に遮られ、ソ−ス拡散
層３５には到達しない。また、ＳｉＯ2 膜３６とシリコ
ン基板３１とによる段差部分に堆積された第２の多結晶
シリコン膜３８においてはその厚さＨがＳｉＯ2 膜３６
の厚さと第２の多結晶シリコン膜３８の厚さとの和、す
なわち約６００ｎｍになるため、シリコン基板３１には
Ａｓが到達しない。したがって、図７に示す半導体基板
３１にドレイン拡散層３９が形成される。この結果、後
述するゲ−ト電極４０におけるゲ−ト長Ｌは第２の多結
晶シリコン膜３８の厚さと等しくなる。
【００２４】次に、図１に示すように、前記第２の多結
晶シリコン膜３８は写真蝕刻法により加工され、ゲ−ト
電極４０が形成される。このゲ−ト電極４０、ゲ−ト酸
化膜３７および素子分離領域３２の上には化学気相成長
法によりＳｉＯ2 からなる層間絶縁膜４１が設けられ
る。この層間絶縁膜４１には写真蝕刻法および異方性エ
ッチングにより第１、第２のコンタクト孔４１ａ、４１
ｂおよび図示せぬ第３のコンタクト孔が素子領域３１ａ
に設けらる。これらのコンタクト孔４１ａ、４１ｂの内
および層間絶縁膜４１の上には厚さが５００ｎｍ程度の
アルミニウム配線４２ａ、４２ｂが形成される。
晶シリコン膜３８は写真蝕刻法により加工され、ゲ−ト
電極４０が形成される。このゲ−ト電極４０、ゲ−ト酸
化膜３７および素子分離領域３２の上には化学気相成長
法によりＳｉＯ2 からなる層間絶縁膜４１が設けられ
る。この層間絶縁膜４１には写真蝕刻法および異方性エ
ッチングにより第１、第２のコンタクト孔４１ａ、４１
ｂおよび図示せぬ第３のコンタクト孔が素子領域３１ａ
に設けらる。これらのコンタクト孔４１ａ、４１ｂの内
および層間絶縁膜４１の上には厚さが５００ｎｍ程度の
アルミニウム配線４２ａ、４２ｂが形成される。
【００２５】図８は、図１に示す半導体装置のパタ−ン
平面図である。第１のコンタクト孔４１ａにおいて、前
記アルミニウム配線４２ａはゲ−ト電極４０と電気的に
接続されている。第２のコンタクト孔４１ｂにおいて、
アルミニウム配線４２ｂはドレイン拡散層３９と電気的
に接続されている。第３のコンタクト孔４１ｃにおい
て、図示せぬアルミニウム配線はソ−ス拡散層３５と電
気的に接続されている。また、ゲ−ト幅方向における前
記ゲ−ト電極４０の長さｙ3 は、ゲ−ト・フリンジの余
裕として必要な長さｙ1 とゲ−ト幅ｗとの和となってい
る。
平面図である。第１のコンタクト孔４１ａにおいて、前
記アルミニウム配線４２ａはゲ−ト電極４０と電気的に
接続されている。第２のコンタクト孔４１ｂにおいて、
アルミニウム配線４２ｂはドレイン拡散層３９と電気的
に接続されている。第３のコンタクト孔４１ｃにおい
て、図示せぬアルミニウム配線はソ−ス拡散層３５と電
気的に接続されている。また、ゲ−ト幅方向における前
記ゲ−ト電極４０の長さｙ3 は、ゲ−ト・フリンジの余
裕として必要な長さｙ1 とゲ−ト幅ｗとの和となってい
る。
【００２６】上記実施例によれば、ゲ−ト酸化膜３７お
よび素子分離領域３２の上に第２の多結晶シリコン膜３
８を堆積した後、この第２の多結晶シリコン膜３８を通
過させてシリコン基板３１にＡｓをイオン注入すること
によりドレイン拡散層３９を形成している。このため、
ゲ−ト長Ｌは第２の多結晶シリコン膜３８の厚さのみに
よって決まり、従来の製造方法のように写真蝕刻法およ
び異方性エッチングに起因する寸法のばらつきの影響を
受けることがない。従って、写真蝕刻法による微細化の
限界より短く、ゆらぎの小さいゲ−ト長Ｌを形成するこ
とができ且つ信頼性の高いゲ−ト電極４０を安定的に形
成することができる。
よび素子分離領域３２の上に第２の多結晶シリコン膜３
８を堆積した後、この第２の多結晶シリコン膜３８を通
過させてシリコン基板３１にＡｓをイオン注入すること
によりドレイン拡散層３９を形成している。このため、
ゲ−ト長Ｌは第２の多結晶シリコン膜３８の厚さのみに
よって決まり、従来の製造方法のように写真蝕刻法およ
び異方性エッチングに起因する寸法のばらつきの影響を
受けることがない。従って、写真蝕刻法による微細化の
限界より短く、ゆらぎの小さいゲ−ト長Ｌを形成するこ
とができ且つ信頼性の高いゲ−ト電極４０を安定的に形
成することができる。
【００２７】また、ソ−ス拡散層３５およびドレイン拡
散層３９をそれぞれ別々のイオン注入によって形成して
いるため、拡散層の形状制御における自由度を向上させ
ることができる。
散層３９をそれぞれ別々のイオン注入によって形成して
いるため、拡散層の形状制御における自由度を向上させ
ることができる。
【００２８】また、素子領域３１ａに形成されたゲ−ト
電極４０の一部分はＳｉＯ2 膜３６の上に形成されてい
る。このため、ＳｉＯ2 膜３６の上方にゲ−ト電極３７
からの配線を形成するための第１のコンタクト孔４１ａ
を設けている。これにより、このコンタクト孔４１ａを
形成する際、ゲ−ト酸化膜３７にエッチングによるダメ
−ジを与えることなく素子領域３１ａ上にゲ−ト電極４
０からの配線を取出すことができる。従って、図８に示
すように、前記従来の半導体装置においては、ゲ−ト幅
方向において必要とされていたゲ−ト電極から配線を取
出すためのコンタクト孔４１ａを設ける長さが必要でな
くなり、ゲ−ト幅方向におけるゲ−ト電極４０の長さｙ
3 を短くすることができる。また、ゲ−ト電極４０を微
細化することにより、素子面積の微細化に対しても有利
となる。
電極４０の一部分はＳｉＯ2 膜３６の上に形成されてい
る。このため、ＳｉＯ2 膜３６の上方にゲ−ト電極３７
からの配線を形成するための第１のコンタクト孔４１ａ
を設けている。これにより、このコンタクト孔４１ａを
形成する際、ゲ−ト酸化膜３７にエッチングによるダメ
−ジを与えることなく素子領域３１ａ上にゲ−ト電極４
０からの配線を取出すことができる。従って、図８に示
すように、前記従来の半導体装置においては、ゲ−ト幅
方向において必要とされていたゲ−ト電極から配線を取
出すためのコンタクト孔４１ａを設ける長さが必要でな
くなり、ゲ−ト幅方向におけるゲ−ト電極４０の長さｙ
3 を短くすることができる。また、ゲ−ト電極４０を微
細化することにより、素子面積の微細化に対しても有利
となる。
【００２９】尚、この発明の半導体装置は上記の実施例
に限定されることなく、ソ−ス拡散層３５およびドレイ
ン拡散層３９の不純物としてはＡｓを用いたが、Ｐを用
いることも可能である。また、第２の多結晶シリコン膜
３８にＡｓをイオン注入しているが、ＢまたはＰをイオ
ン注入または熱拡散させることも可能である。
に限定されることなく、ソ−ス拡散層３５およびドレイ
ン拡散層３９の不純物としてはＡｓを用いたが、Ｐを用
いることも可能である。また、第２の多結晶シリコン膜
３８にＡｓをイオン注入しているが、ＢまたはＰをイオ
ン注入または熱拡散させることも可能である。
【００３０】また、ゲ−ト酸化膜３７および素子分離領
域３２の上に第２の多結晶シリコン膜３８を堆積した
後、シリコン基板３１にＡｓをイオン注入することによ
りドレイン拡散層３９を形成しているが、第２の多結晶
シリコン膜を堆積した後、シリコン基板に１０14ｃｍ-2
程度の濃度でＰをイオン注入することによりドレイン拡
散層を形成し、次に、第２の多結晶シリコン膜を加工す
ることによりゲ−ト電極を形成し、このゲ−ト電極をマ
スクとして１０15ｃｍ-2以上の濃度でＡｓをイオン注入
することにより二重ドレイン構造の拡散層を形成するこ
とも可能である。
域３２の上に第２の多結晶シリコン膜３８を堆積した
後、シリコン基板３１にＡｓをイオン注入することによ
りドレイン拡散層３９を形成しているが、第２の多結晶
シリコン膜を堆積した後、シリコン基板に１０14ｃｍ-2
程度の濃度でＰをイオン注入することによりドレイン拡
散層を形成し、次に、第２の多結晶シリコン膜を加工す
ることによりゲ−ト電極を形成し、このゲ−ト電極をマ
スクとして１０15ｃｍ-2以上の濃度でＡｓをイオン注入
することにより二重ドレイン構造の拡散層を形成するこ
とも可能である。
【００３１】また、拡散層をｎ型の不純物によって形成
することによりｎＭＯＳＦＥＴを形成しているが、拡散
層をｐ型の不純物によって形成することによりｐＭＯＳ
ＦＥＴを形成することも可能である。
することによりｎＭＯＳＦＥＴを形成しているが、拡散
層をｐ型の不純物によって形成することによりｐＭＯＳ
ＦＥＴを形成することも可能である。
【００３２】図９（ａ）は、この発明の第２の実施例に
よるＣＭＯＳ型の半導体装置を示すパタ−ン平面図であ
る。第１の配線５１は第１のコンタクト部５２によりゲ
−ト電極５３と電気的に接続されており、この第１のコ
ンタクト部５２はｎチャネルＭＯＳＦＥＴ５４、ｐチャ
ネルＭＯＳＦＥＴ５５の素子領域および素子分離領域の
上に形成されている。前記ｎチャネルＭＯＳＦＥＴ５４
のソ−ス拡散層５４ａは第２のコンタクト部５６により
第２の配線５７と電気的に接続されており、ｎチャネル
ＭＯＳＦＥＴ５４のドレイン拡散層５４ｂは第３のコン
タクト部５８により第３の配線５９と電気的に接続され
ている。この第３の配線５９は第４のコンタクト部６０
によりｐチャネルＭＯＳＦＥＴ５５のドレイン拡散層５
５ａと電気的に接続されており、ｐチャネルＭＯＳＦＥ
Ｔ５５のソ−ス拡散層５５ｂは第５のコンタクト部６１
により第４の配線６２と電気的に接続されている。
よるＣＭＯＳ型の半導体装置を示すパタ−ン平面図であ
る。第１の配線５１は第１のコンタクト部５２によりゲ
−ト電極５３と電気的に接続されており、この第１のコ
ンタクト部５２はｎチャネルＭＯＳＦＥＴ５４、ｐチャ
ネルＭＯＳＦＥＴ５５の素子領域および素子分離領域の
上に形成されている。前記ｎチャネルＭＯＳＦＥＴ５４
のソ−ス拡散層５４ａは第２のコンタクト部５６により
第２の配線５７と電気的に接続されており、ｎチャネル
ＭＯＳＦＥＴ５４のドレイン拡散層５４ｂは第３のコン
タクト部５８により第３の配線５９と電気的に接続され
ている。この第３の配線５９は第４のコンタクト部６０
によりｐチャネルＭＯＳＦＥＴ５５のドレイン拡散層５
５ａと電気的に接続されており、ｐチャネルＭＯＳＦＥ
Ｔ５５のソ−ス拡散層５５ｂは第５のコンタクト部６１
により第４の配線６２と電気的に接続されている。
【００３３】図９（ｂ）は、従来のＣＭＯＳ型の半導体
装置を示すパタ−ン平面図である。第１の配線１１は第
１のコンタクト部１２によりｎチャネルＭＯＳＦＥＴの
ソ−ス拡散層１３と電気的に接続されており、ｎチャネ
ルＭＯＳＦＥＴのドレイン拡散層１４は第２のコンタク
ト部１５により第２の配線１６と電気的に接続されてい
る。この第２の配線１６は第３のコンタクト部１７によ
りｐチャネルＭＯＳＦＥＴのドレイン拡散層１８と電気
的に接続されており、ｐチャネルＭＯＳＦＥＴのソ−ス
拡散層１９は第４のコンタクト部２０により第３の配線
２１と電気的に接続されている。また、第４の配線２２
は第５のコンタクト部２３によりｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴのゲ−ト電極２４と電気的
に接続されており、この第５のコンタクト部２３は素子
分離領域の上に形成されている。このため、ｎチャネル
ＭＯＳＦＥＴのソ−ス拡散層１３とｐチャネルＭＯＳＦ
ＥＴのソ−ス拡散層１９との間の距離ｄは、ゲ−ト・フ
リンジの余裕として必要な長さｄ1 と、第５のコンタク
ト部１２を設けるために必要な長さｄ2 との和となって
いる。
装置を示すパタ−ン平面図である。第１の配線１１は第
１のコンタクト部１２によりｎチャネルＭＯＳＦＥＴの
ソ−ス拡散層１３と電気的に接続されており、ｎチャネ
ルＭＯＳＦＥＴのドレイン拡散層１４は第２のコンタク
ト部１５により第２の配線１６と電気的に接続されてい
る。この第２の配線１６は第３のコンタクト部１７によ
りｐチャネルＭＯＳＦＥＴのドレイン拡散層１８と電気
的に接続されており、ｐチャネルＭＯＳＦＥＴのソ−ス
拡散層１９は第４のコンタクト部２０により第３の配線
２１と電気的に接続されている。また、第４の配線２２
は第５のコンタクト部２３によりｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴのゲ−ト電極２４と電気的
に接続されており、この第５のコンタクト部２３は素子
分離領域の上に形成されている。このため、ｎチャネル
ＭＯＳＦＥＴのソ−ス拡散層１３とｐチャネルＭＯＳＦ
ＥＴのソ−ス拡散層１９との間の距離ｄは、ゲ−ト・フ
リンジの余裕として必要な長さｄ1 と、第５のコンタク
ト部１２を設けるために必要な長さｄ2 との和となって
いる。
【００３４】上記従来のＣＭＯＳ型の半導体装置におい
ては、素子領域上でゲ−ト電極とその引き出し配線とを
接続することができないが、この第２の実施例の半導体
装置においては、前記第１のコンタクト部５２は素子領
域３１ａ上に形成することができる。このため、ｎチャ
ネルＭＯＳＦＥＴ５４のソ−ス拡散層５４ａとｐチャネ
ルＭＯＳＦＥＴ５５のソ−ス拡散層５５ｂとの間の距離
ｄ3 は、前記ソ−ス拡散層５４ａ、５５ｂ間に必要な余
裕としての長さである。従って、ゲ−ト幅方向における
ゲ−ト電極の長さを従来の半導体装置より短くすること
ができ、上記第２の実施例においても第１の実施例と同
様の効果を得ることができる。
ては、素子領域上でゲ−ト電極とその引き出し配線とを
接続することができないが、この第２の実施例の半導体
装置においては、前記第１のコンタクト部５２は素子領
域３１ａ上に形成することができる。このため、ｎチャ
ネルＭＯＳＦＥＴ５４のソ−ス拡散層５４ａとｐチャネ
ルＭＯＳＦＥＴ５５のソ−ス拡散層５５ｂとの間の距離
ｄ3 は、前記ソ−ス拡散層５４ａ、５５ｂ間に必要な余
裕としての長さである。従って、ゲ−ト幅方向における
ゲ−ト電極の長さを従来の半導体装置より短くすること
ができ、上記第２の実施例においても第１の実施例と同
様の効果を得ることができる。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
第１の絶縁膜の上に第２の絶縁膜を設け、マスク膜およ
び前記第１の絶縁膜を除去し、半導体基板の表面上にゲ
−ト酸化膜を設け、前記第２の絶縁膜および前記ゲ−ト
酸化膜の上に導電層を設け、前記導電層のうち前記第２
の絶縁膜に対応した高さが高い部分をマスクとして高さ
が低い部分に対応した前記半導体基板内に不純物を添加
することにより第２の拡散層を形成する。従って、写真
蝕刻法および異方性エッチングそれぞれに起因した寸法
のばらつきの影響を受けることなくゲ−ト長を縮小でき
るとともに、ゲ−ト幅方向におけるゲ−ト電極の長さを
縮小できる。
第１の絶縁膜の上に第２の絶縁膜を設け、マスク膜およ
び前記第１の絶縁膜を除去し、半導体基板の表面上にゲ
−ト酸化膜を設け、前記第２の絶縁膜および前記ゲ−ト
酸化膜の上に導電層を設け、前記導電層のうち前記第２
の絶縁膜に対応した高さが高い部分をマスクとして高さ
が低い部分に対応した前記半導体基板内に不純物を添加
することにより第２の拡散層を形成する。従って、写真
蝕刻法および異方性エッチングそれぞれに起因した寸法
のばらつきの影響を受けることなくゲ−ト長を縮小でき
るとともに、ゲ−ト幅方向におけるゲ−ト電極の長さを
縮小できる。
【図１】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、ゲ−ト電極およびアルミニウ
ム配線を形成する工程を示す断面図。
造方法を示すものであり、ゲ−ト電極およびアルミニウ
ム配線を形成する工程を示す断面図。
【図２】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、シリコン基板の表面上に素子
分離領域およびシリコン酸化膜を設ける工程を示す断面
図。
造方法を示すものであり、シリコン基板の表面上に素子
分離領域およびシリコン酸化膜を設ける工程を示す断面
図。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、シリコン基板にソ−ス拡散層
を形成する工程を示す断面図。
造方法を示すものであり、シリコン基板にソ−ス拡散層
を形成する工程を示す断面図。
【図４】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、シリコン酸化膜、第１の多結
晶シリコン膜および素子分離領域の上にＳｉＯ2 膜を堆
積する工程を示す断面図。
造方法を示すものであり、シリコン酸化膜、第１の多結
晶シリコン膜および素子分離領域の上にＳｉＯ2 膜を堆
積する工程を示す断面図。
【図５】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、ＳｉＯ2 膜をエッチバックす
る工程を示す断面図。
造方法を示すものであり、ＳｉＯ2 膜をエッチバックす
る工程を示す断面図。
【図６】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、シリコン基板の表面上にゲ−
ト酸化膜を設ける工程を示す断面図。
造方法を示すものであり、シリコン基板の表面上にゲ−
ト酸化膜を設ける工程を示す断面図。
【図７】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、シリコン基板にドレイン拡散
層を形成する工程を示す断面図。
造方法を示すものであり、シリコン基板にドレイン拡散
層を形成する工程を示す断面図。
【図８】この発明の図１に示す半導体装置のパタ−ン平
面図。
面図。
【図９】図９（ａ）は、この発明の第２の実施例による
ＣＭＯＳ型の半導体装置を示すパタ−ン平面図であり、
図９（ｂ）は、従来のＣＭＯＳ型の半導体装置を示すパ
タ−ン平面図。
ＣＭＯＳ型の半導体装置を示すパタ−ン平面図であり、
図９（ｂ）は、従来のＣＭＯＳ型の半導体装置を示すパ
タ−ン平面図。
【図１０】従来の半導体装置の製造方法を示すものであ
り、シリコン基板の表面上に素子分離領域およびゲ−ト
酸化膜を設ける工程を示す断面図。
り、シリコン基板の表面上に素子分離領域およびゲ−ト
酸化膜を設ける工程を示す断面図。
【図１１】従来の半導体装置の製造方法を示すものであ
り、素子分離領域およびゲ−ト酸化膜の上に多結晶シリ
コン層を設ける工程を示す断面図。
り、素子分離領域およびゲ−ト酸化膜の上に多結晶シリ
コン層を設ける工程を示す断面図。
【図１２】従来の半導体装置の製造方法を示すものであ
り、シリコン基板にソ−ス・ドレイン拡散層を形成する
工程を示す断面図。
り、シリコン基板にソ−ス・ドレイン拡散層を形成する
工程を示す断面図。
【図１３】従来の半導体装置の製造方法を示すものであ
り、アルミニウム配線を形成する工程を示す断面図。
り、アルミニウム配線を形成する工程を示す断面図。
【図１４】従来の図１３に示す半導体装置のパタ−ン平
面図。
面図。
【符号の説明】 31…シリコン基板、31a …素子領域、32…素子分離領
域、33…シリコン酸化膜、34…第１の多結晶シリコン
膜、35…ソ−ス拡散層、36…ＳｉＯ2 膜、37…ゲ−ト酸
化膜、38…第２の多結晶シリコン膜、39…ドレイン拡散
層、40…ゲ−ト電極、41…層間絶縁膜、41a …第１のコ
ンタクト孔、41b …第２のコンタクト孔、41c …第３の
コンタクト孔、42…アルミニウム配線、51…第１の配
線、52…第１のコンタクト部、53…ゲ−ト電極、54…ｎ
チャネルＭＯＳＦＥＴ、54a …ソ−ス拡散層、54b …ド
レイン拡散層、55…ｐチャネルＭＯＳＦＥＴ、55a …ド
レイン拡散層、55b …ソ−ス拡散層、56…第２のコンタ
クト部、57…第２の配線、58…第３のコンタクト部、59
…第３の配線、60…第４のコンタクト部、61…第５のコ
ンタクト部、62…第４の配線
域、33…シリコン酸化膜、34…第１の多結晶シリコン
膜、35…ソ−ス拡散層、36…ＳｉＯ2 膜、37…ゲ−ト酸
化膜、38…第２の多結晶シリコン膜、39…ドレイン拡散
層、40…ゲ−ト電極、41…層間絶縁膜、41a …第１のコ
ンタクト孔、41b …第２のコンタクト孔、41c …第３の
コンタクト孔、42…アルミニウム配線、51…第１の配
線、52…第１のコンタクト部、53…ゲ−ト電極、54…ｎ
チャネルＭＯＳＦＥＴ、54a …ソ−ス拡散層、54b …ド
レイン拡散層、55…ｐチャネルＭＯＳＦＥＴ、55a …ド
レイン拡散層、55b …ソ−ス拡散層、56…第２のコンタ
クト部、57…第２の配線、58…第３のコンタクト部、59
…第３の配線、60…第４のコンタクト部、61…第５のコ
ンタクト部、62…第４の配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265 H01L 21/336 H01L 29/417
Claims (3)
- 【請求項１】 半導体基板に設けられた第１および第２
の拡散層と、 前記第１の拡散層の上に設けられた厚い絶縁膜と、 前記半導体基板の少くとも前記第１の拡散層と前記第２
の拡散層との間の上に設けられたゲート絶縁膜としての
薄い絶縁膜と、 前記厚い絶縁膜の上に一端が設けられ、前記薄い絶縁膜
の上に他端が設けられ、前記厚い絶縁膜上の膜厚によっ
てゲート長が決定されるゲート電極と、 前記ゲート電極の前記一端に設けられたコンタクト部と
を具備することを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板内に形成された第２導電型のソース、ド
レイン領域及びこれらの間に設けられたチャネル領域
と、 前記ソース領域の上方に設けられ、段差を持った側壁を
有する絶縁膜と、 前記半導体基板に設けられ、前記チャネル領域を覆うゲ
ート絶縁膜と、一端が前記絶縁膜の一部の上に設けられ、他端が前記ゲ
ート絶縁膜の上に設けられ、 前記側壁に沿って垂直に延
出した部分を有するゲート電極と、 前記ゲート電極の前記一端に設けられたコンタクト部と
を具備し、前記ソース領域の前記チャネル領域側のエッジは、前記
ゲート電極の前記垂直に延出した部分の一方のエッジで
規定され、前記ドレイン領域の前記チャネル領域側のエ
ッジは、前記ゲート電極の前記垂直に延出した部分の他
方のエッジで規定され、前記ゲート電極の前記垂直に延
出した部分の前記一方のエッジから前記他方のエッジま
での水平距離としてのゲート長が前記ゲート電極を構成
する膜の前記絶縁膜上の膜厚により規定される ことを特
徴とする半導体装置。 - 【請求項３】 半導体基板の表面上に第１の絶縁膜を設
け、この第１の絶縁膜の上にマスク膜を設ける工程と、 前記マスク膜をマスクとして前記半導体基板に不純物を
添加することにより第１の拡散層を形成する工程と、 前記第１の絶縁膜および前記マスク膜の上に第２の絶縁
膜を設け、この第２の絶縁膜を前記マスク膜の表面が露
出するまでエッチバックする工程と、 前記マスク膜および前記第１の絶縁膜を除去し、前記半
導体基板の表面上にゲート酸化膜を設ける工程と、 前記第２の絶縁膜および前記ゲート酸化膜の上に導電層
を設ける工程と、 前記導電層のうち前記第２の絶縁膜に対応した高さが高
い部分をマスクとして高さが低い部分に対応した前記半
導体基板内に不純物を添加することにより第２の拡散層
を形成する工程と、 前記導電層の上に第３の絶縁膜を設ける工程と、 前記第２の絶縁膜の上方、且つ、前記第３の絶縁膜に、
コンタクト孔を形成し、このコンタクト孔の内に配線を
設ける工程と、 からなることを特徴とする半導体装置の製造方法。
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| US08/624,198 US5640033A (en) | 1992-07-09 | 1996-04-03 | MOSFET having fine gate electrode structure |
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| US6271101B1 (en) * | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
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| US7612031B2 (en) * | 2005-12-15 | 2009-11-03 | Kimberly-Clark Worldwide, Inc. | Health-and-hygiene appliance comprising a dispersible component and a releasable component disposed adjacent or proximate to said dispersible component; and processes for making said appliance |
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| JPS53137678A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Manufacture for mos type semiconductor device |
| US4212100A (en) * | 1977-09-23 | 1980-07-15 | Mos Technology, Inc. | Stable N-channel MOS structure |
| JPS55105373A (en) * | 1978-12-04 | 1980-08-12 | Mostek Corp | Metal oxide semiconductor transistor and method of fabricating same |
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| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
-
1992
- 1992-07-09 JP JP18240892A patent/JP3199847B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-06 KR KR1019930012617A patent/KR960016225B1/ko not_active IP Right Cessation
-
1996
- 1996-04-03 US US08/624,198 patent/US5640033A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5640033A (en) | 1997-06-17 |
| KR960016225B1 (ko) | 1996-12-07 |
| KR940002952A (ko) | 1994-02-19 |
| JPH0629317A (ja) | 1994-02-04 |
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