JPH02128428A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02128428A JPH02128428A JP28333688A JP28333688A JPH02128428A JP H02128428 A JPH02128428 A JP H02128428A JP 28333688 A JP28333688 A JP 28333688A JP 28333688 A JP28333688 A JP 28333688A JP H02128428 A JPH02128428 A JP H02128428A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon layer
- polycrystalline silicon
- polysi
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 abstract 3
- 239000010409 thin film Substances 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＭＯ３型半導体装置に
関する。
関する。
微細なＮチャネルＭＯ３）ランジスタの諸特性の変動を
もたらす主要因は、ドレイン領域近くの高電界中のホッ
トエレクトロンにあるので、高信頼性素子を得るために
は、この電界を緩和させなくてはならない。このために
は従来ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ） ｔｆ４造と呼ばれるドレイン領域の不純物分布を
なだらかにしたものが作られている。
もたらす主要因は、ドレイン領域近くの高電界中のホッ
トエレクトロンにあるので、高信頼性素子を得るために
は、この電界を緩和させなくてはならない。このために
は従来ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ） ｔｆ４造と呼ばれるドレイン領域の不純物分布を
なだらかにしたものが作られている。
第３図は従来のＬＤＤ構造のＭＯＳ）ランジスタの一例
の断面図である。
の断面図である。
Ｐ型シリコン基板１にフィールド絶縁膜２を形成して素
子領域を区画し、素子領域内にゲート絶縁膜３を形成す
る。多結晶シリコン層でゲート電極１４を形成し、ゲー
ト電極１４の側壁に傾斜面を有するシリコン酸化膜１５
を形成する。リンなどのＮ型不純物をイオン注入して傾
斜濃度を有するＮ型領域１７，１８とＮ型ソース領域９
．ドレイン領域１０を形成し、ＬＤＤｉ造のＭＯＳ）−
ランジスタを得る。
子領域を区画し、素子領域内にゲート絶縁膜３を形成す
る。多結晶シリコン層でゲート電極１４を形成し、ゲー
ト電極１４の側壁に傾斜面を有するシリコン酸化膜１５
を形成する。リンなどのＮ型不純物をイオン注入して傾
斜濃度を有するＮ型領域１７，１８とＮ型ソース領域９
．ドレイン領域１０を形成し、ＬＤＤｉ造のＭＯＳ）−
ランジスタを得る。
傾斜面を有するシリコン酸化膜コ５に比例して不純物濃
度が変化するＮ型領域１７．１８はソース及びドレイン
領域における高電界を緩和するためのものである。
度が変化するＮ型領域１７．１８はソース及びドレイン
領域における高電界を緩和するためのものである。
しかしながら、前述したＬＤＤ構造を得るためには傾斜
面を有するシリコン酸化膜１５を形成する必要があるが
、このシリコン酸化膜１５を形成するのは簡単ではなく
、製造工程が長くなり工数もかかるという欠点がある。
面を有するシリコン酸化膜１５を形成する必要があるが
、このシリコン酸化膜１５を形成するのは簡単ではなく
、製造工程が長くなり工数もかかるという欠点がある。
本発明の半導体装置は、半導体基板上に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に第１多結晶シリコン層
、絶縁膜、第２多結晶シリコン層を順次形成して成る多
層構造てがつ前記第２多結晶シリコン層のチャネル方向
の寸法が前記第１多結晶シリコン層のチャネル方向の寸
法よりも太きいゲート電極と、前記ゲート電極の両側に
相当する前記半導体基板に設けられた相対的に低濃度の
ソース領域及びドレイン領域と、前記低濃度のソース領
域及びドレイン領域にそれぞれ接合して設けられた相対
的に高濃度のソース領域及びドレイン領域とからなるト
ランジスタを含んで構成される。
ト絶縁膜と、該ゲート絶縁膜上に第１多結晶シリコン層
、絶縁膜、第２多結晶シリコン層を順次形成して成る多
層構造てがつ前記第２多結晶シリコン層のチャネル方向
の寸法が前記第１多結晶シリコン層のチャネル方向の寸
法よりも太きいゲート電極と、前記ゲート電極の両側に
相当する前記半導体基板に設けられた相対的に低濃度の
ソース領域及びドレイン領域と、前記低濃度のソース領
域及びドレイン領域にそれぞれ接合して設けられた相対
的に高濃度のソース領域及びドレイン領域とからなるト
ランジスタを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
Ｐ型シリコン基板１にフィールド絶縁膜２を形成して素
子領域を区画し、素子領域にゲート絶縁Ｍ３を形成する
。この上に結晶シリコン層４とその上に極めて薄いシリ
コン酸化膜５と第２多結晶シリコン層５とを順次形成し
て多層構造のゲート電極を構成する。このゲート電極に
おいて、第２多結晶シリコン層６のゲート寸法が第１多
結晶シリコン層４の寸法よりもチャネル方向に例えば２
００ｎｍ程度長いひさし構造となっている。この構造は
、多結晶シリコン層を１度に分けて堆桔して、さらに多
結晶シリコン層に導入される不純物の量及びパターンを
形成する過程における多結晶シリコンのエツチング条件
を適当に選ぶ事により１度のりソグラフィ過程で容易に
形成可能である。その後、このひさし構造を利用して、
例えばリンイオンをシリコン基板に対して斜め方向から
注入することにより不純物濃度の比較的薄いＮ型ドレイ
ン領域８及びソース領域７を形成し、引続きヒ素イオン
をシリコン基板に対して垂直方向から注入することによ
り不純物濃度の比較的濃いＮ型ドレンイ領域１０及びソ
ース領域９を形成することが可能であり比較的簡単に精
度良＜ＬＤＤ構造を形成することができる。
子領域を区画し、素子領域にゲート絶縁Ｍ３を形成する
。この上に結晶シリコン層４とその上に極めて薄いシリ
コン酸化膜５と第２多結晶シリコン層５とを順次形成し
て多層構造のゲート電極を構成する。このゲート電極に
おいて、第２多結晶シリコン層６のゲート寸法が第１多
結晶シリコン層４の寸法よりもチャネル方向に例えば２
００ｎｍ程度長いひさし構造となっている。この構造は
、多結晶シリコン層を１度に分けて堆桔して、さらに多
結晶シリコン層に導入される不純物の量及びパターンを
形成する過程における多結晶シリコンのエツチング条件
を適当に選ぶ事により１度のりソグラフィ過程で容易に
形成可能である。その後、このひさし構造を利用して、
例えばリンイオンをシリコン基板に対して斜め方向から
注入することにより不純物濃度の比較的薄いＮ型ドレイ
ン領域８及びソース領域７を形成し、引続きヒ素イオン
をシリコン基板に対して垂直方向から注入することによ
り不純物濃度の比較的濃いＮ型ドレンイ領域１０及びソ
ース領域９を形成することが可能であり比較的簡単に精
度良＜ＬＤＤ構造を形成することができる。
第２図は本発明の第２の実施例の断面図である。
Ｐ型シリコン基板１上のゲート絶縁膜３を介して形成さ
れたゲート電極は第１の実施例と同様の多層構造を有し
ている。この実施例では、信頼性上問題となるドレイン
近傍のゲート電極のみがひさし構造をしており、従って
、ドレイン側にのみ高電界を緩和するための不純物濃度
の比較的薄いＮ型ドレイン領域８が形成されてＬＤＤ構
造となっている。
れたゲート電極は第１の実施例と同様の多層構造を有し
ている。この実施例では、信頼性上問題となるドレイン
近傍のゲート電極のみがひさし構造をしており、従って
、ドレイン側にのみ高電界を緩和するための不純物濃度
の比較的薄いＮ型ドレイン領域８が形成されてＬＤＤ構
造となっている。
以上述べたように本発明は、半導体基板上のゲート絶縁
膜を介して形成された第１多結晶シリコン層と、その上
に極めて薄い絶縁膜を介して形成された第２多結晶シリ
コン層とを含む多層構造のゲート電極にし、かつ第２多
結晶シリコン層のゲート寸法が第１多結晶シリコン層の
ゲート寸法よりも長い構造を有するようにしたので、比
較的簡単にＬＤＤ構造で高信頼性ＭＯＳトランジスタを
形成することができるという効果を有する。
膜を介して形成された第１多結晶シリコン層と、その上
に極めて薄い絶縁膜を介して形成された第２多結晶シリ
コン層とを含む多層構造のゲート電極にし、かつ第２多
結晶シリコン層のゲート寸法が第１多結晶シリコン層の
ゲート寸法よりも長い構造を有するようにしたので、比
較的簡単にＬＤＤ構造で高信頼性ＭＯＳトランジスタを
形成することができるという効果を有する。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の断面図、第３図は従来のＬＤＤ構造のＭＯＳ）ラ
ンジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・ゲート絶縁膜、４・・・第１多結晶シリコン層
、５・・・シリコン酸化膜、６・・・第２多結晶シリコ
ン層、７・・・Ｎ−型ソース領域、８・・・Ｎ−型ドレ
イン領域、９・・・Ｎ型ソース領域、１０・・・Ｎ型ド
レイン領域、１４・・・ゲート電極、１５・・・シリコ
ン酸化膜。
施例の断面図、第３図は従来のＬＤＤ構造のＭＯＳ）ラ
ンジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・ゲート絶縁膜、４・・・第１多結晶シリコン層
、５・・・シリコン酸化膜、６・・・第２多結晶シリコ
ン層、７・・・Ｎ−型ソース領域、８・・・Ｎ−型ドレ
イン領域、９・・・Ｎ型ソース領域、１０・・・Ｎ型ド
レイン領域、１４・・・ゲート電極、１５・・・シリコ
ン酸化膜。
Claims (1)
- 半導体基板上に設けられたゲート絶縁膜と、該ゲート絶
縁膜上に第１多結晶シリコン層、絶縁膜、第２多結晶シ
リコン層を順次形成して成る多層構造で、かつ前記第２
多結晶シリコン層のチャネル方向の寸法が前記第１多結
晶シリコン層のチャネル方向の寸法よりも大きいゲート
電極と、前記ゲート電極の両側に相当する前記半導体基
板に設けられた相対的に低濃度のソース領域及びドレイ
ン領域と、前記低濃度のソース領域及びドレイン領域に
それぞれ接合して設けられた相対的に高濃度のソース領
域及びドレイン領域とからなるトランジスタを含むこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28333688A JPH02128428A (ja) | 1988-11-08 | 1988-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28333688A JPH02128428A (ja) | 1988-11-08 | 1988-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128428A true JPH02128428A (ja) | 1990-05-16 |
Family
ID=17664157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28333688A Pending JPH02128428A (ja) | 1988-11-08 | 1988-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128428A (ja) |
-
1988
- 1988-11-08 JP JP28333688A patent/JPH02128428A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH02128428A (ja) | 半導体装置 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH0521454A (ja) | 半導体装置の製造方法 | |
| JP2659190B2 (ja) | 半導体装置の製造方法 | |
| JPS63185064A (ja) | 半導体装置の製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JP2602589B2 (ja) | Ｌｄｄトランジスタの製造方法 | |
| KR0167253B1 (ko) | 반도체 소자 제조방법 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH0529337A (ja) | 半導体装置 | |
| JPH05243261A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP2658163B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPH04313238A (ja) | 半導体素子 | |
| JPH04302170A (ja) | 半導体装置の製造方法 | |
| JPH06291138A (ja) | 半導体装置の製造方法 | |
| JPH0621464A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JPS60119781A (ja) | 半導体装置の製造方法 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JPH04142749A (ja) | 半導体装置の製造方法 | |
| JPS63193567A (ja) | 半導体装置 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| JPH0582784A (ja) | Ｍｉｓ型半導体装置の製造方法 |