JP2005064508A - 高電圧トランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】 トランジスタの面積を減らし、サリサイド工程を適用できる高電圧トランジスタおよびその製造方法を提供する。
【解決手段】 高電圧トランジスタは、半導体基板に形成されたチャンネル領域と、チャンネル領域上に形成されたゲート絶縁膜と、チャンネル領域を介して半導体基板に形成されている低濃度ソース領域および低濃度ドレイン領域と、チャンネル領域と第１距離で離隔されている高濃度ソース領域と、チャンネル領域と第１距離より長い第２距離で離隔されている高濃度ドレイン領域と、チャンネル領域上でゲート絶縁膜と接しているゲート底部、ならびにゲート底部と一体に形成されかつゲート底部上でゲート底部から所定長さに突出して低濃度ドレイン領域上に延びているゲート上部を有するゲート電極と、高濃度ソース領域上に形成されている第１金属シリサイド層と、高濃度ドレイン領域上に形成されている第２金属シリサイド層とを備える。
【選択図】 図８

Description

本発明は半導体素子およびその製造方法に係り、特に高電圧で動作する不揮発性メモリ素子であるフラッシュメモリ素子またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子の周辺回路を構成する高電圧トランジスタおよびその製造方法に関する。
高電圧を使用する外部システムを半導体集積回路が直接制御する場合、集積回路内部に外部システムの高電圧が直接かかる高電圧制御用素子が必要となり、また高いブレークダウン電圧が必要な回路でも高電圧用の特殊な素子を必要とする。例えば、ＥＥＰＲＯＭ素子のセルは動作時にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを利用するためにプログラム動作または消去動作時に高電圧が要求される。このように動作時に高電圧が要求される素子は周辺回路に高電圧トランジスタを使用することが必須である。
不揮発性メモリセルの動作を行うのに必要な周辺回路を構成する高電圧トランジスタの性能を向上させるための多様な技術が提案されてきた（例えば、特許文献１および２参照）。
高電圧が直接印加される外部システムの駆動トランジスタが前記外部システムを円滑に駆動できるように作動するためには、高電圧トランジスタのドレインと半導体基板間のブレークダウン電圧が前記ドレインに印加される高電圧より大きくなければならない。高電圧が印加されるドレインのブレークダウン電圧を決定する最も重要なパラメータはゲート電極と高濃度接合間の離隔距離である。
従来技術の一例では、高電圧トランジスタでブレークダウン電圧を高めるためにドレイン領域にＭＩＤＤＤ（Ｍａｓｋ Ｉｓｌａｎｄｅｄ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造を採用して高耐圧接合構造を具現した。
図１は、ＭＩＤＤＤ構造を採用した従来技術の一例による高電圧トランジスタ１０を示す断面図である。図１にはＮＭＯＳを構成する高電圧トランジスタ１０の構造が例示されている。
図１を参照すれば、Ｐ型シリコン基板１２に形成されたドレイン領域１６は低濃度ドレイン領域１６ａおよび高濃度ドレイン領域１６ｂで構成された二重構造に形成されている。この構造において、ゲート電極２０と高濃度ドレイン領域１６ｂ間に十分の離隔距離Ｘ１を確保するために、フォトレジストパターンを利用して高濃度イオン注入を行う。
従来技術のように、ゲート電極２０と高濃度ドレイン領域１６ｂ間の離隔距離Ｘ１を確保するために高濃度イオン注入時にフォトレジストパターンを利用する場合、前記フォトレジストパターン形成のためのフォトリソグラフィ工程では前記離隔距離Ｘ１と、前記高濃度ドレイン領域１６ｂとコンタクト３０とのオーバーラップのためのミスアラインマージンＸ２とを考慮せねばならない。したがって、ミスアラインマージンＸ２を考慮したデザインルールに該当するサイズに寸法を大きくしたレイアウトが必要であり、これは高電圧トランジスタの面積を増加させる要因として作用する。
一方、ロジックトランジスタでは高速動作のためにコンタクト領域にサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ：ＳＡＬＩＣＩＤＥ）工程を適用することが一般的である。周辺回路領域の高電圧トランジスタに対してもサリサイド工程を適用すれば高電圧トランジスタのパフォーマンスを向上させうるという利点があるが、図１に例示された従来技術と同様に周辺回路領域でフォトレジストパターンを利用してゲート電極２０と高濃度ドレイン領域１６ｂ間の離隔距離Ｘ１を確保する場合、高速のロジックトランジスタ具現のためのサリサイド工程をウェーハ上に全面的に適用することが不可能である。その理由は、図１に図示されたような高電圧トランジスタ１０でサリサイド工程を適用すれば、前記低濃度ドレイン領域１６ａの表面までシリサイド化されて前記低濃度ドレイン領域１６ａに直接バイアスされる形態になるので、ブレークダウン電圧が大きく低下するからである。
米国特許第５，９１７，２１８号明細書 米国特許第６，０７１，７７５号明細書
本発明の目的は、前記従来技術での問題点を解決するために、ゲート電極と高濃度ドレイン領域間に十分の離隔距離を確保しつつミスアラインマージンを考慮する必要がないレイアウトを可能にして、トランジスタの面積を減らしうる高電圧トランジスタを提供することである。
本発明の他の目的は、周辺回路を構成する高電圧トランジスタのパフォーマンスを向上させるようにサリサイド工程を適用できる高電圧トランジスタの製造方法を提供することである。
前記目的を達成するために、本発明による高電圧トランジスタは、半導体基板に形成されたチャンネル領域と、前記半導体基板のチャンネル領域上に形成されたゲート絶縁膜とを備える。前記チャンネル領域を介して前記半導体基板にそれぞれ低濃度ソース領域および低濃度ドレイン領域が形成されている。高濃度ソース領域が前記チャンネル領域と第１距離で離隔されて形成されている。また、高濃度ドレイン領域が前記チャンネル領域と前記第１距離より長い第２距離で離隔されて形成されている。ゲート電極はゲート底部およびゲート上部で構成される。前記ゲート底部は前記チャンネル領域上で前記ゲート絶縁膜と接しており、前記ゲート上部は前記ゲート底部と一体に形成され、かつ前記ゲート底部上で前記ゲート底部から所定長さに突出して前記低濃度ドレイン領域上に延びている。前記高濃度ソース領域および高濃度ドレイン領域上にはそれぞれ第１金属シリサイド層および第２金属シリサイド層が形成されている。
また、本発明による高電圧トランジスタは、前記ゲート底部およびゲート上部の側壁を構成して前記高濃度ソース領域に隣接した第１ゲート側壁と、前記ゲート底部およびゲート上部の側壁を構成して前記高濃度ドレイン領域に隣接した第２ゲート側壁とを備え、前記第１ゲート側壁および第２ゲート側壁は前記チャンネル領域を中心に相互非対称構造を有する。
また、本発明による高電圧トランジスタは、前記第１ゲート側壁を覆う第１絶縁スペーサと、前記第２ゲート側壁を覆う第２絶縁スペーサとをさらに備える。前記第１および第２絶縁スペーサは前記チャンネル領域を中心に相互非対称構造を有する。前記第２絶縁スペーサは前記ゲート上部の下方から前記ゲート底部まで延びている延長部を有する。前記第１絶縁スペーサは前記ゲート底部と前記第１金属シリサイド層間で第１幅に延びている第１底面を有し、前記第２絶縁スペーサは前記ゲート底部と前記第２金属シリサイド層間で第１幅より広い第２幅に延びている第２底面を有する。
前記他の目的を達成するために、本発明による高電圧トランジスタの製造方法は、第１導電型の半導体基板上の第１領域を覆うマスクパターンを形成する段階と、前記マスクパターンの周囲に露出されている前記半導体基板の表面にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上面からマスクパターンの上面まで非対称的に延びるゲート電極を形成する段階と、前記第１領域が露出されるように前記マスクパターンを除去する段階と、前記ゲート電極の両側に低濃度ソース領域および低濃度ドレイン領域が形成されるように、前記半導体基板に第１導電型と逆の第２導電型の低濃度不純物イオンを注入する段階と、前記ゲート電極の両側壁に相互非対称構造を有する第１絶縁スペーサおよび第２絶縁スペーサをそれぞれ形成する段階と、前記ゲート電極、前記第１絶縁スペーサおよび第２絶縁スペーサをイオン注入マスクとして高濃度不純物イオン注入を行い、高濃度ソース領域および高濃度ドレイン領域を形成する段階と、前記高濃度ソース領域および高濃度ドレイン領域に金属シリサイド層を形成する段階とを含む。
前記ゲート電極を形成するために、まず前記ゲート絶縁膜および前記マスクパターン上に全面的に延びる導電層を形成する。次いで、前記ゲート絶縁膜と前記マスクパターンとの境界部分に前記導電層が残るように前記導電層をパターニングする。
前記マスクパターンを除去する段階では前記第１領域が露出されると同時に前記第１領域近辺で前記ゲート電極のリセスされた側壁が露出され、前記第２絶縁スペーサは前記第１領域上で前記リセスされた側壁を覆う。
望ましくは、前記低濃度不純物イオンを注入する段階は、前記ゲート電極をイオン注入マスクとして傾斜イオン注入方法によって行われる。
前記第１絶縁スペーサは前記低濃度ソース領域を第１幅で覆うように形成され、前記第２絶縁スペーサは前記低濃度ドレイン領域を前記第１幅より広い第２幅で覆うように形成される。
前記金属シリサイド層を形成する段階ではサリサイド工程を利用する。
本発明によれば、周辺回路領域でもメモリセル領域と同時に全面的にサリサイド工程を行うことができるので、高電圧トランジスタのパフォーマンスを向上させることができる。高電圧トランジスタのゲート電極を非対称構造で形成することによって、ゲート電極とドレイン領域の高濃度接合間に十分な離隔距離が確保できて高いブレークダウン電圧を維持できる。そして、ソース領域およびドレイン領域の形成時に、絶縁スペーサを利用した自己整列方式で高濃度イオン注入工程を行うために従来技術でのようにフォトリソグラフィ工程でのミスアラインマージンを考慮する必要がない。したがって従来技術と比較して縮少されたレイアウトが得られ、ソース領域の面積を最小化してトランジスタの面積を減らすことができる。
以下、添付した図面を参照して本発明の望ましい実施例について詳細に説明する。
図２から図８は、本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。
本実施例では、マトリックスアレイ形状に配列された複数のメモリセルを含む不揮発性メモリ素子のメモリセル領域と、周辺回路領域とを含む半導体基板のうち前記周辺回路領域に形成される高電圧トランジスタの製造方法について説明する。また、本実施例ではＰ型の半導体基板上にＮＭＯＳを形成する工程について例示する。しかし、本発明はこれに限定されるものではなく、前記ＮＭＯＳが半導体基板に形成されているＰ型ウェル上に形成されることもあり、Ｎ型ウェル上にＰＭＯＳを形成する場合にも同一に適用できる。
図２に示すように、Ｐ型の半導体基板１００に素子分離領域（図示せず）を形成して活性領域を定義し、複数のウェル（図示せず）を形成した後、前記半導体基板１００上に残っているパッド酸化膜１０２上にマスク層を全面蒸着する。前記マスク層は約１０００〜５０００Åの範囲から選択される厚さを有するように形成される。例えば、前記マスク層は約２０００Åの厚さに形成される。前記マスク層はシリコン窒化膜で形成することが望ましい。その後、マスク層をパターニングして、後続工程で前記半導体基板１００にドレイン領域が形成される第１領域１００ａを覆うマスクパターン１０４を形成する。
その後、前記マスクパターン１０４周囲で前記半導体基板１００の表面が露出されるように、前記第１領域１００ａを除外した半導体基板１００上に残っている前記パッド酸化膜１０２を除去し、前記マスクパターン１０４周囲に露出されている前記半導体基板１００の表面に熱酸化工程によってゲート絶縁膜１０６を形成する。前記ゲート絶縁膜１０６は高電圧トランジスタ素子構成に適するように比較的厚く形成する。例えば、前記ゲート絶縁膜１０６は約２５０〜３００Åの厚さに形成できる。
図３に示すように、前記ゲート絶縁膜１０６および前記マスクパターン１０４上に全面的に延びる導電層１１０を約１０００〜２０００Åの厚さに形成する。前記導電層１１０はドーピングされたポリシリコンで構成される。
図４に示すように、前記ゲート絶縁膜１０６と前記マスクパターン１０４との境界部分に前記導電層１１０が残るように前記導電層１１０をパターニングしてゲート電極１１０ａを形成する。前記ゲート電極１１０ａは前記ゲート絶縁膜１０６上で前記ゲート絶縁膜１０６と接しているゲート底部１１２と、前記ゲート底部１１２と一体に形成され、かつ前記ゲート底部１１２上で前記ゲート底部１１２から前記第１領域１００ａ側に所定長さＬほど突出して前記第１領域１００ａ上に延びているゲート上部１１４とを含む。前記ゲート電極１１０ａは前記ゲート絶縁膜１０６の上面から前記マスクパターン１０４の上面まで非対称的に延びる形状を有する。また、前記ゲート電極１１０ａは相互非対称構造を有する第１ゲート側壁１１６および第２ゲート側壁１１８を有する。
図５に示すように、前記第１領域１００ａが露出されるように前記マスクパターン１０４を除去する。例えば、前記マスクパターン１０４を除去するために、燐酸溶液を使用する湿式エッチング工程を行う。前記マスクパターン１０４の除去時に、前記ゲート電極１１０ａの周囲で前記半導体基板１００の上面に残っている酸化膜も共に除去する。前記マスクパターン１０４が除去されることによって、前記第１領域１００ａが露出されると同時に、前記第１領域１００ａ近辺でリセスされている第２ゲート側壁１１８が露出される。
その後、前記ゲート電極１１０ａをイオン注入マスクとして前記ゲート電極１１０ａの両側にＮ-型の不純物イオン１２０を注入しかつ熱処理して、前記半導体基板１００に低濃度ソース領域１２２および低濃度ドレイン領域１２４を形成する。この時、前記ゲート上部１１４の突出した部分下方に位置する第１領域１００ａまでの円滑なイオン注入のために、傾斜イオン注入方法を利用する。
図６に示すように、前記ゲート電極１１０ａの第１ゲート側壁１１６および第２ゲート側壁１１８上にそれぞれ、相互非対称構造を有する第１絶縁スペーサ１３２および第２絶縁スペーサ１３４を形成する。前記第１絶縁スペーサ１３２および第２絶縁スペーサ１３４を形成するために、図５の結果物全面にシリコン窒化膜を形成してエッチバックする方法を利用する。ここで、前記第２絶縁スペーサ１３４は前記第１領域１００ａ上でリセスされている前記第２ゲート側壁１１８を覆うように形成される。
前記ゲート電極１１０ａと、前記第１絶縁スペーサ１３２および第２絶縁スペーサ１３４がそれぞれ非対称構造を有することによって、前記第１絶縁スペーサ１３２は前記低濃度ソース領域１２２を第１幅Ｗ１ほど覆うように形成され、前記第２絶縁スペーサ１３４は前記低濃度ドレイン領域１２４を前記第１幅Ｗ１より大きい第２幅Ｗ２ほど覆うように形成される。
図７に示すように、前記ゲート電極１１０ａ、前記第１絶縁スペーサ１３２および第２絶縁スペーサ１３４をイオン注入マスクとしてＮ+型の不純物イオン１４０を注入し、高濃度ソース領域１４２および高濃度ドレイン領域１４４を形成する。その結果、ドレイン領域では前記ゲート電極１１０ａと前記高濃度ドレイン領域１４４との間に十分な離隔距離Ｙ１が確保された二重拡散ドレイン構造が得られる。
前記低濃度ソース領域と低濃度ドレイン領域との間で限定されるチャンネル領域１００ｂを介してそれぞれ形成された前記高濃度ソース領域１４２および高濃度ドレイン領域１４４において、前記チャンネル領域１００ｂと高濃度ドレイン領域１４４間の距離は前記チャンネル領域１００ｂと高濃度ソース領域１４２間の距離よりさらに長い。
図８に示すように、通常のサリサイド工程によって前記高濃度ソース領域１４２の表面および高濃度ドレイン領域１４４の表面と、前記ゲート電極１１０ａの上面とにそれぞれ第１から第３金属シリサイド層１５２、１５４、１５６を形成する。前記第１から第３金属シリサイド層１５２、１５４、１５６は同時に同じ物質で形成されるものであって、例えばコバルトシリサイド層またはチタニウムシリサイド層で構成できる。
図８の構造において、前記チャンネル領域１００ｂを介して前記半導体基板１００には前記低濃度ソース領域１２２および高濃度ソース領域１４２で構成されるソース領域と、前記低濃度ドレイン領域１２４および高濃度ドレイン領域１４４で構成されるドレイン領域とが形成されており、前記ソース領域に隣接した第１ゲート側壁１１６と、前記ドレイン領域に隣接した第２ゲート側壁１１８とは前記チャンネル領域１００ｂを中心に相互非対称構造を有する。また、前記第１絶縁スペーサ１３２および第２絶縁スペーサ１３４も前記チャンネル領域１００ｂを中心に相互非対称構造を有する。
前記第２絶縁スペーサ１３４は、前記ゲート上部１１４の下方から前記ゲート底部１１２まで延びている延長部１３４ａを含む。
また、前記第１絶縁スペーサ１３２はその底面が前記ゲート底部１１２と前記第１金属シリサイド層１５２との間で第１幅Ｗ１ほど延びており、前記第２絶縁スペーサ１３４はその底面が前記ゲート底部１１２と前記第２金属シリサイド層１５４との間で第１幅Ｗ１より大きい第２幅Ｗ２ほど延びている。
前記のような構造によれば、前記ゲート電極１１０ａを非対称構造で形成することによって前記ゲート電極１１０ａと高濃度ドレイン領域１４４との間に前記第２幅Ｗ２ほどの十分な離隔距離が確保されて高いブレークダウン電圧を維持できる。また、前記第１絶縁スペーサ１３２および第２絶縁スペーサ１３４によって高濃度イオン注入工程が自己整列方式で行われるために、従来技術のようにフォトリソグラフィ工程でのミスアラインマージンを考慮する必要がない。したがって、従来技術と比較してミスアラインマージンを考慮したデザインルールに該当するサイズほどに縮少したレイアウトが得られる。そして、ソース領域およびドレイン領域を前記ゲート電極１１０ａを中心に相互非対称構造で形成することによって、ソース領域の面積を最小化してトランジスタの面積を減らすことができる。また、前記第１から第３金属シリサイド層１５２、１５４、１５６の形成のためのサリサイド工程をロジックトランジスタ形成時に適用されるサリサイド工程と同時に行うことが可能である。すなわち、ＥＥＰＲＯＭ素子のメモリセル領域および周辺回路領域を含んでウェーハ上で全面的にサリサイド工程を適用できる。
以上、本発明の望ましい実施例をあげて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形例および変更例が実施可能である。
（産業上の利用可能性）
本発明は高電圧トランジスタ素子を具備するあらゆる素子に適用可能である。特に、本発明は高速動作に使われるロジック素子、および埋め込まれるＥＥＰＲＯＭ素子メモリセルの周辺回路を構成する高電圧トランジスタに効率的に適用でき、ＬＣＤ、蛍光表示板などを駆動する素子のように高電圧動作を必要とする素子、または高いブレークダウン電圧が必要な回路にも適用できる。
従来技術による高電圧トランジスタの断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。 本発明の望ましい実施例による高電圧トランジスタの製造方法を説明するために工程順序によって示す断面図である。
符号の説明
１００ 半導体基板、１００ｂ チャンネル領域、１０６ ゲート絶縁膜、１１０ａ ゲート電極、１１２ ゲート底部、１１４ ゲート上部、１１６ 第１ゲート側壁、１１８ 第２ゲート側壁、１２２ 低濃度ソース領域、１２４ 低濃度ドレイン領域、１３２ 第１絶縁スペーサ、１３４ 第２絶縁スペーサ、１３４ａ 延長部、１４２ 高濃度ソース領域、１４４ 高濃度ドレイン領域、１５２ 第１金属シリサイド層、１５４ 第２金属シリサイド層、１５６ 第３金属シリサイド層、Ｗ１ 第１幅、Ｗ２ 第２幅

Claims (20)

  1. 半導体基板に形成されたチャンネル領域と、
    前記半導体基板のチャンネル領域上に形成されたゲート絶縁膜と、
    前記チャンネル領域を介して前記半導体基板にそれぞれ形成されている低濃度ソース領域および低濃度ドレイン領域と、
    前記チャンネル領域と第１距離で離隔されて形成されている高濃度ソース領域と、
    前記チャンネル領域と前記第１距離より長い第２距離で離隔されて形成されている高濃度ドレイン領域と、
    前記チャンネル領域上で前記ゲート絶縁膜と接しているゲート底部と、前記ゲート底部と一体に形成され、かつ前記ゲート底部上で前記ゲート底部から所定長さに突出して前記低濃度ドレイン領域上に延びているゲート上部とを有するゲート電極と、
    前記高濃度ソース領域上に形成されている第１金属シリサイド層と、
    前記高濃度ドレイン領域上に形成されている第２金属シリサイド層と、
    を備えることを特徴とする高電圧トランジスタ。
  2. 前記ゲート電極のゲート底部およびゲート上部はそれぞれドーピングされたポリシリコンからなることを特徴とする請求項１に記載の高電圧トランジスタ。
  3. 前記ゲート底部および前記ゲート上部の側壁を構成して前記高濃度ソース領域に隣接している第１ゲート側壁と、
    前記ゲート底部および前記ゲート上部の側壁を構成して前記高濃度ドレイン領域に隣接している第２ゲート側壁とをさらに備え、
    前記第１ゲート側壁および前記第２ゲート側壁は前記チャンネル領域を中心に相互非対称構造を有することを特徴とする請求項１に記載の高電圧トランジスタ。
  4. 前記ゲート底部および前記ゲート上部の側壁を構成して前記高濃度ソース領域に隣接している第１ゲート側壁と、
    前記ゲート底部および前記ゲート上部の側壁を構成して前記高濃度ドレイン領域に隣接している第２ゲート側壁と、
    前記第１ゲート側壁を覆う第１絶縁スペーサと、
    前記第２ゲート側壁を覆う第２絶縁スペーサと、
    をさらに備えることを特徴とする請求項１に記載の高電圧トランジスタ。
  5. 前記第１絶縁スペーサおよび前記第２絶縁スペーサはシリコン窒化膜からなることを特徴とする請求項４に記載の高電圧トランジスタ。
  6. 前記第１絶縁スペーサおよび前記第２絶縁スペーサは前記チャンネル領域を中心に相互非対称構造を有することを特徴とする請求項４に記載の高電圧トランジスタ。
  7. 前記第２絶縁スペーサは前記ゲート上部の下方から前記ゲート底部まで延びている延長部を有することを特徴とする請求項４に記載の高電圧トランジスタ。
  8. 前記第１絶縁スペーサは、前記ゲート底部と前記第１金属シリサイド層との間で第１幅に延びている第１底面を有し、
    前記第２絶縁スペーサは、前記ゲート底部と前記第２金属シリサイド層との間で第１幅より広い第２幅に延びている第２底面を有することを特徴とする請求項４に記載の高電圧トランジスタ。
  9. 前記ゲート電極の上面に形成されている第３金属シリサイド層をさらに備えることを特徴とする請求項１に記載の高電圧トランジスタ。
  10. 前記第１金属シリサイド層、前記第２金属シリサイド層および前記第３金属シリサイド層はそれぞれ同じ物質で構成されていることを特徴とする請求項９に記載の高電圧トランジスタ。
  11. 第１導電型の半導体基板上の第１領域を覆うマスクパターンを形成する段階と、
    前記マスクパターンの周囲に露出されている前記半導体基板の表面にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の上面から前記マスクパターンの上面まで非対称的に延びるゲート電極を形成する段階と、
    前記第１領域が露出されるように前記マスクパターンを除去する段階と、
    前記ゲート電極の両側に低濃度ソース領域および低濃度ドレイン領域が形成されるように、前記半導体基板に第１導電型と逆の第２導電型の低濃度不純物イオンを注入する段階と、
    前記ゲート電極の両側壁に相互非対称構造を有する第１絶縁スペーサおよび第２絶縁スペーサをそれぞれ形成する段階と、
    前記ゲート電極、前記第１絶縁スペーサおよび前記第２絶縁スペーサをイオン注入マスクとして高濃度不純物イオン注入を行い、高濃度ソース領域および高濃度ドレイン領域を形成する段階と、
    前記高濃度ソース領域および前記高濃度ドレイン領域に金属シリサイド層を形成する段階と、
    を含むことを特徴とする高電圧トランジスタの製造方法。
  12. 前記マスクパターンはシリコン窒化膜からなることを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  13. 前記ゲート絶縁膜は熱酸化工程によって形成されることを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  14. 前記ゲート電極を形成する段階は、
    前記ゲート絶縁膜および前記マスクパターン上に全面的に延びる導電層を形成する段階と、
    前記ゲート絶縁膜と前記マスクパターンとの境界部分に前記導電層が残るように前記導電層をパターニングする段階と、
    を含むことを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  15. 前記導電層はドーピングされたポリシリコンで構成されることを特徴とする請求項１４に記載の高電圧トランジスタの製造方法。
  16. 前記マスクパターンを除去する段階では前記第１領域が露出されると同時に前記第１領域の近辺で前記ゲート電極のリセスされた側壁が露出され、
    前記第２絶縁スペーサは前記第１領域上で前記リセスされた側壁を覆うことを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  17. 前記低濃度不純物イオンを注入する段階は、前記ゲート電極をイオン注入マスクとして傾斜イオン注入方法によって行われることを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  18. 前記第１絶縁スペーサは前記低濃度ソース領域を第１幅で覆うように形成され、前記第２絶縁スペーサは前記低濃度ドレイン領域を前記第１幅より広い第２幅で覆うように形成されることを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  19. 前記低濃度ソース領域と前記低濃度ドレイン領域との間にチャンネル領域が限定され、
    前記高濃度ソース領域は前記チャンネル領域と第１距離で離隔されて形成され、前記高濃度ドレイン領域は前記チャンネル領域と前記第１距離より長い第２距離で離隔されて形成されることを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
  20. 前記金属シリサイド層を形成する段階ではサリサイド工程を利用することを特徴とする請求項１１に記載の高電圧トランジスタの製造方法。
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