JP2006310852A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】セル間の干渉を減らしかつカップリング比を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上にトンネル酸化膜を介して一方向にアラインされるストライプ状のフローティングゲート用ポリシリコン膜を形成する段階と、全面に緩衝膜とマスク膜を順次形成する段階と、前記一方向に垂直な他方向にパターニングして島(island)構造のフローティングゲートを形成し、ストライプ状に前記緩衝膜と前記マスク膜を残す段階と、層間絶縁膜を形成する段階と、前記マスク膜を除去して前記層間絶縁膜の側面を露出させる段階と、前記層間絶縁膜の側面をリセスさせ、前記緩衝膜を除去する段階と、前記層間絶縁膜の幅を減らして前記層間絶縁膜と前記フローティングゲートとの間に溝を設ける段階と、層間誘電膜を形成し、前記フローティングゲート及び前記層間絶縁膜に自己整合的にコントロールゲートを形成する段階とを含む。
【選択図】なし

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に隣接セル間の干渉を防止するためのフラッシュメモリ素子の製造方法に関する。
テクノロジ(technology)の減少に伴い、セル間の距離が短くなり且つセル間のカップリングキャパシタンス(couplingcapacitance)が増加している。
このようなカップリングキャパシタンスの増加は、隣接セル間の干渉増加を意味し、また、特定のセルのプログラム(program)、消去(erase)後のしきい値電圧が、その周囲に位置したセルの動作に応じて変化することを意味する。
このような干渉は、しきい値電圧分布の増加を招き、プログラムディスターブ(program disturb)、パスディスターブ(pass disturb)、読み出しディスターブ(read disturb)などのセル動作のエラーを誘発させる。
また、干渉によるしきい値分布の増加により、シングルレベルセル(Single Level Cell)に比べて小さいしきい値電圧分布が要求されるマルチレベルセル(Multi Level Cell:ＭＬＣ)の製造に多くの困難さがある。
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的はセル間の干渉を減らすことが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、しきい値電圧分布の増加を防止することにある。
本発明の別の目的は、セル動作のエラーを防止することにある。
本発明の別の目的は、マルチレベルセルの製造を容易にすることにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜を介して一方向にアラインされるストライプ状のフローティングゲート用ポリシリコン膜を形成する段階と、全面に緩衝膜とマスク膜を順次形成する段階と、前記一方向に垂直な他方向に前記マスク膜、前記緩衝膜および前記フローティングゲート用ポリシリコン膜をパターニングして島構造のフローティングゲートを形成し、前記他方向にアラインされるストライプ状に前記緩衝膜と前記マスク膜を残す段階と、前記緩衝膜と前記マスク膜からなるストライプパターンの間に前記他方向にアラインされるストライプ状の層間絶縁膜を形成する段階と、前記マスク膜を除去して前記層間絶縁膜の側面を露出させる段階と、前記マスク膜を除去して前記層間絶縁膜の上部を露出させる段階と、前記露出した層間絶縁膜の側面をリセスさせ、前記緩衝膜を除去する段階と、前記層間絶縁膜と前記フローティングゲートとの間に溝が設けられるように前記層間絶縁膜の幅を減らす段階と、全表面上に層間誘電膜を形成し、前記フローティングゲート及び前記層間絶縁膜に自己整合的にコントロールゲートを形成する段階とを含む。
上述したように、本発明は、次の効果がある。
１）コントロールゲートがフローティングゲートの側面を完全に取り囲むので、隣接フローティングゲート或いはコントロールゲートからの干渉を根本的に防止することができる。したがって、しきい値電圧分布の増加を防止することができるので、セル動作の安定性を向上させることができる。
２）しきい値電圧分布の増加を防止することができるので、小さいしきい値電圧分布が要求されるマルチレベルセル(Multi Level Cell：ＭＬＣ)の製造が容易になる。
３）コントロールゲートがフローティングゲートの上面および側面を完全に覆うので、フローティングゲートとコントロールゲート間のオーバーラップ面積が増加する。したがって、カップリング比(coupling ratio)を向上させることができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図１〜図３は本発明の実施例に係るフラッシュメモリ素子の製造工程による平面図、図４〜図６は図１〜図３のＹ−Ｙ方向による製造工程断面図、図７（ａ）〜図７（ｃ）は図１（ａ）、図１（ｂ）および図３（ｂ）のＸ−Ｘ方向による製造工程断面図である。
本発明の実施例に係るフラッシュメモリ素子の製造は、まず、図１（ａ）、図４（ａ）及び図７（ａ）に示すように、半導体基板１０上にトンネル酸化膜１１と第１ポリシリコン膜１２とハードマスク膜（図示せず）を形成し、フィールド領域(field)が定められるようにフォトリソグラフィ工程で前記ハードマスク膜をパターニングした後、パターニングされたハードマスク膜をエッチングマスクとして用いて前記第１ポリシリコン膜１２とトンネル酸化膜１１と半導体基板１０をエッチングしてトレンチを形成する。
その後、前記ハードマスク膜を除去し、前記トレンチ内に絶縁膜を埋め込んで素子分離膜３０を形成することにより、半導体基板１０を活性領域とフィールド領域に画定する。
その次、全面に第２ポリシリコン膜１３を形成し、前記第１ポリシリコン膜１２およびそれに隣接した領域上に残るようにフォトリソグラフィ工程で前記第２ポリシリコン膜１３をパターニングする。
その結果、図１（ａ）に示すように、ストライプ(stripe)状の素子分離膜３０がｙ方向にアライン(align)されて形成され、隣り合う素子分離膜３０間の活性領域上には、第１ポリシリコン膜１２と第２ポリシリコン膜１３の積層膜からなるフローティングゲート用ポリシリコン膜１４が形成される。前記フローティングゲート用ポリシリコン膜１４は、そのエッジ部分で前記素子分離膜３０のエッジ部分と一定の幅オーバーラップされる。
その後、図１（ｂ）、図４（ｂ）及び図７（ｂ）に示すように、全面に３０Å〜５００Åの厚さに酸化膜を蒸着して緩衝膜１５を形成し、前記緩衝膜１５上にマスク膜１６を形成する。
この際、前記マスク膜１６は、前記緩衝膜１５および以後に形成される層間絶縁膜に対するエッチング選択比が１以上である絶縁膜、例えば窒化膜(nitride)、酸化窒化膜(oxynitride)などを用いて形成する。
次いで、図２（ａ）、図４（ｃ）に示すように、前記ｙ方向に垂直なｘ方向にアラインされるストライプ状に残るようにフォトリソグラフィ工程によって前記マスク膜１６をパターニングする。
その次、前記パターニングされたマスク膜１６をエッチングマスクとして前記緩衝膜１５とフローティングゲート用ポリシリコン膜１４をエッチング（パターニング）して島状（島構造）のフローティングゲート１４ａを形成し、前記フローティングゲート１４ａを含む半導体基板１０上には、ｘ方向にアラインされるストライプ状に緩衝膜１５とマスク膜１６を残す。
次いで、前記マスク膜１６をマスクとして低濃度の不純物イオンとなるソース／ドレインイオンを注入して前記活性領域の半導体基板１０内にＬＤＤ（Lightly Doped Drain；低ドープドレイン）接合１７を形成する。
その後、図２（ｂ）および図５（ａ）に示すように、全体構造物上の全面に酸化膜を蒸着して緩衝膜１５とマスク膜１６からなるストライプパターンの間に層間絶縁膜１８を形成し、前記マスク膜１６が露出されるように全面（層間絶縁膜１８）をＣＭＰ(Chemical Mechanical Polishing；化学機械的研磨)する。
その次、図５（ｂ）に示すように、前記マスク膜１６を除去して前記層間絶縁膜１８の上部側面を露出させる。
この際、前記マスク膜１６、前記緩衝膜１５および前記層間絶縁膜１８のエッチング選択比の差により、前記マスク膜１６の除去の際に前記緩衝膜１５および層間絶縁膜１８は除去されない。
その後、図５（ｃ）に示すように、等方性エッチング工程を用いて、前記露出された層間絶縁膜１８の側面を一定の厚さリセス(recess)させ、前記緩衝膜１５を除去する。
この際、前記フローティングゲート１４ａ、前記緩衝膜１５および前記層間絶縁膜１８間のエッチング選択比の差により、前記緩衝膜１５および層間絶縁膜１８の除去の際にフローティングゲート１４ａは消失しない。
その後、図３（ａ）および図６（ａ）に示すように、前記フローティングゲート１４ａと層間絶縁膜１８との間には溝が設けられるように異方性エッチング工程によって前記層間絶縁膜１８をエッチングして層間絶縁膜１８の幅を減らす。
次いで、図６（ｂ）に示すように、前記半導体基板１０の全表面上に層間誘電膜１９を形成し、前記フローティングゲート１４ａおよび前記層間絶縁膜１８が完全に覆われるように全面にコントロールゲート用ポリシリコン膜を形成する。この際、前記コントロールゲート用ポリシリコン膜によって前記フローティングゲート１４ａと前記層間絶縁膜１８間の溝を完全に充填する。
その後、前記層間絶縁膜１８が露出されるように前記コントロールゲート用ポリシリコン膜をＣＭＰ(Chemical Mechanical Polishing；化学機械的研磨)して前記フローティングゲート１４ａおよび前記層間絶縁膜１８に自己整合的にコントロールゲート２０を形成する。
前記コントロールゲート２０は、前記層間絶縁膜１８を介して分離され、ｘ方向にアラインされる多数のストライプパターンに形成され、前記フローティングゲート１４ａの上面および側面を完全に覆う。
以後、図示してはいないが、前記コントロールゲート２０の電気抵抗を減らすためには、タングステン（Ｗ）、コバルト（Ｃｏ）、チタニウム（Ｔｉ）などの高融点金属を用いたシリサイド(silicide)工程を行うことが良い。
その後、図３（ｂ）、図６（ｃ）および図７（ｃ）に示すように、前記層間絶縁膜１８を完全に除去して、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
前述した実施例は、本発明をセルフアラインＳＴＩ(Shallow Trench Isolation)工程に適用した場合であるが、伝統的なＳＴＩ(Conventional ShallowTrench Isolation)工程やＳＡ−ＦＧ(Self Aligned Floating Gate)工程など他の形態の工程にも適用可能である。
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特に隣接セル間の干渉を防止するためのフラッシュメモリ素子の製造方法に適用出来る。
本発明の実施例に係るフラッシュメモリ素子の製造工程による平面図である。 本発明の実施例に係るフラッシュメモリ素子の製造工程による平面図である。 本発明の実施例に係るフラッシュメモリ素子の製造工程による平面図である。 図１〜図３のＹ−Ｙ方向による製造工程断面図である。 図１〜図３のＹ−Ｙ方向による製造工程断面図である。 図１〜図３のＹ−Ｙ方向による製造工程断面図である。 図１（ａ）、図１（ｂ）および図３（ｂ）のＸ−Ｘ方向による製造工程断面図である。
符号の説明
１４ａ…フローティングゲート
２０…コントロールゲート
１６…マスク膜
１８…層間絶縁膜

Claims (12)

  1. （ａ）半導体基板上にトンネル酸化膜を介して一方向にアラインされるストライプ状のフローティングゲート用ポリシリコン膜を形成する段階と、
    （ｂ）全面に緩衝膜とマスク膜を順次形成する段階と、
    （ｃ）前記一方向に垂直な他方向に前記マスク膜と前記緩衝膜と前記フローティングゲート用ポリシリコン膜をパターニングして島(island)構造のフローティングゲートを形成し、前記他方向にアラインされるストライプ状に前記緩衝膜と前記マスク膜を残す段階と、
    （ｄ）前記緩衝膜と前記マスク膜からなるストライプパターンの間に層間絶縁膜を形成する段階と、
    （ｅ）前記マスク膜を除去して前記層間絶縁膜の側面を露出させる段階と、
    （ｆ）前記露出された層間絶縁膜の側面をリセスさせ、前記緩衝膜を除去する段階と、
    （ｇ）前記層間絶縁膜の幅を減らして前記層間絶縁膜と前記フローティングゲートとの間に溝を設ける段階と、
    （ｈ）全表面上に層間誘電膜を形成し、前記フローティングゲート及び前記層間絶縁膜に自己整合的にコントロールゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
  2. 前記（ｈ）段階の後、前記層間絶縁膜を除去する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記緩衝膜は、３０Å〜５００Åの厚さに酸化膜を蒸着して形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記マスク膜は、前記緩衝膜に対するエッチング選択比が１以上である絶縁膜を用いて形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記マスク膜は、窒化膜および酸化窒化膜のいずれか一つを用いて形成することを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記コントロールゲートを形成した後、前記コントロールゲートをシリサイド(silicide)させる段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記（ｃ）段階と前記（ｄ）段階との間に、前記マスク膜をマスクとして低濃度の不純物イオンを注入して半導体基板内にＬＤＤ接合を形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  8. 前記（ｄ）段階は、全面に層間絶縁膜を形成する段階と、
    前記マスク膜が露出されるように前記層間絶縁膜をＣＭＰ(Chemical Mechanical Polishing)する段階とを含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  9. 前記（ｈ）段階は、全表面上に層間誘電膜を形成する段階と、
    全面にコントロールゲート用ポリシリコン膜を形成する段階と、
    前記層間絶縁膜が露出されるように前記コントロールゲート用ポリシリコン膜をＣＭＰする段階とを含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記緩衝膜と前記層間絶縁膜は、酸化膜で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  11. 前記（ｆ）段階で等方性エッチング工程を用いて前記層間絶縁膜の側面をリセスさせると同時に前記緩衝膜を除去することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  12. 前記（ｇ）段階で異方性エッチング工程によって前記層間絶縁膜をエッチングして層間絶縁膜の幅を減らすことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
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