KR19980048384A - 비휘발성 메모리장치의 제조방법 - Google Patents

비휘발성 메모리장치의 제조방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법에 관하여 개시한다. 본 발명은 게이트 산화막이 형성된 반도체 기판 상에 서로 소정 간격 이격된 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극을 각각 형성하는 단계; 상기 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극이 형성된 결과물 상에 유전막 및 콘트롤 게이트 도전막을 순차적으로 형성하는 단계; 상기 플로팅 게이트 전극 상부에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 식각 마스크로 하고 이방성 식각 기체를 사용하여 상기 유전막이 노출되도록 상기 콘트롤 게이트 도전막을 식각함으로써 상기 플로팅 게이트 전극을 덮는 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 커플링 비의 감소를 유발시키지 않으면서 상기 선택 트랜지스터 게이트의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수 있다.

Description

비휘발성 메모리 장치의 제조 방법
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 특히 셀 트랜지스터의 커플링 비(coupling ratio)를 감소시키지 않으면서 선택 트랜지스터의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 기억 소자는 전원 공급이 차단될지라도 메모리 셀 내에 저장된 정보가 지워지지 않는 비휘발성 메모리(non volatile memory) 장치와 전원 공급이 차단되면 메모리 셀 내에 저장된 정보가 모두 지워지는 휘발성 메모리(volatile memory) 장치로 크게 나눌 수 있다.
도 1 내지 도 3은 종래의 비휘발성 메모리 장치를 설명하기 위한 도면들로서, 특히 통상적인 NAND형 플래쉬 메모리 소자의 셀 스트링(cell string) 구조를 설명하기 위한 도면들이다.
도 1은 하나의 스트링의 레이 아웃을 나타낸 평면도이고, 도 2는 도 1의 등가 회로도이다. 구체적으로, NAND 형 플래쉬 메모리 소자의 스트링은 소정의 폭(X)과 소정의 길이(Y)의 곱에 의해 결정되는 면적 내에 스트링 선택 트랜지스터(S1)와, 복수 개의 셀 트랜지스터(C1, ..., Cn)와, 소오스 선택 트랜지스터(S2)가 비트 라인(B/L) 및 소오스 라인(S/L) 사이에 순차적으로 직렬 연결된 구조를 갖는다.
도 3은 도 1의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 구체적으로, 참조 번호 1은 반도체 기판, 그리고 3과 4는 터널 산화막에 의해 상기 반도체 기판(1)과 소정 간격 이격된 스트링 선택 트랜지스터 게이트 전극(3)과 플로팅(floating) 게이트 전극(4)을 각각 나타낸다. 계속해서, 참조 번호 2는 상기 스트링 선택 트랜지스터(S1)와 상기 셀 트랜지스터(C1)의 채널 영역을 한정하는 소오스/드레인 영역, 5는 상기 플로팅 게이트 전극(4) 상의 유전막에 의해 상기 플로팅 게이트 전극(4)과 이격되도록 상기 플로팅 게이트 전극(4) 상에 형성된 콘트롤 게이트 전극을 각각 나타낸다.
비휘발성 메모리 장치는 상술한 바와 같이 통상적으로 선택 트랜지스터(S1, S2)와 셀 트랜지스터(C1, ..., Cn)를 구비한다.
도 4 내지 도 6은 종래 기술에 의한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 특히 선택 트랜지스터와 셀 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4는 터널 산화막(20), 선택 트랜지스터 게이트 전극(30), 플로팅 게이트 전극(40), 소오스/드레인 영역(15), 유전막(50), 콘트롤 게이트 도전막(60), 및 감광막 패턴(70)을 형성하는 단계를 설명하기 위한 단면도이다.
먼저, 반도체 기판(10) 상에 터널 산화막(20)을 형성한다. 다음에, 상기 터널 산화막(20) 상에 서로 소정 간격 이격된 선택 트랜지스터 게이트 전극(30)과 플로팅 게이트 전극(40)을 각각 형성한다. 여기서, 상기 선택 트랜지스터 게이트 전극(30)과 상기 플로팅 게이트 전극(40)은 불순물이 도핑된 다결정 실리콘으로 형성한다.
계속해서, 상기 선택 트랜지스터 게이트 전극(30)과 상기 플로팅 게이트 전극(40)을 이온 주입 마스크로 하여 상기 결과물 상에 불순물을 주입함으로써 선택 트랜지스터와 셀 트랜지스터의 채널 영역을 한정하는 소오스/드레인 영역(15)을 형성한다.
다음에, 상기 소오스/드레인 영역(15)이 형성된 결과물 상에 SiO2/Si3N4/SiO2 의 다층 구조로 된 유전막(50)을 형성한다. 이어서, 상기 유전막(50) 상에 불순물이 도핑된 다결정 실리콘으로 이루어진 콘트롤 게이트 도전막(60)을 형성한다. 계속해서, 상기 플로팅 게이트 전극(40)의 상부에 위치하도록 상기 콘트롤 게이트 도전막(60) 상에 감광막 패턴(70)을 형성한다.
도 5는 콘트롤 게이트 전극(60a)이 형성되는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 감광막 패턴(70)을 식각 마스크로 하고 CCl4와 같은 등방성 식각 가체와 He 기체가 혼합된 혼합 기체를 사용하여 상기 유전막(50)이 노출되도록 상기 콘트롤 게이트 도전막(60)을 식각함으로써 콘트롤 게이트 전극(60a)을 형성한다.
등방성 식각 기체를 사용하는 이유는 상기 콘트롤 게이트 도전막(60)의 식각 후에 상기 선택 트랜지스터 게이트 전극(30)의 측벽에 상기 콘트롤 게이트 도전막(60)으로 이루어진 스트링어(stringer, 참조 부호 S)가 형성되는 것을 방지하기 위해서이다. 상기 스트링어(stringer)가 제거되지 않는다면 인접한 콘트롤 게이트 전극과 상기 스트링어가 단락되고 결과적으로 상기 선택 트랜지스터 게이트 전극(30)과 이와 인접한 콘트롤 게이트 전극이 전기적으로 서로 영향을 받게 되어 소자가 오동작을 일으키기 쉽다. 따라서, 상술한 바와 같이 등방성 식각 기체를 사용함으로써 상기 스트링어(S)를 제거한다.
그러나, 상기 콘트롤 게이트 도전막(60)의 식각에 등방성 식각 기체를 사용하기 때문에 상기 콘트롤 게이트 도전막(60)을 식각하는 과정에서 상기 감광막 패턴(70)의 하부에 위치하는 상기 콘트롤 게이트 도전막(60)이 측면 방향으로 식각된다. 따라서, 상기 콘트롤 게이트 전극(60a)은 상기 플로팅 게이트 전극(40)의 측벽(A) 상에는 형성되지 않고 상기 플로팅 게이트 전극(40)의 상부에만 형성된다.
도 6은 상기 감광막 패턴(70)이 제거된 결과물을 나타낸 단면도이다. 상기 콘트롤 게이트 전극(60a)에 인가되는 전압에 대한 상기 플로팅 게이트 전압(40)에 인가되는 전압의 비율, 즉 커플링 비(coupling ratio, Υ)는 C1/(C1+C2) 로 주어진다. 여기서, C1은 상기 콘트롤 게이트 전극(60a)과 상기 플로팅 게이트 전극(40) 사이의 상기 유전막(50)에 의한 정전 용량, C2는 상기 플로팅 게이트 전극(40)과 상기 반도체 기판(10) 사이의 상기 터널 산화막(20)에 의한 정전 용량을 각각 나타낸다.
따라서, 상술한 바와 같이 상기 콘트롤 게이트 전극(60a)이 상기 플로팅 게이트 전극(40)의 측벽 상에는 형성되지 않고 상기 플로팅 게이트 전극(40)의 상부에만 형성되면, 상기 플로팅 게이트 전극(40), 상기 유전막(50), 및 상기 콘트롤 게이트 전극(60a)에 의해 형성되는 커패시터의 면적이 감소되기 때문에 상기 C1 값이 떨어진다. 따라서, 상기 커플링 비는 감소하게 된다.
즉, 상기 콘트롤 게이트 전극(60a)에 일정 전압을 가했을 때 상기 플로팅 게이트 전극(40)에 걸리는 전압이 감소하기 때문에 터널링 현상에 의해 상기 게이트 산화막(20)을 통하여 상기 플로팅 게이트 전극(40)에 쌓이는 캐리어의 양이 작아지게 되어 하이(high) 와 로(low) 신호의 구별이 뚜렷치 않게 된다.
상술한 바와 같이 종래 기술에 의한 비휘발성 메모리 장치의 제조 방법에 의하면, 등방성 식각 기체를 사용하여 상기 콘트롤 게이트 도전막(60)을 식각함으로써 상기 선택 트랜지스터 게이트 전극(30)의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수는 있었지만, 상기 감광막 패턴(70)의 하부에 위치하는 상기 콘트롤 게이트 도전막(60)이 측면 방향으로 식각되어 상기 플로팅 게이트 전극(40)의 측벽(A)에는 상기 콘트롤 게이트 전극(60a)이 형성되지 않는 문제가 발생한다. 즉, 커플링 비의 감소에 따라 반도체 소자의 전기적 신뢰성이 나빠지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀 트랜지스터의 커플링 비(coupling ratio)가 감소되지 않도록 하면서 선택 트랜지스터의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 비휘발성 메모리 장치를 설명하기 위한 도면들이다.
도 4 내지 도 6은 종래 기술에 의한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 10은 본 발명에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 게이트 산화막이 형성된 반도체 기판 상에 서로 소정 간격 이격된 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극을 각각 형성하는 단계; 상기 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극이 형성된 결과물 상에 유전막 및 콘트롤 게이트 도전막을 순차적으로 형성하는 단계; 상기 플로팅 게이트 전극 상부에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 식각 마스크로 하고 이방성 식각 기체를 사용하여 상기 유전막이 노출되도록 상기 콘트롤 게이트 도전막을 식각함으로써 상기 플로팅 게이트 전극을 덮는 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 상기 이방성 식각 기체가 Cl2 기체를 함유하고, 바람직하게 He 기체를 더 함유하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 상기 콘트롤 게이트 전극을 형성하는 단게 이후에 상기 콘트롤 게이트 전극이 형성된 결과물의 표면을 SF6를 함유하는 폴리머 제거용 기체로 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 상기 폴리머 제거용 기체가 O2 기체를 함유하고, 바람직하게 He 기체를 더 함유하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 상기 콘트롤 게이트 전극이 불순물이 도핑된 다결정 실리콘으로 형성되는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 이방성 식각 기체를 사용하기 때문에 종래와 같이 상기 감광막 패턴의 하부에 위치하는 상기 콘트롤 게이트 도전막이 측면 방향으로 식각되는 문제는 발생하지 않는다. 또한, 상기 콘트롤 게이트 도전막을 과도 식각하는 과정에서 상기 폴리머가 발생하는 문제는 폴리머 제거용 식각 기체로 상기 폴리머만 선택적으로 제거하는 단계를 더 행함으로써 극복할 수 있다. 따라서, 커플링 비의 감소를 유발시키지 않으면서 상기 선택 트랜지스터 게이트의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수 있다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 7 내지 도 10은 본 발명에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 특히 선택 트랜지스터와 셀 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7는 터널 산화막(120), 선택 트랜지스터 게이트 전극(130), 플로팅 게이트 전극(140), 소오스/드레인 영역(115), 유전막(150), 콘트롤 게이트 도전막(160), 및 감광막 패턴(170)을 형성하는 단계를 설명하기 위한 단면도이다.
먼저, 반도체 기판(110)에 터널 산화막(120)을 형성한다. 다음에, 상기 터널 산화막(120) 상에 서로 소정 간격 이격된 선택 트랜지스터 게이트 전극(130)과 플로팅 게이트 전극(140)을 각각 형성한다. 여기서, 상기 선택 트랜지스터 게이트 전극(130)과 상기 플로팅 게이트 전극(140)은 불순물이 도핑된 다결정 실리콘으로 형성한다.
계속해서, 상기 선택 트랜지스터 게이트 전극(130)과 상기 플로팅 게이트 전극(140)을 이온 주입 마스크로 하여 상기 결과물 상에 불순물을 주입함으로써 선택 트랜지스터와 셀 트랜지스터의 채널 영역을 한정하는 소오스/드레인 영역(115)을 각각 형성한다.
다음에, 상기 소오스/드레인 영역(115)이 형성된 결과물 상에 SiO2/Si3N4/SiO2 의 다층 구조로 된 유전막(120)을 형성한다. 이어서, 상기 유전막(120) 상에 불순물이 도핑된 다결정 실리콘으로 이루어진 콘트롤 게이트 도전막(160)을 형성한다. 계속해서, 상기 플로팅 게이트 전극(140) 상부에 위치하도록 상기 콘트롤 게이트 도전막(160) 상에 감광막 패턴(170)을 형성한다.
도 8은 콘트롤 게이트 전극(160a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 감광막 패턴(170)을 식각 마스크로 하고 Cl2와 같은 이방성 식각 기체와 He 기체가 혼합된 혼합 기체를 사용하여 상기 유전막(150)이 노출되도록 상기 콘트롤 게이트 도전막(160)을 식각함으로써 콘트롤 게이트 전극(160a)을 형성한다.
이 때, 상기 선택 트랜지스터 게이트 전극(30)의 측벽에 상기 콘트롤 게이트 도전막(60)으로 이루어진 스트링어(stringer)가 형성되는 것을 방지하기 위하여 상기 콘트롤 게이트 도전막(160)을 과도 식각한다. 이는 상기 식각 기체가 종래와 같은 등방성 식각 기체가 아니기 때문에 과도 식각하지 않고서는 상기 스트링어를 제거할 수 없기 때문이다.
상기 콘트롤 게이트 도전막(160)은 종래와 달리 이방성 식각 기체에 의하여 식각되므로 상기 콘트롤 게이트 도전막(160)을 과도 식각하더라도 상기 감광막 패턴(170)의 하부에 위치하는 상기 콘트롤 게이트 도전막(160)이 측면 방향으로 식각되는 문제는 발생하지 않는다. 그러나, 상기 콘트롤 게이트 도전막(160)을 과도 식각하는 과정에서 폴리머(180)가 발생하는 문제가 생긴다.
도 8은 상기 폴리머(180)를 제거하는 단계를 설명하기 위한 단면도로서, SF6와 O2 및 He이 혼합된 폴리머 제거용 기체를 사용하여 상기 폴리머(180)만 선택적으로 식각하여 제거한다.
도 9은 상기 감광막 패턴(170)이 제거된 결과물을 나타낸 단면도이다. 구체적으로, 상기 콘트롤 게이트 전극(160a)이 상기 플로팅 게이트 전극(140)을 완전히 덮기 때문에 종래와 같이 커플링 비(coupling ratio)가 감소하는 문제는 발생하지 않는다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 이방성 식각 기체를 사용하기 때문에 종래와 같이 상기 감광막 패턴(170)의 하부에 위치하는 상기 콘트롤 게이트 도전막(160)이 측면 방향으로 식각되는 문제는 발생하지 않는다. 또한, 상기 콘트롤 게이트 도전막(160)을 과도 식각하는 과정에서 상기 폴리머(180)가 발생하는 문제는 폴리머 제거용 식각 기체로 상기 폴리머(180)만 선택적으로 제거하는 단계를 더 행함으로써 극복할 수 있다. 따라서, 커플링 비의 감소를 유발시키지 않으면서 상기 선택 트랜지스터 게이트(130)의 측벽에 스트링어(stringer)가 형성되는 것을 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (7)

  1. 게이트 산화막이 형성된 반도체 기판 상에 서로 소정 간격 이격된 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극을 각각 형성하는 단계;
    상기 선택 트랜지스터 게이트 전극과 플로팅 게이트 전극이 형성된 결과물 상에 유전막 및 콘트롤 게이트 도전막을 순차적으로 형성하는 단계;
    상기 플로팅 게이트 전극 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 하고 이방성 식각 기체를 사용하여 상기 유전막이 노출되도록 상기 콘트롤 게이트 도전막을 식각함으로써 상기 플로팅 게이트 전극을 덮는 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 이방성 식각 기체가 Cl2 기체를 함유하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제2 항에 있어서, 상기 이방성 식각 기체가 He 기체를 함유하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서, 상기 콘트롤 게이트 전극을 형성하는 단게 이후에 상기 콘트롤 게이트 전극이 형성된 결과물의 표면을 SF6를 함유하는 폴리머 제거용 기체로 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제4 항에 있어서, 상기 폴리머 제거용 기체가 O2 기체를 함유하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제4 항에 있어서, 상기 폴리머 제거용 기체가 He 기체를 함유하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 콘트롤 게이트 전극이 불순물이 도핑된 다결정 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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US7595239B2 (en) 2005-04-28 2009-09-29 Hynix Semiconductor Inc. Method of fabricating flash memory device
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