KR0165855B1 - 전기적 변경가능한 비휘발성 기억 셀의 측벽 접촉 형성 방법 및 장치 - Google Patents

전기적 변경가능한 비휘발성 기억 셀의 측벽 접촉 형성 방법 및 장치 Download PDF

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Abstract

내용 없음.

Description

[발명의 명칭]
전기적 변경가능한 비휘발성 기억 셀의 측벽 접촉 형성 방법 및 장치
[발명의 상세한 설명]
본 발명은 집적 회로 2층 폴리실리콘 비휘발성 전기 소거 기억 셀에 관한 것으로서, 특히 상기 셀에서 제1폴리실리콘층 부분과 제2폴리실리콘층 부분 사이의 측벽 접촉을 형성하는 방법 및 장치에 관한 것이다.
[발명의 배경]
종래에는, 인가된 전력이 없는 경우에도 무한정한 시간 동안 데이터를 저장하고, 저장된 데이터를 선택적으로 변경시키거나 프로그래밍할 수 있는 집적회로 기억 장치들이 개발되었다. 여기서 특히 비휘발성 요소로서 플로팅 케이트(floating gate)를 사용하는 비휘발성 기억 셀에 주의를 기울일 필요가 있다. 미국 특허 제 4,314,265호에는 4개의 폴리실리콘층과, 플로팅 게이트 비휘발성 기억 셀이 기재되어 있으며, 미국 특허 제 4,274,012호에는 3개의 폴리실리콘층과, 지지 커플링(substrate coupling)을 갖는 플로팅 게이트 비휘발성 기억 셀이 기재되어 있다. 이러한 비휘발성 기억 셀들은 비휘발성 RAM(nonvalatile random access memory : NOVRAM)과 전기적으로 소거가능하고 프로그램 가능한 롬(electrically erasable programmable read only memory : EEPROM)을 구성하기 위해서 본 기술분야에 공지된 바와 같이 배열될 수 있다. 미국 특허 제 4,300,212호에는 NOVROM 장치가 기재되어 있고, 미국 특허 제 4,486,769호에는 EEPROM 장치가 기재되어 있다.
예를 들어, 미국 특허 제 4,274,012호에 기재되어 있는 비휘발성 기억 셀은 각각의 층이 일반적으로 이산화규소층에 의해 서로 절연되고, 또한 기판과 전기 절연되는 3개의 폴리실리콘층을 갖는다. 상기 3개의 폴리실리콘층 중 제1폴리실리콘층은 프로그래밍 전극이다. 제2폴리실리콘층은 플로팅 게이트이다. 플로팅 게이트는 프로그래밍 전극으로부터 플로팅 게이트로 전자를 통과시키는 프로그래밍 터널링 요소를 형성하기 위해 프로그래밍 전극에 용량결합된 부분을 갖는다. 플로팅 게이트의 또 다른 부분은 p-형 기판의 n-삽입 영역에 용량결합 된다. n-삽입 영역은 바이어스 전극이다. 소거/저장 전극인 제3폴리실리콘층은 플로팅 게이트로부터 소거/저장 전극으로 전자들을 통과시키는 소거 터널링 요소를 형성하기 위해서, 플로팅 게이트의 부분에 용량결합된다. 소거/저장 전극의 또 다른 부분은 기판내 바이어스 전극에 용량 결합된다.
터널링을 시작하기 위해서, 25 볼트와 같은 높은 전위를 소거/저장 전극에 인가하는 한편, 프로그래밍 전극은 그라운드와 같은 낮은 전위로 유지시킨다. 기판 바이어스 전극은 전자들이 각각 플로팅 게이트로부터 또는 플로팅 게이트를 통과하는 지의 여부에 따라 프로그래밍 전극의 낮은 전위로 유지시키거나 소거/저장 전극의 높은 전위로 유지시킨다. 바이어스 전극을 높은 전위로 유지시키면, 플로팅 게이트가 바이어스 전극에 강하게 용량 결합되기 때문에, 높은 전위로 상승된다. 따라서, 프로그래밍 전극과 플로팅 게이트 사이의 프로그래밍 터널링 요소를 통해 높은 전위가 존재하여 전자들이 플로팅 게이트로 흐르게 된다. 반대로, 바이어스 전극을 낮은 전위에 두면, 바이어스 전극에 강하게 용량 결합되기 때문에 플로팅 게이트가 낮은 전위에 있게 될 것이다. 따라서, 플로팅 게이트와 소거/저장 전극 사이의 소거 터널링 요소를 통해 높은 전위가 존재한다. 전자들은 플로팅 게이트로부터 소거/저장 전극으로 흐를 것이다. 전자 터널링 구조 및 동작에 대해서는 1982년 인터내셔널 일렉트론 디바이스 미팅(IEDM) 테크니컬 다이제스트, 749-756 페이지, 알. 케이. 엘리스 등에 의한 비평면 플로팅 게이트 기억 구조에 있어서의 전자 터널링에 상세히 기재되어 있다.
상술한 바와 같은 종래 기술의 비휘발성 기억 셀에 대한 중대한 단점은 규모를 더욱 작은 크기로 쉽게 축소할 수 없다는 것이다. 웨이퍼당 칩 수율 또는 기억 밀도를 증가시키기 위해서, 각각의 칩상에 제조가능한 기억 셀의 수를 증가시킬 것이 요구되어 왔다. 그러나, 비휘발성 기억 셀의 단순한 축소는 작동 기억 장치에 유지되어야 할 필수적인 용량값과 이에 대한 관계를 허용하지 않는다. 또한, 기록 동작을 위한 분리된 별도의 바이어스 전극 영역과 판독 동작을 위한 플로팅 게이트 채널 영역의 높은 요구치와 함께 그 상태가 변경될 수 있는 셀에 인접한 기억 셀에서의 방해 조건들을 방지하는데 필요한 고유의 내성 요구치는, 매우 높은 밀도에 적용하기 위한 종래의 비휘발성 기억 셀을 크게 축소시킬 수 없게 한다.
상술한 반도체 기억 셀을 개선한 비휘발성 메모리는 구터만(GUTERMAN)에 허여된 미국 특허 제 4,599,706호에 기술되어 있다. 이러한 기억 셀은 셀내의 용량 결합의 수를 감소시키고, 더욱 적은 요소들을 함유하기 때문에, 이로 인해서 장치의 작동성이 개선된다. 이는 그러한 용량 결합들이 폴리실리콘층들 사이의 전자 터널링을 유도하는데 필요한 전압 관계를 얻는데 손실을 초래하기 때문이다. 또한, 장치의 동작과 셀 크기는 기록 동작에 필요한 감소된 사이클 수와 그의 감소된 부품 수에 의해서 기억 셀에서 최적화된다. 예를 들어, 이와 같이 개선된 기억 셀의 EEPROM에 있어서, 플로팅 게이트를 프로그래밍하는 기록 사이클은 단일 사이클로 완료될 수 있다. 종래 기술의 EEPROM 장치는 기록 사이클이 작동되기 전에 무제한의 소거를 필요로 한다.
미국 특허 제 4,599,706호에 기재된 비휘발성 기억 셀은 일반적으로 상술한 바와 같은 3개의 전기 절연된 폴리실리콘층을 포함한다. 즉, 제1층은 프로그래밍 전극을 형성하고, 제2층은 플로팅 게이트를 형성하며, 제3층은 소거/저장 전극을 형성한다. 특히, 제2층의 제1부분은 제1층에 용량 결합되어 그들 사이에 제1터널링 요소를 형성하고, 제2층의 제2부분은 기판과는 반대인 도전성을 갖는 기판 영역에 용량 결합된다. 제3폴리실리콘층은 제2층에 용량 결합되어 제2터널링 요소를 형성한다. 작동시, 제1층에는 기준 전위가 인가된다. 제2층의 전하에 의해 저장될 데이터 상태의 전압은 기판 형태에 대해 대향의 도전성을 갖는 또 다른 기판 영역에 인가된다. 제3층은 각각의 영역 사이에 강화 모드 트랜지스터의 게이트를 형성한다.
제3층에 선택된 전위를 인가하면, 트랜지스터가 점등되어 각각의 기판 영역 사이에 도전성 통로를 형성한다. 만일 데이터 상태 전압이 제3층에 인가된 전위와 유사하면, 전자는 제1층으로부터 제2층으로 유입되어 음전하를 갖는 제2층을 남긴다. 반대로, 데이터 상태 전압이 제3층에 인가된 전압보다 상당히 낮으면, 전자는 제2층으로부터 제3층으로 터널링되어 양전하를 갖는 제2층을 남긴다.
따라서, 종래 기술에 대한 미국 특허 제 4,599,706호의 장점은 제3폴리실리콘층, 소거/저장 전극 및 바이어스 전극 사이에 용량 결합이 필요없다는 점이다. NOVRAM 장치의 비휘발성 셀내의 바이어스 전극의 전위를 제어하는데 필요한 트랜지스터 스위치도 제거된다.
미국 특허 제 4,599,706호에 기재된 바와 같은 3층 폴리실리콘 기억 셀의 사용에 대해서는 아직까지 많은 제한적인 사항들이 존재한다. 3개의 폴리실리콘층을 요구하게 되면 다수의 대형 계단부(step)를 갖는 최종 메모리에 표면의 형태에 대한 문제를 야기하게 되고, 이는 후처리 공정에 있어서 적용 범위에 대한 문제를 제기하게 된다. 또한, 계단부의 높이는 기억 셀을 형성하는데 사용되는 장치의 촛점 깊이(depth of focus)보다 높을 수 없으며, 이는 계단부 높이의 정도에 미치는 제한사항이 된다. 또한, 셀이 큰 계단 높이로 형성될 때 발생되는 폴리실리콘 스트린저 현상에 의해 측정성도 제한된다. 폴리 스트린저는 과도한 에칭없이 이방성 에칭시에 용이하게 제거되는 폴리실리콘층의 부분이다. 이 또한 셀의 크기에 제한을 가한다.
주어진 폴리실리콘층이 형성된 후 부가적인 이산화규소층을 형성하는 것은, 폴리실리콘의 두층 사이에 터널링 요소를 한정하는 이산화규소층의 영역내로 산화물을 침입시킨다. 새로운 이산화규소층이 형성될 때마다, 노출된 이산화규소의 재산화 처리는 더욱 심해질 것이다. 이러한 재산화 처리는 폴리실리콘의 두층 사이의 간격을 넓히게 되며, 이에 따라 이러한 간격을 횡단하는 터널링 특성을 변화시킨다. 폴리실리콘 터널링 요소들 사이의 중첩은 최소한의 셀 크기를 나타내기 때문에, 셀 크기는 이 현상에 의해서 제한된다. 따라서, 3층 폴리실리콘 셀은 3층 폴리실리콘 제조시 형성되어야 할 이산화규소층의 수가 더 많기 때문에 제2층 셀보다 인접한 층의 중첩을 더 많이 요구하며, 따라서 제1 및 제2폴리실리콘층 사이의 중첩 터널링 요소의 재산화 처리가 더욱 악화된다. 또한, 셀의 작동은 셀내에 한정된 특정의 용량 결합비를 기초로 하기 때문에, 이러한 용량 크기도 셀의 크기에 제한을 준다. 이는 기억 셀을 제조하기 위해서, 용량 사이의 비율을 일정하게 유지해야 하기 때문이다. 즉, 용량 사이의 관계는 터널링 커플링을 결정하고 이는 다시 기억 셀의 프로그램/소거 윈도우를 결정한다. 프로그램/소거 윈도우는 플로팅 게이트가 프로그래밍될 때의 플로팅 게이트 상의 음전위와 플로팅 게이트가 소거될 때의 플로팅 게이트상의 양전위 사이의 편차로 정의된다. 결과는 플로팅 게이트에 의해 경험되는 프로그래밍 사이클의 수가 증가됨에 따라 감소되는 경향을 갖는 지속 곡선(endurance curve)이다. 따라서, 만일 하나의 용량값이 증가되면, 다른 용량값도 그에 따라 변해야 한다. 큰 용량 결합값은 폴리실리콘층의 큰 중첩량으로부터 초래되기 때문에, 재산화 처리 악화로부터 보호하기 위해서 층 중첩을 어떤 최소량으로 유지할 것을 요구하는 것은 셀 용량들의 상호의존성으로 인해서 크기를 낮추기가 용이하지 않은 3층 폴리실리콘 셀 형태를 초래하게 된다.
상술한 3층 폴리실리콘 셀에 있어서 인접한 폴리실리콘층 사이의 이산화규소 두께를 선택하는 것은 감소된 두께에 대한 터널링 메카니즘의 작동상의 신뢰성으로 인하여 융통성이 거의 없다. 더우기, 플로팅 게이트층 아래의 산화물층이 3층 폴리실리콘 셀내의 제1폴리실리콘층 및 플로팅 게이트층 사이의 터널링 산화물층과 동시에 성장하기 때문에, 플로팅 게이트하의 산화물층의 이산화규소 두께는 기판 채널로부터 플로팅 게이트로의 커플링을 개선하기 위해서 임의로 감소될 수 없다. 셀 크기가 이러한 산화물 두께에 비례하지 않고 그 측면이 감소되지 때문에, 프로그램/소거 윈도우는 점점 작아질 것이다. 또한, 용량 결합 제한사항들은 필요로 하는 전압보다 더욱 높은 전압을 필요로 한다. 따라서, 커플링 산화물 두께를 터널링 상화물 두께에 대한 의존성으로부터 독립시키기 위해서 셀의 크기를 낮추는 것이 바람직하다. 즉, 가장 높은 용량 결합비를 생성하여 가장 낮은 작동가능 전압을 얻기 위해서 얇은 커플링 산화물 및 두꺼운 터널링 산화물을 갖는 것이 바람직하다.
기억 셀이 정렬에 민감하지 않다는 것도 중요한 사항이다. 3층 폴리실리콘 셀에 있어서의 어려움은, 2층 셀에 요구되는 것보다 정렬 처리 단계들이 더욱 중요하고, 프로그래밍에 있어서 이산화규소 터널링 요소들과 플로팅 게이트의 소거면들이 다른 시간에 형성된다는 것이다. 이러한 영역은 조화를 이루지 않기 때문에, 프로그램/소거 윈도우는 크기가 감소되고, 결과적으로 셀 수명이 감소된다.
[발명의 요약]
따라서, 본 발명의 목적은 공지된 비휘발성 기억 셀보다 더욱 작은 비휘발성 기억 셀을 제공하는 것이다.
본 발명의 다른 목적은 공지된 기억 셀보다 더 적은 수의 성분이나 요소를 사용하는 비휘발성 기억 셀을 제공하는 것이다.
본 발명의 또 다른 목적은 기판상에 형성된 폴리실리콘의 제1층과 상기 기판상에 형성된 제2폴리실리콘층 사이에 측벽 접촉을 형성하는 방법 및 수단을 제공하는 것이다.
본 발명의 다른 목적은 기억 셀의 플로팅 게이트 부분의 일부는 제1폴리실리콘층으로 형성되고 다른 일부는 제2폴리실리콘층으로 부분적으로 형성되는, 2개의 폴리실리콘층을 사용하는 비휘발성 기억 셀을 제공하는 것이다. 두부분 사이의 접촉은 잔류 폴리 스트린저 브리지 또는 두 층들 사이의 겹쳐지는 부분에 의해 형성된 측벽접촉에 의해 이루어진다.
본 발명의 또 다른 목적은 단일 처리 단계시에 형성될 소거 전극과 플로팅 게이트 사이와, 프로그래밍 전극과 플로팅 게이트 사이의 터널링 산화물을 가능하게 하는 것이다.
본 발명의 다른 목적은 프로그래밍 및 소거 터널링 요소의 형성과는 별도로 플로팅 게이트와 기판 사이에 이산화규소층을 형성함으로써 플로팅 게이트와 하부 기판 사이의 용량 결합을 최대로 하는 것이다.
본 발명의 또 다른 목적은 기억 셀의 밀도를 최대로 하는 셀 형상을 얻기 위해 셀 표면을 가로지르는 계단부 높이를 최소로 하는 비휘발성 기억 셀을 제공하는 것이다.
본 발명의 다른 목적은 기억 셀 밀도를 최대로 할 수 있도록 플로팅 게이트의 하부에 도핑 영역이나 패들을 포함하고 이러한 패들을 플로팅 게이트와 자체 정렬시키는 비휘발성 기억 셀을 제공하는 것이다.
본 발명은 제1표면을 갖는 제1도전성 기판과, 상기 제1표면으로부터 이격되는 영역을 갖는 제1도전층과, 상기 제1도전층과 접촉하고 있는 표면을 갖는 제2도전층을 포함하며, 상기 영역은 기판 표면에 대해 평행한 편평한 바닥 표면과, 상기 바닥표면에 대해 수직인 적어도 하나의 측벽을 가지며, 상기 제2층의 표면은 상기 제1층의 측벽과 접촉되는 집적 회로 장치를 포함한다.
특히, 본 발명에 따르면, 집적 회로 비휘발성 플로팅 게이트 기억 장치는, 제1표면과 제1기판 영역과 제2기판 영역을 포함하는 제1도전성 기판과, 제1데이터 전위와 제2데이터 전위 중 어느 하나를 상기 제1기판 영역에 선택적으로 인가하는 수단과, 상기 제1표면으로부터 이격되며, 상기 기판 영역에 용량 결합되는 제1부분과 상기 제1부분과 전기절연되는 제2부분을 구비하는 제1절연성 폴리실리콘층과, 상기 제1기판 영역과 제2기판 영역 사이에서 연장되고 상기 제1표면으로부터 이격되며 상기 제1폴리실리콘층의 제1부분과 용량 결합되는 제1부분과, 상기 제2폴리실리콘층의 제1부분과 전기적으로 절연되는 제2부분을 포함하는 제2절연성 폴리실리콘층과, 상기 제1폴리실리콘층의 제2부분에 제1바이어스 전위를 선택적으로 인가하는 수단과, 상기 제2폴리실리콘층의 제1부분에 제1제어 전위를 선택적으로 인가하는 수단과, 상기 제1폴리실리콘층의 제1부분의 전위를 검출하기 위한 수단을 포함하며, 상기 각각의 기판 영역은 제1표면에 배치되고 상기 제1도전성과는 반대인 제2도전성을 가지며, 상기 제1데이터 전위는 장치에 저장된 데이터가 이진 상태(binary state)를 가질 때 인가되고, 상기 제2데이터 전위는 장치에 저장된 데이터가 다른 이진 상태(binary state)를 가질 때 인가되며, 상기 제1부분은 상기 기판으로부터 이격된 평탄한 바닥표면과, 상기 바닥표면에 대해 수직인 적어도 하나의 측벽을 포함하며, 상기 제2폴리실리콘층은 제1폴리실리콘층의 제2부분에 용량 결합되고 상기 측벽과 전기접촉되는 적어도 하나의 표면을 가지며, 상기 제1기판 영역의 전위를 상기 제2기판 영역으로 전기적으로 도전시키기 위해 상기 제1제어 전위는 상기 제1기판 영역 사이에서의 기판의 도전 형태를 제2도전성으로 변환하도록 선택되며, 상기 제어 전위와 데이터 전위와 바이어스 전위는 상기 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 제어 전위를 인가하고 상기 제1기판 영역에 상기 제1데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제2부분으로부터 상기 제2폴리실리콘층의 제2부분에 전자들이 도입되도록 선택되며, 상기 다른 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 상기 제어 전위를 인가하고 상기 제1기판 영역에 제2데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제1부분으로부터 전자들이 제거되도록 선택된다.
상기 2층은 폴리실리콘 기억 셀에서, 상기 제1층의 제2부분은 기억 셀의 프로그래밍 전극을 포함하고, 상기 제1층의 제1부분과 상기 제2층의 제2부분은 기억 셀의 플로팅 게이트를 포함하며, 상기 제2층의 제1부분은 기억 셀의 소거 전극을 포함한다.
상기 기억 장치의 다른 실시예에 따르면, 상기 제2기판 영역의 경계는 상기 제1폴리실리콘층의 제1부분의 경계와 정렬된다.
본 발명에 따른 실리콘 기판상의 비휘발성 플로팅 게이트 기억 셀의 형성 방법은, 상기 기판상에 설정된 두께의 이산화규소의 제1층을 형성하는 단계와, 상기 제1이산화규소층의 상부에 제1폴리실리콘층을 형성하는 단계와, 상기 이산화규소층 하부의 기판에 이온이 이식되는 것을 차단할 수 있는 설정 두께를 갖는 상기 제1폴리실리콘층의 표면상에 질화물의 제1층과 이산화규소의 제2층을 형성하는 단계와, 상기 제1폴리실리콘층의 제1 및 제2부분이 형성될 곳을 제외하고는 상기 제1질화물 및 제2이산화규소층의 표면을 마스킹하는 단계와, 상기 제1질화물 및 제2이산화규소층의 상기 노출된 부분을 제거하는 단계와, 상기 제1폴리실리콘층의 노출된 부분위에 제1마스크를 형성하는 단계와, 상기 제1폴리실리콘층의 제1부분에 대응하는 노출 영역내의 상기 제1폴리실리콘층 하부의 기판내에 도핑된 영역을 이식하는 단계와, 상기 제1마스크 및 제2이산화규소층을 제거하는 단계와, 상기 제1폴리실리콘층의 노출된 표면상에 제3이산화규소층을 열성장시키는 단계와, 상기 제3이산화규소층에 의해 마스킹되지 않은 상기 제1폴리실리콘층 전부와 상기 질화물층을 제거함으로써 상기 제1폴리실리콘층의 제1 및 제2부분을 형성하는 단계와, 상기 제1폴리실리콘층의 제1 및 제2부분의 측벽을 덮기 위해 제4이산화규소층을 형성하는 단계와, 상기 제1 및 제2부분의 상부를 노출시키기 위해서 얇은 마스킹층을 침착시킨 후 그 부분을 제거하는 단계와, 제2마스킹층이 첨가될 수 있도록 상기 마스킹층을 무감화(desensitize)시키는 단계와, 제1폴리실리콘층의 제1부분과 제2폴리실리콘층 사이에 측벽 접촉이 형성될 곳을 제외한 모든 곳을 마스킹하기 위해 제2마스킹층을 침착시키는 단계와, 상기 제1폴리실리콘층의 제1부분의 측벽 부분을 노출시키기 위해서 상기 제3 및 제4이산화규소층의 설정된 노출 부분을 제거하는 단계와, 상기 얇은 마스킹층과 제2마스킹층을 제거하는 단계와, 모든 표면상에 제2폴리실리콘층을 형성하는 단계와; 상기 제 2 폴리실리콘층을 마스킹하여 제 1 폴리실리콘층의 제1부분과 부분적으로 겹쳐지고 상기 제1산화물층의 부분적으로 겹쳐진 제1부분과, 노출된 측벽에서 상기 제1폴리실리콘층의 제1부분과 접촉하고 상기 제1폴리실리콘층의 제2부분과 부분적으로 겹쳐지는 제2부분을 형성하는 단계를 포함한다.
이러한 방법의 제2실시예에 따르면, 상기 제2폴리실리콘층의 제2부분과 상기 제1폴리실리콘층의 제1부분 사이의 측벽접촉은, 상기 제1폴리실리콘층의 제1부분 및 제2부분이 상술한 바와 같이 형성된 후에, 모든 노출된 표면 위에 제2질화물층을 형성하는 단계와, 상기 제1폴리실리콘층의 측벽 부분을 제외한 모든 영역에서 상기 제2질화물층을 제거하는 단계와, 상기 제1폴리실리콘층의 상기 제1부분의 한 측벽상에 마스크를 형성하는 단계와, 이러한 마스크에 의해 보호되지 않은 모든 측벽 질화물을 제거하는 단계와, 상기 마스크를 제거하는 단계와, 상기 잔존 측벽 질화물을 포함하는 노출된 벽 표면을 제외하고 모든 노출된 표면위에 제4이산화규소층을 형성하는 단계와, 상기 잔존하는 질화물 측벽을 제거하는 단계를 포함하므로써 달성될 수 있다. 그 후, 제2폴리실리콘층은 상술한 첫 번째 방법에 서술된 바와 같이 형성된다.
제3실시예의 방법에 따르면, 기판내에서 도핑된 영역의 자체정렬 특징이 제거되므로써 본 발명에 따른 공정이 단순화된다. 특히 이러한 실시예에서, 이산화규소의 제2층과 제1질화물의 형성 단계 뿐만 아니라 이에 관련된 산화 및 에칭단계로 제거된다. 도핑된 제2기판 영역은 제1폴리실리콘층을 형성하기 전에 이식된다.
상술한 제2기판 영역은 본 발명의 다른 실시예에 따라 모두 제거될 수 있다. 이러한 실시예에서, 프로그래밍 전극 및 플로팅 게이트 사이 또는 플로팅 게이트 및 소거전극 사이의 터널링을 유도하는데 필요한 용량적 관계들은 플로팅 게이트와 기판 그 자체 사이의 고유용량에 의해 결정된다. 이와 같이 제2기판 영역의 제거[이에 따라 패들(paddle)이 없는 기억 셀을 생성]에 따른 장점은 이것이 제2기판 영역형성을 위한 마스킹 및 이식 단계들을 부가로 제거하기 때문에 처리단계들이 자체정렬되지 않은 패들의 경우보다 훨씬 더 단순하다는 점이다. 단점으로는 이 셀의 용량 억제가 제2기판 영역이 형성되었을 때보다 조절이 용이하지 않다는 점을 들 수 있다. 최소 크기의 기억 셀은 상기 제2기판 영역을 사용할 필요가 있으며, 상기 영역은 이 영역의 상부에 계속적으로 형성되는 플로팅 게이트와 자체정렬되어 연결된다.
첨부된 도면을 참조하여 하기에 본 발명의 양호한 실시예가 상세히 서술될 것이다.
[도면의 간단한 설명]
제1도는 본 발명에 따라 구성된 비휘발성 기억 셀의 개략적인 단면도.
제2도는 제1도에 도시된 기억 셀의 평면도.
제3도는 제1도에 도시된 비휘발성 기억 셀의 등가 전기 회로.
제4도는 본 발명에 따른 비휘발성 기억 셀의 다른 실시예의 개략적인 단면도.
제5도는 제4도의 기억 셀의 평면도.
제6a도 및 6b도는 본 발명에 따른 비휘발성 기억 셀의 제3실시예의 개략적인 단면도.
제7a도는 단순화된 컴퓨터 모델을 사용하는 종래 기술의 3개의 폴리실리콘층의 비휘발성 기억 셀의 예시적 프로그램/소거 윈도우 지속곡선의 그래프.
제7b는 동일한 컴퓨터 모델을 기초로 하여 본 발명에 따른 두 개의 폴리실리콘층의 비휘발성 기억 셀의 예시적프로그램/소거 윈도우 지속 곡선의 그래프이고.
제8도 내지 제17도는 제1도 또는 제4도에 도시된 바와 같은 본 발명에 따른 기억 셀의 형성에 사용된 양호한 처리 단계들의 단면도.
제18도 내지 제20도는 본 발명에 따른 측벽 형성을 위한 다른 처리 단계들의 단면도.
[양호한 실시예의 설명]
Ⅰ. 장치
A. 자체 정렬된 패들과 플로팅 게이트 중첩을 갖는 기억 셀
제1도 내지 제3도에는 본 발명에 따라 구성된 비휘발성 기억 셀(10)이 도시되어 있다. 상기 기억 셀(10)은 제1도전성 기판(12)과, 제1기판 영역(14)과, 제2기판 영역(16)과, 표면(18)을 포함한다. 각각의 기판 영역(14, 16)은 표면(18)에 배치되며, 기판(12)의 제1도전성과는 반대인 제2도전성을 갖는다.
상기 기억 셀(10)은 제1부분(20)과 제2부분(22)을 포함하는 표면(18)으로부터 이격된 제1절연성 폴리실리콘층과, 제1부분(24)과 제2부분(26)을 포함하는 상기 표면(18)으로부터 이격된 제2절연성 폴리실리콘층을 포함한다. 상기 제2층의 제1부분(24)은 제1기판 영역(14)과 제2기판 영역(16) 사이로 연장되며 상기 제1부분(20)과 용량 결합되어 있고, 상기 제2층의 상기 제2부분(26)은 상기 제1층에 나타난 바와 같이 측벽(34)과 전기 접촉되어 있다. 상기 제1층의 제1부분(20)은 표면(18)에 인접한 바닥표면(32)과 이러한 바닥표면에 대해 수직인 측벽(34)을 포함한다. 상기 제2층의 제2부분(26)의 적어도 한 표면은 제1도에 도시된 바와 같이 측벽(34)과 전기 접촉되어 있고, 제2부분(26)의 일부는 제1부분(20)과 중첩될 수 있고 모서리 접촉을 형성하기 위해서 그 상부 표면과 접촉될 수 있다. 제2부분(26)은 상기 제1층의 제2부분(22)과 용량 결합되어 있다.
상기 제1폴리실리콘층의 제1부분(20)은 제2기판 영역(16)에 용량 결합되어 있다. 제1부분(20)과 제2기판 영역(16) 사이의 용량 결합은 CS로 제3도에 개략적으로 도시되어 있다. 상기 제1부분(20)과 기판 영역(16) 사이의 용량 결합을 최대로 하기 위해서, 제1부분(20)과 기판 영역(16)은 서로에 대해 자체정렬되는 처리중에 형성될 수 있다. 그러나 기판 영역(16)이 제1부분(20)과 자체정렬되지 않는 것도 본 발명의 범위에 속하는 것임을 인식해야 한다.
상기 제2층의 제1부분(24)과 제1층의 제1부분(20) 사이의 용량 결합은 터널링 요소(30)로 제3도에 양호하게 도시되어 있다. 상기 제1부분(26) 사이의 용량 결합은 터널링 요소(28)로서 제3도에 상세히 도시되어 있다.
상기 기판(12)은 제2도전성의 제3기판 영역(36)을 부가로 포함한다. 상기 제1폴리실리콘층의 제2부분(22)과 제3기판 영역(36)은 제2도에 도시된 바와 같이 일반적으로 서로 평행하게 연장된다.
제3도에 양호하게 도시된 바와 같이, 상기 제2폴리실리콘층의 제1부분(24)은 제1기판 영역(14)과 제2기판 영역(16) 사이에 배치된 채널(40)을 갖는 절연 게이트 증진 방식 트랜지스터(38)의 게이트를 형성한다. 이러한 기판 영역(14, 16)은 각각 트랜지스터(38)의 드레인과 소스를 형성한다. 상기 제2폴리실리콘층의 제2부분(26)은 플로팅 게이트 트랜지스터로도 언급된 차단 게이트 트랜지스터(44)의 게이트를 형성하고 채널(46)위를 덮는다. 트랜지스터(44)는 본 실시예에서는 증진 방식 트랜지스터이지만 성능 보정이 필요하면 그에 따라 하락 방식(depletion mode) 트랜지스터일 수도 있다. 제2기판 영역(16)은 트랜지스터(44)의 드레인을 형성한다. 상기 제1폴리실리콘층의 제2부분(22)은 증진 방식 트랜지스터(48)의 게이트를 형성한다. 트랜지스터(48)는 성능 보정이 필요하면 이에 따라 하락 방식 트랜지스터일 수 있다. 제3기판 영역(36)은 트랜지스터(48)의 소스를 형성한다. 상기 제1폴리실리콘층의 제2부분(22)은 트랜지스터(48)의 채널(49) 위에 있다. 트랜지스터(44, 48)는 2개의 인접 게이트를 갖는 단일 증진(또는 하락, 필요한 경우) 방식 트랜지스터와 등가이며, 여기서 상기 제2폴리실리콘층의 제2부분(26)은 하나의 게이트를 형성하고 상기 제1폴리실리콘층의 제2부분(22)은 그 제1게이트에 인접한 제2게이트를 형성한다.
비휘발성 기억 셀(10)의 작동에 있어서, 터널링 요소(23, 30)를 횡단하는 전자들의 터널링 메카니즘은 본 기술분야에 널리 공지되어 있다. 예를 들면, 미국 특허 제 4,274,012호('012 특허)에는 폴리실리콘층을 분리하는 산화물층을 통한 터널링이 기재되어 있다. 본 발명의 제1도는 비휘발성 셀을 나타내는 개략도임을 인식해야 한다. 장치위에 침착된 폴리실리콘 물질을 다음 수준으로부터 전기 절연시키기 위해, 셀(10)의 제조시 각각의 폴리실리콘층이나 기판상에 침착되거나 증식되는 기타 다른 유전층이나 산화물은 상세히 도시되어 있지 않다. 본 발명의 양호한 실시예에 따르면, 터널링 영역에서의 산화물 두께는 500Å 내지 800Å이다.
제1도 및 제3도에 있어서, 바이어스 전위(VR)는 상기 제1폴리실리콘층의 제2부분(22)에 인가되고, 기준 전위(VS)는 제3기판 영역(36)에 인가된다. 터널링 요소(28 또는 30)를 가로지르는 전자의 터널링 중 높은 전압을 고려하여, 트랜지스터(48)의 게이트를 형성하는 상기 제2부분(22)의 바이어스 전위와 트랜지스터(48)의 소스를 형성하는 제3기판 영역(36)의 기준 전위는 플로팅 게이트 트랜지스터(44)와 제3기판 영역(36) 사이의 채널(49)에 어떤 방향으로도 전류가 발전되지 않도록 선택된다. 따라서, 트랜지스터(48)의 게이트-소스 전압(VR-VS)은 트랜지스터(48)가 커트오프(cutoff) 상태로 유지되도록 하기 위해 터널링시 본 발명의 양호한 실시예에서는 보통 음으로 바이어싱된다.
데이터 전위(VBL)는 그 수준이 플로팅 게이트(50)에 저장될 데이터 상태를 나타내는 제1기판 영역(14)에 인가되고, 이는 상기 제1폴리실리콘층의 제1부분(20)과 상기 제2폴리실리콘층의 제2부분(26)을 포함한다. 예를 들면, 제1이진 상태는 낮은 전위에 의해 나타나고, 다른 이진 상태는 높은 전위에 의해 나타날 수 있다. 제1기판 영역(14)에 데이터 전위(VBL)를 인가하는 동시에 제어 전위(VWL)를 상기 제2폴리실리콘층의 제1부분(24)에 인가한다. 제어 전위(VWL)는, 제1기판 영역(14)에 인가된 전체 데이터 전위(VBL)를 도전시킬 수 있는 채널(40)의 도전성을 트랜지스터(38)를 통하여 제2기판 영역(16)으로 전환할 수 있도록 선택된다. 제어 전위(VWL) 및 데이터 전위(VBL)는, VLB이 높은 데이터 전위상태에 있을 때, 전자들이 플로팅 게이트(50)로 통하도록 터넬링 요소(28)를 가로질러 충분한 전위치가 존재하는 것을 보장하도록 선택된다. 상술한 바와 같은 수준으로 세팅된 제어 전위(VWL)에 의해, 데이터 전위(VBL')는 데이터 전위(VBL)가 낮은 데이터 전위 상태에 있을 때 전자들이 플로팅 게이트(50)로부터 상기 제2폴리실리콘층의 제1부분(24)으로 터널링되도록 터널링 요소(30)를 가로질러 충분한 전위차가 존재하도록 선택된다.
예를 들면, 제1기판 영역(14)에 인가된 데이터 전위(VBL)가 높고, 충분히 높은 제어 전위(VWL)가 상기 제2폴리실리콘층의 제1부분(24)에 인가될 때, 데이터 전위(VBL)는 제2기판 영역(16)에 증식되어 기판(16)을 높은 전위에 도달하게 하므로써 제1부분(24)과 제2기판 영역(16) 사이에, 작은 전위차가 존재하게 한다. 플로팅 게이트(50)는 채널(46)과 터널링 요소(30)의 용량 효과 및 커패시터(CS)의 용량 결합으로 인해 높은 전위에 도달될 것이다. 플로팅 게이트(50)의 전위가 높아짐에 따라, 터널링 요소(30)를 가로질러 작은 전위차가 존재할 것이며, 터널링요소(28)를 가로질러 큰 전위차가 존재할 것이다. 결과적으로, 전자들은 상기 제1폴리실리콘층의 제2부분(22)으로부터 플로팅 게이트(50)로 유입될 것이다.
반대로, 데이터 전압(VBL)이 낮을 때, 제2기판 영역(16)의 전위도 낮다. 플로팅 게이트(50)의 제1부분(20)과 제2영역(16) 사이의 용량(CS)뿐만 아니라 채널(46)과 터널링 요소(28)의 용량 효과들은 상기 제2층의 제1부분(24)에 제어 전위(VWL)의 인가시에 플로팅 게이트(50)를 낮은 용량으로 유지할 것이다. 따라서, 터널링 요소(28)를 가로지르는 전위차는 작고, 터널링 요소(30)를 가로지르는 전위차는 크다. 결과적으로, 전자들은 플로팅 게이트(50)로부터 상기 제1부분(24)으로 유입될 것이다.
본 발명에 따른 비휘발성 기억 셀(10)은 이러한 기억 장치에서 공지된 디코딩 완충 시스템이 부가된 전기 변경가능한 ROM과 같은 기억 어레이를 형성하는데 사용될 수 있다.
B. 자체정렬된 패들 및 플로팅 게이트 브리지를 갖는 기억 셀
제4도는 본 발명에 따른 다른 실시예의 비휘발성 기억 셀의 개략적 단면도이고, 제5도는 이러한 기억 셀의 평면도이다. 이러한 도면에 있어서, 기억 셀(10')은 상기 제2층의 제2부분이 그 어떤 부분도 상기 제1층의 제1부분 위에 놓이지 않고 형성될 수 있다는 것을 도시하고 있다. 즉, 상기 제1층의 제1부분의 측벽에 의해 형성된 수직면은 제2층의 제2부분에 의해 횡단되지 않는다. 이는 제2폴리실리콘층의 전체 노출 부분이 에칭되기 전에 설정된 지점에서 에칭을 정치시키는 종말점 검출을 사용하고 불필요한 폴리실리콘 스트린저를 제거하기 위해서 또 다른 마스킹 및 에칭 작동을 실시함으로써 달성될 수 있다. 이러한 접근방식에 대한 장점은 다른 어떤 방법보다 더욱 조밀하고 편평해진 셀을 형성할 수 있다는 것이다. 2개의 문헌에 종말점 검출에 대한 여러 가지 방법은 플리즈마 에칭에 대한 종말점 검출 방법, 1981년. 4월 발간, 파울제이. 마르콕스 및 팡 도우 저, 솔리드 스테이트 테크놀러지,. 및 광학적 방출 분광법에 의한 플리즈마 에칭에 있어서의 종말점 검출, 1980년. 1월 발간, 케이. 히로베 및 타카쉬 추기모토 저, 저널 오브 일렉트로케미칼 소사이어티, 솔리드 스테이트 사이언스 앤드 테크놀러지 등에 기재되어 있다.
C. 패들이 없는 기억 셀
제6a도 및 6b도에 있어서, 제6a도에는 비휘발성 기억 셀(10)과 제6b도에는 비휘발성 기억 셀(10')이 도시되어 있다. 제1도 내지 제3도에 도시된 구성요소와 동일한 구성요소에는 동일한 도면부호가 부여되었다. 제6a도는 상기 제2폴리실리콘층의 제2부분(26)과 상기 제1폴리실리콘층의 제1부분 사이에 겹쳐지는 면적이 있는 제1도에 도시된 셀을 도시하고 있다. 제6b도는 제4도에 도시된 셀을 나타낸다.
비휘발성 기억 셀(10)과 제6a도의 셀(10)과 제6B도의 셀(10', 10)의 제조상의 차이점은 패들, 즉 제2기판 영역(16)을 형성하는데 사용된 처리 단계들의 생략이다. 이것은 적용성이 뛰어난 공정의 단순화를 제공하지만, 패들을 포함하는 셀에 비해 기억 셀의 크기를 감소시킨다. 특히, 패드가 없는 셀에서, 프로그래밍 마진은 아래에 상세히 기술되는 바와 같이 감소되며, 이에 따라 셀 크기 감소가 제한된다.
다른 실시예(10 및 10')에 따르면, 제2기판 영역(16)이 트랜지스터(38, 44) 사이에 도전 통로를 형성하는 대신에, 트랜지스터(38)의 채널 영역(40)과 트랜지스터(44)의 채널 영역(46)을 연결하는 실질적인 연결(66)이 형성된다. 따라서, 트랜지스터(38, 44 및 48)는 삼중 게이트 증진 방식 트랜지스터와 동등하다.
D. 용량 관계
제1도 내지 제3도의 비휘발성 기억 셀(10)의 작동 특성을 더욱 상세히 참고하면, 터널링 요소는 VX미만의 전압에 대해서는 도전성이 0, VX이상의 전압에 대해서는 도전성이 매우 높은 전압 자극 스위치로 생각될 수 있다. 플로팅 게이트(50)의 프로그래밍시 안정 상태에 도달되면 플로팅 게이트 전위(VFG)는 거의 다음과 같은 식에 의해 주어진다.
여기서, CP는 터널링 요소(28)의 용량이고, CE는 터널링 요소(30)의 용량이며, CS는 플로팅 게이트(50)와 제2기판 영역(16) 사이의 조정 커패시터이고, CC는 제2폴리실리콘층이 제2부분(26)에 의해 형성된 플로팅 게이트의 부분과 기판 사이의 채널용량이고, VWL은 문자 라인 전압(제어 전위)이고, VBL은 비트라인 전압(하나의 데이터 전위의 높은 전위 상태)이고, VR은 그라운드 디셀랙트 라인 전압(기준 전위)이고, VC는 채널 표면이며, ∑C=CE+CP+CS+CC이다.
플로팅 게이트(50)의 소거시, 안정 상태에 도달되면, 플로팅 게이트 전위 FFG(낮은 데이터 전위 상태는 0 볼트로 추정)는 하기 식에 의해 주어진다.
따라서, 프로그래밍 후, QFG(0)/?C로 정의된 플로팅 게이트 전위는 식(1)로부터 유도될 수 있으며 다음식을 초래한다.
마찬가지로, 플로팅 게이트가 소거된 후, QFG(1)∑C로 정의된 플로팅 게이트 전위는 식(2)로부터 유도될 수 있으며 다음 식을 제공한다.
상술한 바와 같이, 프로그램/소거 윈도우는 플로팅 게이트의 소거시 플로팅 게이트 상의 양의 전위와 플로팅 게이트의 프로그래밍시 플로팅 게이트 상의 음의 전위의 편차로 정의된다. 결과적으로, 프로그램/소거 윈도우의 크기는 다음 식으로 정의된다.
식(5)을 간단히 하면, VWL-VR은 전형적으로 거의 2배의 VX로 선택된다는 것을 인식해야 한다. 따라서, 예를 들면, VX가 11볼트이면, VWL은 19볼트이고 VR은 -3볼트이며, 식VWL-VR-2VX는 0볼트가 된다. 따라서, 프로그램/소거 윈도우 크기는 다음과 같이 나타낼 수 있는 것으로 추정된다.
프로그래밍시, VC는 VBL의 함수이기 때문에 VC는 거의 5VBL로 선택될 수 있다. 이것은 식(6)을 다음과 같이 간단하게 한다.
식(7)은 프로그램/소거 윈도우 크기가 CP, CE, CS및 CC의 총합과 동일한 기억 셀이 총 커패시턴스에 대한 CS+5CC의 비로 결정되는 것을 보여준다. 이 식으로부터 패들 셀의 프로그램/소거 윈도우를 증가시키기 위해서는 패들이 자체정렬되었는지의 여부에 관계 없이 용량 결합 효율이 가능한한 100%에 근접한 것이 바람직하다는 것을 알 수 있다. 즉, CS+CC는 CP및 CE보다 훨씬 커야 한다.
CP(또는 CE)는 제1 및 제2폴리실리콘층 사이의 중첩 면적 뿐만 아니라 제1폴리실리콘층의 상부 면과 측벽에 있어서의 산화물 두께에 의해 결정된다. 프로그램/소거 윈도우를 최대로 하기 위해서는 다음과 같은 것이 바람직하다.
1. 재산화 처리가 문제가 되기 직전에 그 지점까지의 중첩을 최소로 한다.
2. 용량에 대한 측벽 면역 기여도를 감소시키기 위해서 제1폴리실리콘층의 두께를 최소로 한다.
3. 용량 기여를 감소시키기 위해서 제1폴리실리콘층의 상부면 산화물 두께를 두껍게 한다.
4. 터널링 특성을 손상시키지 않고 측벽 산화물 두께를 두껍게 하는 것이 바람직하다.
식(7)에서의 용량 결합 효율은 CP가 거의 CE와 동일하고, 마찬가지로 CC와 거의 동일하다는 가정에 의해 계산될 수 있다. 다음 식에서, 이러한 다른 용량들은 식(7)에 정의된 바와 같이 CO으로 치환될 것이다. 식(7)을 더욱 단순화 하기 위해서, 본 발명에 따라 용량 CS의 산화물 두께는 CP또는 CE의 산화물 두께의 거의 1/3을 갖도록 선택될 수 있으며, 또한 이것은 CP또는 CE의 거의 2.5배의 면적을 갖도록 선택될 수 있고, CS는 다른 용량의 어느 하나보다 약 7.5배 큰 것으로 추정된다. 따라서 식(7)의 용량 결합 효율 부분은 다음과 같이 다시 기재될 수 있다.
따라서, 용량 결합 효율이 .76 또는 76%로 결정되기 때문에, 이를 16볼트의 비트라인 전압(VBL)으로 증가시킬 수 있으면, 프로그램/소거 윈도우 크기가 거의 12볼트가 된다. 이것은 더욱 높은 전압에서도 작동될 수 있는 종래의 3층 폴리실리콘 기억 셀로부터 얻을 수 있는 것보다 훨씬 크다. 비교가능한 셀 크기를 갖는 3츨 폴리실리콘 기억 셀에서 얻을 수 있는 최선의 용량 결합 효율은 최대로 40% 내지 50%임을 인식해야 한다.
제7a도는 단순화된 컴퓨터 모델을 기초로 한 3층 폴리실리콘 비휘발성 플로팅 게이트 기억 셀에 대한 예시적 프로그램/소거 윈도우 지속 곡선의 그래프이다. 이러한 지속 곡선은 3층 폴리실리콘 셀의 수명을 나타낸다. 도시된 바와 같이, 그래프의 x-축은 셀이 기억 요소로서 작동할 수 있는 플로팅 게이트 상에 더 이상 충분한 전하 편차를 가질 수 없을 때까지 플로팅 게이트 기억 셀이 작동될 수 있는 사이클의 수를 나타낸다. 그래프의 y-축은 플로팅 게이트 전위를 나타낸다. 제7a도의 그래프에서 상부 밴드는 소거 상태에서 플로팅 게이트 요소의 플로팅 게이트 전위의 상한 및 하한을 나타낸다. 도시된 바와 같이, 소거 플로팅 게이트 전위는 초기에 약 3.8볼트 내지 6볼트로 변한다. 소거된 상태 전위의 밴드는 이러한 특정 지속 곡선에 대해 시험한 플로팅 게이트의 어떤 통계학적 표본화에 있어서 오정렬 및 터널링 매개변수들의 분포 때문에 존재하게 된다. 마찬가지로, 프로그래밍된 상태에서의 플로팅 게이트 요소에 대한 플로팅 게이트 전위의 상한 및 하한은 -0.3 내지 +1.7볼트 사이에서 시작되는 것으로 나타나고, 또한 터널링 매개변수 분포와 플로팅 게이트 기억 셀에 있어서의 여러 가지 요소들의 오정렬의 함수인 밴드가 있다. 제7b도는 본 발명에 따른 2개의 폴리실리콘 기억 셀에 대한 프로그램/소거 윈도우에서 얻어진 개선점이 나타나 있다. 도시된 바와 같이, 제7b도에서의 윈도우는 모두 대형이며, 상당히 증가된 셀수명을 제공한다. 모든 플로팅 게이트 기억 디자인의 목표는 가능한한 큰 수의 사이클에 대해 주어진 기억 셀의 프로그램/소거 윈도우의 크기를 최대로 하는 것이다.
기판 영역(16)을 제거함으로써, 제6a도 및 6b도에 도시된 바와 같이, 플로팅 게이트 채널 영역은 이제 제6a도의 10 또는 제6b도의 10'인 비휘발성 기억 셀에 도시된 바와 같이 제1폴리실리콘층(24)의 제1부분의 하부 영역까지 연장된다. 기판 영역(16)의 제거에 의해, 기억 셀의 작동 및 플로팅 게이트의 최종 프로그래밍 전압 수준은 다음과 같이 변한다.
VBL의 충분히 높은 전압을 지지할 수 있는 기판 영역(16)과는 달리, 비휘발성 기억 셀(10 또는 10')에서 플로팅 게이트 채널 영역(46)은 최대 VFG-VT(여기서, VT는 플로팅 게이트 채널의 한계 전압)[VT는 제1폴리실리콘층(24)의 제1부분 및 제2폴리실리콘층(26)의 제2부분에서 동일한 것으로 추정]와 등가인 표면 전위를 지지할 수 있다. 이 값보다 위에서, VBL전위의 증가는 플로팅 게이트 하부의 기판 영역의 또 다른 소거로 흡수되고, 단지 약간 증가된 표면 전위만 남는다.
따라서, 비휘발성 Pa 기억 셀(10' 또는 10''')의 프로그래밍시, 안정 상태에 도달되었을 때, 플로팅 게이트 전위 FFG(0)는 상기 식(1)을 다음과 같이 변형시킨다.
제1도 또는 제6도의 플로팅 게이트를 소거할 때, 즉 전자들이 플로팅 게이트(50)로부터 제2폴리실리콘층의 제1부분(24)으로 유입될 때, 비휘발성 기억 셀(10)의 실시예와 기억 셀(10)의 실시예 사이에 가능적인 차이는 거의 없다. 제1기판 영역(14)이 데이터 전위(VBL)에 의해 0볼트로 유지될 때, 소거가 발생된다. 셀(10)에서, 완전한 전환이 이루어지는 곳, 즉 기판의 도전성이 변하는 곳에서 채널(46)의 표면 전위는 비휘발성 기억 셀(10)에서 제2기판 영역(16)의 전위와 동일한 기능을 제공한다.
따라서, 기억 셀(10)의 소거시, 안정 상태에 도달되면, 플로팅 게이트 전위 FGF(1)는 식(2)에 의해 기재된 것과 동일하다.
결과적으로, 프로그램/소거 윈도우의 크기는 다음과 같이 주어진다.
이는 이전과 같이 다음에 의해 간량화될 수 있다.
이전과 동일한 예를 사용하여 다음과 같이 추정된다.
따라서, △QFG/∑C=0.81×6볼트가 된다. 그러므로, 윈도우는 비휘발성 기억 셀(10)로 얻어진 윈도우에 대해 상기 계싼된 12볼트 대신에 5볼트가 된다.
프로그램/소거 윈도우 계산, 전압값은 실제로 상수 용량값, 즉 ?C=CP+CE+CS+CC로 나눈 플로팅 게이트 전하 차이를 기초로 한다. 플로팅 게이트 채널이 강하되면 이는 실제적인 용량 조건을 나타내지 않는다. 이 경우에, 주어진 외부 말단 전위 조건에서 플로팅 게이트 전위 차이를 기초로 하여 연산이 이루어진다면 윈도우는 더 넓어질 수 있다. 플로팅 게이트 전하가 외부 말단 전위의 함수가 아니기 때문에, △QFG/∑C에 기초한 윈도우 크기가 설명을 위해 사용되었다.
비휘발성 기억 셀(10, 또는 10)에 있어서, 플로팅 게이트(50)의 상태는 제3기판 영역(36)의 전위가 채널(45)에 연결되도록 채널(49)의 도전성을 전환시킬 수 있는 제1폴리실리콘층의 제2부분(22)에 전위를 인가함으로써 검출된다. 다른 전위는, 제1기판 영역(14)에 비휘발성 기억 셀(10)의 실질적인 연결부(66) 또는 비휘발성 기억 셀(10)의 제2기판 영역(16)을 연결하기 위해서 채널(40)의 도전성을 전환시킬 수 있는 제어 전위 라인(VWL)을 따라 제2폴리실리콘층의 제1부분(24)에 인가된다. 제1기판 영역(14)으로 나타낸 데이터 노드에 검출 전위를 인가함으로써, 검출 전위는 각각의 데이터 노드에서 트랜지스터(44)의 도전에 의존하는 값의 검출 전류를 발전시킬 것이며, 이는 이진 상태를 나타낸다. 플로팅 게이트(50)가 충분한 음의 전위로 프로그래밍되면, 채널(46)의 도전성은 전환되지 않을 것이며, 이에 따라 트렌지스터(44)가 꺼진 상태로 남아있고 그 결과 제1기판 영역(14)과 제3기판 영역(36) 사이에 전류가 발생되지 않을 것이다. 그러나, 플로팅 게이트(50)가 소거되면, 즉 양의 전위를 함유하면, 채널(46)의 도전성은 전환될 것이며, 이에 따라 트랜지스터(44)가 점등되고, 전류가 제1기판의 영역(14) 및 제3기판 영역(36) 사이에서 발전될 것이다. 검출 전류의 상태는 각각 프로그래밍되고 소거되는 2개의 이진 상태를 나타낸다.
기억 셀(10 및 10')의 경우에, 플로팅 게이트 트랜지스터(44)의 커트오프 특성은 플로팅 게이트(50)의 프로그래밍 상태에 대해 비휘발성 기억 셀(10)에서의 플로팅 게이트 트랜지스터(44)와 같이 양호하게 설정되지 않기 때문에, 이러한 상태를 양호한 신뢰성으로 검출하기 위해서 여러 가지 방법들이 사용될 수 있다. 한가지 방법은 통상적인 상이한 검출체와 결합된 중간체 기준 전류를 사용하여 소거된 상태의 높은 전도 수준과 프로그래밍된 상대의 낮은 전도 사이의 차이를 구별하는 것이다. 두 번째 방법은 플로팅 게이트 트랜지스터(44)의 한계를 상향 조정하여 트랜지스터의 점등 특성을 지연시키므로써 소거된 상태에 비해 약한 양의 전위로 플로팅 게이트(50)가 프로그래밍된 상태에 있을 때, 플로팅 게이트 트랜지스터(44)가 단절되게 하는 것이다. 또 다른 방법은 FFG가 음으로 진행되어 완전히 컷트오프되도록 CE에 대해 CP를 감소시키는 것이다. 본 기술분야의 숙련자라면 메모리 어레이에 이러한 검출 수단을 제공할 수 있을 것이다.
Ⅱ. 제조 방법
A. 플로팅 게이트 측벽 접촉을 형성하기 위해 2층 포토레지스트를 사용하는 기억 셀
제8도 내지 제17도는 제4도에 도시된 본 발명에 따른 기억 셀의 형성에 사용된 처리 단계들의 단면도이다. 먼저 제8도에는 종해의 여러 가지 초기 처리단계가 완료된 기판(12)이 도시되어 있다. 기판(12)상에는 성장된 얇은 산화물층(102)이 형성되어 있다. 이산화규소층(102)은 기판 및 제1폴리실리콘층 사이에 강한 연결을 제공하기 위해서 미리 결정된 두께를 갖는다. 제1폴리실리콘층(104)은 이산화규소층(102)의 상부에 침착된다. 질화물층(106)은 제1폴리실리콘층(104)의 표면상에 형성된다. 산화물층(108)은 질화물층(106)의 상부에 침착된다. 질화물층(106) 및 산화물층(108)은 하기에 서술되는 바와 같이 자체정렬된 패들을 생성하기 위해서, 기판상에 설정두께로 도핑될 수 있다. 이후에 질화물층(106) 및 산화물층(108)은 상기 제1폴리실리콘층의 제1 및 제2부분이 형성될 영역(110, 112)을 형성하기 위하여 통상적인 포토레지스트(114)의 층을 사용하여 마스킹된다. 제8도는 마스크(114)를 사용한 통상적인 에칭 단계후 상기 영역(110, 112)으로부터 질화물(및 산화물)을 제거하는 비휘발성 플로팅 게이트 기억 장치(100)의 상태를 도시하고 있다.
제9도에는 기판(12)에 도핑된 영역(116)을 이식하는 선택적인 단계가 도시되어 있다. 영역(112)이 도핑되지 않는 것을 보장하기 위해서, 원래의 포토레지스트(114)를 장치(100)의 기판으로부터 벗기고 새로운 포토레지스트(118)를 적용하여 상기 제1폴리실리콘층의 제2부분이 형성되는 곳에 대응하는 상기 제1폴리실리콘층(112)의 노출부분에 마스크를 형성한다. 도핑될 영역은 기판(12)내의 영역(116)이 인과 같은 n-형 도핑제로 포토레지스트에 형성된 윈도우(110)에 대응한다.
본 발명의 다른 특성에 따르면, 산화물층(108)의 모서리(120, 122)는 상기 제1폴리실리콘층의 제1부분이 형성될 도핑 영역(116)의 자체정렬을 제공하기 위한 방법 및 수단으로서 작용한다. 즉, 모서리(120, 122)는 상술한 포토레지스트 에칭(114)으로부터 남아있고, 그 모서리가 모서리(120, 122)에 의해 규정된 윈도우를 제외하고는 기판(12)의 n-형 도핑을 차단하기 위한 수단을 제공한다. 질화물층(106)만이 도핑 이온을 차단하기에 충분히 두껍지 않으며 따라서 이 기능을 제공하지 않는다.
질화물층(106) 및 산화물층(108)은, 주어진 디자인 규칙으로 셀 크기를 감소시키는데 도움을 주는 자체결정된 패들을 규정하기 위한 목적으로 작용한다. 자체정렬된 모습을 원하지 않는다면, 패들 영역을 폴리 침착이전에 마스크로 이식하므로써 과정을 단순화할 수 있다. 폴리는 질화물층(106) 및 산화물(108)의 침착 및 이에 관련된 에칭 및 산화 단계들 없이 마스크(114)에 대해 역조로, 마스크로 직접 패턴화될 수 있다.
다음의 처리 단계는 통상적인 에칭을 사용하여 마스크(118)와 하부의 산화물층(108)을 제거하는 단계이다. 따라서, 질화물층(106)은 제1폴리실리콘층의 제1부분 및 제2부분의 영역을 한정하기 위해 존재한다. 제10도에 도시된 바와 같이, 제2이산화규소층(124)은 제1폴리실리콘층(104)의 노출된 표면 영역상에 통상적인 방식으로 열성장된다. 단지 불충분한 양의 산화물이 질화물층(106)의 표면상에 형성된다. 노출된 표면 영역상에 형성된 산화물층(124)은 상기 제1폴리실리콘층(104)의 제1 및 제2부분의 형성을 완료시키기 위한 다음 단계에 대한 마스킹 산화물을 포함한다.
제11도에는 질화물층(106)을 습식 에칭으로 선택적으로 박리한 후 통상적인 등방 에칭을 사용하여 폴리실리콘층(104)을 에칭하기 위한 마스크로서 산화물층을 사용하는 단계가 도시되어 있다. 이러한 단계는 제11도에는 완료된 것으로 도시되어 있으며, 따라서 제1폴리실리콘층(104)의 제1영역(126) 및 제2영역(128)이 형성된다. 에칭은 폴리실리콘(104)이 영역(126, 128) 사이에서 존재하지 않을 때까지 작동된다. 그 후, 산화물층이 성장하여 제1 및 제2영역(126, 128)의 측면을 덮는다. 산화물층(129)은 셀(100)의 터널링 산화물의 일부가 된다. 그 후, 통상적인 스핀 사이클을 사용하여 포토레지스트(130)의 얇은 층이 형성되어 영역(132)에서 3,000Å의 깊이와 영역(134)에서 1,000Å의 깊이를 형성한다. 이러한 단계의 중요한 특징은 하기에 서술되는 바와 같이 측벽 접촉을 위한 폴리실리콘 모서리들 중 하나를 보다 용이하게 노출시킬 수 있도록 폴리실리콘층의 상부 모서리에 더욱 얇은 포토레지스트 층을 생성한다는 것이다.
제12도에 도시된 바와 같이, 다음 단계는 제1 및 제2영역(126, 128)의 상부의 산화물(124)의 일부가 노출될 수 있도록 내식막(130)의 상부를 제거하는 것이다. 이는 통상적인 습식화학 에칭에 의해 실행된다. 그 후, 남아있는 내식막(140)은 더 이상 감광성이 되지 않도록 무감화되어 소성처리되므로, 포토레지스트의 제2층은 본래의 내식막 상부에 부가될 수 있게 된다. 그 후, 상기 제2폴리실리콘층의 원하는 제1부분에 형성될 영역 이외의 다른 부분을 마스킹하는 방식으로, 제13도에 도시된 바와 같은 포토레지스트(142)의 층이 부가된다. 제13도에 도시된 바와 같이, 영역(144)은 상기 제1폴리실리콘층의 제1부분(126)일부를 덮는다. 선택적인 방법으로, 마스크로서 포토레지스트를 사용하는 대신에 비감광성 재료를 사용할 수 있으며, 따라서 제2마스크를 상술한 바와 같이 부가하기 전에 마스크를 무감화시킬 필요가 없게 된다. 이러한 재료들은 본 발명에 따른 영역(134)에서 동일한 얇은 두께를 얻기 위하여, 감광성 내식막과 유사한 점도와 유동특성을 가질 필요가 있다.
제14도에 도시된 바와 같이, 산화물층(124)의 부분은 상기 과정에 의해 노출되고 이와 같이 노출된 산화물 표면은 습식 에칭되어 상기 제1폴리실리콘층의 제1부분(126)의 측벽(146)의 일부를 노출시키기에 충분한 양이 제거된다. 이러한 산화물 습식 에칭이 완료되고 이에 의해 산화물층(124)의 부분(148)이 제거된 후, 제15도에 도시된 바와 같이 포토레지스트(140 및 142)의 일부가 노출된 상태로 존재한다. 그 후, 제16도에 도시된 바와 같이 장치의 모든 노출된 표면에 폴리실리콘의 제2층(150)이 형성된다.
본 발명에 따라 폴리실리콘의 상기 제2층(150)에 제1 및 제2부분을 형성하기 위한 실시예가 제17A도 및 제17B도 및 제17C도에 도시되어 있다. 제17A도에 도시된 바와 같이, 포토레지스트층(151)은 제2폴리실리콘층(150)의 제1 및 제2영역(152, 154)을 형성하기 위한 마스크를 제공하기 위해서 부가된다. 그후, 포토레지스트층(151)에 의해 노출된 제2폴리실리콘층(150)의 부분(156)(영상이 나타나지 않음)은 분리된 부분(152, 154)을 형성하기 위해서 에칭된다.
더욱 조밀한 기억 셀을 제조하기 위해서 제2폴리실리콘층(150)을 패턴화하기 위한 선택적인 다른 방법이 제17B도 및 17C도에 도시되어 있다. 이 도면에서, 제17A도와 유사한 구성요소는 프라임(')으로 도시되어 있다. 2가지의 부가적인 단계가 요구된다 : (1) 마스킹 산화물(157)은 마스크(151)를 부가하기 전에 형성될 필요가 있다 : (2) 종말점 검출로 제2폴리실리콘층(150)을 에칭한 후, 불필요한 폴리 스트린저(160) 제거중에 폴리 2 브리지(158)를 마스킹하기 위해, 제17C도에 도시된 바와 같이 제2마스크(164)(브리지 보호 마스크)가 필요하다. 이러한 단계중에는 단지 미소량의 폴리 2 브리지(158)가 제거된다. 셀(100')이 더욱 조밀한 이유는 제17A도에 도시된 바와 같이 제1부분(126)을 덮는 제2폴리실리콘층의 제2부분(154) 전체는 아니지만 실질적인 부분이 제거되는 것을 나타내기 때문에 제17B도로부터 알 수 있다.
상술한 바와 같이 제17B도 및 제17C도에 도시된 방법으로 제2폴리실리콘층이 에칭되는 양에 따라, 부분(159)은 제1폴리실리콘층의 제1부분(126)의 상부 표면에 남을 수 있다. 그러나, 이러한 과정은 다리(leg)의 모든 부분을 제거하기 위해서 부분(154)내로 더욱 깊게 절단된다. 측벽(146)과의 접촉을 형성하기 위해 부분(154) 사이에 충분한 접촉이 남아있는 한, 기억 셀(100')은 계속 작동될 것이다. 이 부분(159)은 제1도에 도시된 바와 같이 제2폴리실리콘층의 제2부분(26)에 의해 형성된 중첩과 동일하지 않다는 것을 인식해야 한다. 이 경우, 제17A도에 도시된 바와 같이 과정은 상술한 바와 같이 상당히 단순화된다. 예를 들면, 에칭 정지에 대한 어떠한 복귀 에칭도 필요치 않고, 브리지 보호 마스크도 필요치 않다. 제1도의 제2부분(26)의 중첩은 단순한 마스크 및 복귀 에칭 단계에 의해 생성된다. 상술의 복잡한 브리지 형성 공정의 장점은 중첩이 형성된 기억 셀에 비해 더욱 조밀한 기억 셀이 생성된다는 점이다.
B. 플로팅 게이트 측벽 형성을 위한 질화물 사용 기억 셀
본 발명에 따라 상술한 바와 같은 측벽 연결을 형성하기 위한 선택적인 일련의 과정 단계들이 제18도 내지 제20도에 도시되어 있다. 먼저 제18도에 있어서, 이 단계는 질화물(202)의 다른 층이 셀(200)상에 형성되는 것을 도시하고 있다. 이는 제11도에 도시된 단계들 대신에 제1폴리실리콘층(124)의 제1 및 제2부분(126, 128)의 주위에 산화물층(124)을 제공한다. 그 후, 비등방 과정으로 제1폴리실리콘층(104)의 측벽 부분(204 및 206)을 제외한 모든 표면 영역으로부터 질화물층(202)이 제거된다. 제19도에 도시된 바와 같이, 마스크 단계가 실행되어 측벽(204)위에 포토레지스트(207)를 위치시키고 측벽(206)을 노출된 상태로 남겨둔다. 그 후, 이와 같이 노출된 질화물(206)을 제거하기 위해서 등방성 에칭이 사용된다.
그 후, 포토레지스트(207)가 제거되고 터널 산화물이 모두 노출된 표면(208)상에 저장된다. 산화물(102)은 제1폴리실리콘층(104)의 제1부분(126)과 기판 영역(116) 사이에 보유된 미리 결정된 두께가 작은 것임을 인식해야 한다. 또한 제1부분(126)과 질화물 측벽(204) 사이에서 일부 소량의 재산화 처리가 있음을 인식해야 한다. 다음 단계는 표준 습식 에칭을 사용하여 질화물 측벽(204)을 제거하고 제16도를 참조로 서술한 바와 같이 폴리실리콘의 제2층을 침착시키는 것이다.
본 발명은 n-채널 기법을 사용하여 기술되었다. p-채널 기술을 사용하는 것은 이 기술 분야에 있어 통상적인 기술이다. 이에 대해, 상술한 전위는 극성이 반대이다. 본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 본 기술분야의 숙련자라면 첨부된 청구범위로부터의 일탈없이 본 발명에 다양한 변형과 수정이 가해질 수 있음을 인식해야 한다.

Claims (27)

  1. 제1표면을 갖는 제1도전성 기판과, 제1부분과 상기 제1부분으로부터 전기 절연된 제2부분을 포함하며, 상기 제1표면으로부터 이격된 제1폴리실리콘층과, 상기 제1표면과 이격된 제1부분과 이러한 제1부분과 전기 절연되는 제2부분을 포함하는 제2폴리실리콘층을 포함하며, 상기 제1부분은 기판으로부터 이격된 평탄한 바닥 표면을 갖고 이러한 바닥 표면에 대해 수직인 적어도 하나의 측벽을 포함하며, 상기 제2폴리실리콘층의 제2부분은 상기 측벽과 전기접촉되는 적어도 하나의 표면을 포함하는 것을 특징으로 하는 집적 회로 장치.
  2. 제1항에 있어서, 상기 기판은 제1기판 영역과 제2기판 영역을 포함하며, 제2도전성 영역은 제1도전성 영역과는 극성이 반대이며, 상기 각각의 기판 영역은 제1표면에 배치되어 설정된 제1경계를 가지며, 상기 제1폴리실리콘층의 상기 제1부분의 경계는 상기 제2기판 영역의 경계와 정렬되는 것을 특징으로 하는 집적 회로 장치.
  3. 제5항에 있어서, 상기 기판은 제1기판 영역과 제2기판 영역을 포함하며, 제2도전성 영역은 제1도전성 영역과는 극성이 반대이며, 상기 각각의 기판 영역은 제1표면에 배치되어 설정된 제1경계를 가지며, 상기 제1폴리실리콘층의 제1부분은 상기 제2기판 영역에 용량 결합되는 것을 특징으로 하는 집적 회로 장치.
  4. 제5항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 상부 표면과 부분적으로 중첩되고 접촉되는 것을 특징으로 하는 집적 회로 장치.
  5. 제5항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 측벽에만 접촉되는 것을 특징으로 하는 집적 회로 장치.
  6. 제9항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 상기 제1부분의 상기 측벽의 일부분에만 접촉되는 것을 특징으로 하는 집적 회로 장치.
  7. 제5항에 있어서, 상기 제2폴리실리콘층의 제2부분은 그 어떤 부분도 상기 제1도전층의 측벽에 의해 형성되는 수직면을 횡단하지 않도록 한정되는 것을 특징으로 하는 집적 회로 장치.
  8. 제1표면을 갖고 상기 제1도전성의 극성과는 반대인 제2도전성을 가지며 상기 제1표면내에 배치된 제1기판 영역을 포함하는 제1도전성 기판층과, 설정된 제1두께를 갖는 상기 제1표면상의 제1이산화규소층과, 상기 제1부분과 제2부분을 포함하며 상기 제1이산화규소층에 형성된 제1폴리실리콘층과, 전자 터널링 영역에서 설정된 제2두께를 가지며 상기 측벽의 적어도 일부를 제외한 제1폴리실리콘층의 제1부분 및 제2부분을 코팅하는 제2이산화규소층과, 상기 제1기판 영역 사이에서 연장되고 상기 제1반도체층의 제1부분의 설정된 부분과 중첩되는 제1부분과, 상기 측벽과 전기 접촉되는 적어도 하나의 표면을 가지며 상기 제1폴리실리콘층의 제1부분과 제2부분 사이에서 연장되며 상기 제1폴리실리콘층의 제2부분과 설정된 양으로 중첩되는 제2부분을 포함하는 제2실리콘 이산화규소층상의 제2폴리실리콘층을 포함하며, 상기 제1폴리실리콘층의 제1부분 및 제2부분은 서로에 대해 전기 절연되며, 상기 제1부분은 상기 제1표면에 대해 수직인 적어도 하나의 측벽을 포함하며, 상기 제2폴리실리콘층의 제1부분 및 제2부분은 서로에 대해 전기 절연되는 것을 특징으로 하는 비휘발성 전기적 변경 기억 셀.
  9. 제12항에 있어서, 상기 제2이산화규소층은 제1이산화규소층보다 드꺼운 것을 특징으로 하는 비휘발성 전기적 변경 기억 셀.
  10. 제1표면과 제1기판 영역과 제2기판 영역을 포함하는 제1도전성 기판과, 제1데이터 전위와 제2데이터 전위 중 어느 하나를 상기 제1기판 영역에 선택적으로 인가하는 수단과, 상기 제1표면으로부터 이격되며, 상기 기판 영역에 용량 결합되는 제1부분과 상기 제1부분과 전기절연되는 제2부분을 구비하는 제1절연성 폴리실리콘층과, 상기 제1기판 영역과 제2기판 영역 사이에서 연장되고 상기 제1표면으로부터 이격되며 상기 제1폴리실리콘층의 제1부분과 용량 결합되는 제1부분과, 상기 제2폴리실리콘층의 제1부분과 전기적으로 절연되는 제2부분을 포함하는 제2절연성 폴리실리콘층과, 상기 제1폴리실리콘층의 제2부분에 제1바이어스 전위를 선택적으로 인가하는 수단과, 상기 제2폴리실리콘층의 제1부분에 제1제어 전위를 선택적으로 인가하는 수단과, 상기 제1폴리실리콘층의 제1부분의 전위를 검출하기 위한 수단을 포함하며, 상기 각각의 기판 영역은 제1표면에 배치되고 상기 제1도전성과는 반대인 제2도전성을 가지며, 상기 제1데이터 전위는 장치에 저장된 데이터가 이진 상태(binary state)를 가질 때 인가되고, 상기 제2데이터 전위는 장치에 저장된 데이터가 다른 이진 상태(binary state)를 가질 때 인가되며, 상기 제1부분은 상기 기판으로부터 이격된 평탄한 바닥표면과, 상기 바닥표면에 대해 수직인 적어도 하나의 측벽을 포함하며, 상기 제2폴리실리콘층은 제1폴리실리콘층의 제2부분에 용량 결합되고 상기 측벽과 전기접촉되는 적어도 하나의 표면을 가지며, 상기 제1기판 영역의 전위를 상기 제2기판 영역으로 전기적으로 도전시키기 위해 상기 제1제어 전위는 상기 제1기판 영역 사이에서의 기판의 도전 형태를 제2도전성으로 변환하도록 선택되며, 상기 제어 전위와 데이터 전위와 바이어스 전위는 상기 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 제어 전위를 인가하고 상기 제1기판 영역에 상기 제1데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제2부분으로부터 상기 제2폴리실리콘층의 제2부분에 전자들이 도입되도록 선택되며, 상기 다른 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 상기 제어 전위를 인가하고 상기 제1기판 영역에 제2데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제1부분으로부터 전자들이 제거되도록 선택되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  11. 제14항에 있어서, 상기 제2기판 영역의 경계가 상기 제1폴리실리콘층의 상기 제1부분의 경계와 일렬로 배열되는 비휘발성 전기 변경 기억 셀.
  12. 제10항에 있어서, 상기 제2폴리실리콘층의 상기 제2부분이 상기 제1폴리실리콘층의 상기 제1부분과 부분적으로 중첩되는 것을 특징으로 하는 비휘발성 전기적 변경 기억 셀.
  13. 제12항에 있어서, 상기 제2기판 영역의 경계는 제1폴리실리콘층의 제1부분의 경계와 정렬되는 것을 특징으로 하는 비휘발성 전기적 변경 기억 셀.
  14. 제10항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 측벽에만 접촉되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  15. 제14항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 측벽의 일부에만 접촉하는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  16. 제14항에 있어서, 상기 제2기판 영역의 경계는 제1폴리실리콘층의 제1부분의 경계와 정렬되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  17. 제10항에 있어서, 상기 제1폴리실리콘층의 제2부분은 기억 셀의 프로그래밍 전극을 포함하고, 상기 제1폴리실리콘층의 제1부분 및 상기 제2폴리실리콘층의 제2부분은 기억 셀의 플로팅 게이트를 포함하며, 상기 제2폴리실리콘층의 제1부분은 셀의 소거 전극을 포함하는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  18. 제1표면과 제1기판 영역을 포함하는 제1도전성 기판과, 제1데이터 전위와 제2데이터 전위 중 어느 하나를 상기 제1기판 영역에 선택적으로 인가하는 수단과, 상기 제1표면으로부터 이격되며, 제1부분과 제2부분을 구비하는 제1절연성 폴리실리콘층과, 상기 제1폴리실리콘층의 제1부분과 제1기판 영역 사이에서 연장되고 제1폴리실리콘층의 제1부분의 설정 부분과 중첩되며 상기 제1폴리실리콘층의 제1부분과 용량 결합되는 제1부분과, 상기 제2폴리실리콘층의 제1부분과 전기적으로 절연되는 제2부분을 포함하는 제2절연성 폴리실리콘층과, 상기 제1폴리실리콘층의 제2부분에 제1바이어스 전위를 선택적으로 인가하는 수단과, 상기 제2폴리실리콘층의 제1부분에 제1제어 전위를 선택적으로 인가하는 수단과, 상기 제1폴리실리콘층의 제1부분의 전위를 검출하기 위한 수단을 포함하며, 상기 기판 영역은 제1표면에 배치되고 상기 제1도전성과는 반대인 제2도전성을 가지며, 상기 제1데이터 전위는 장치에 저장된 데이터가 이진 상태를 가질 때 인가되고, 상기 제2데이터 전위는 장치에 저장된 데이터가 다른 이진 상태를 가질 때 인가되며, 상기 제1부분과 제2부분은 서로에 대해 전기 절연되고 상기 제1기판 영역으로부터 이격되며, 상기 제1부분은 기판의 제1표면에 대해 평행한 평탄한 바닥표면과, 상기 바닥표면에 대해 수직인 적어도 하나의 측벽을 포함하며, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제2부분에 용량 결합되고 상기 측벽과 전기접촉되는 적어도 하나의 표면을 가지며, 상기 제어 전위와 데이터 전위와 바이어스 전위는 상기 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 제어 전위를 인가하고 상기 제1기판 영역에 상기 제1데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제2부분으로부터 상기 제2폴리실리콘층의 제2부분에 전자들이 도입되도록 선택되며, 상기 다른 이진 상태를 저장하기 위하여 상기 제2폴리실리콘층의 제1부분에 상기 제어 전위를 인가하고 상기 제1기판 영역에 제2데이터 전위를 인가하므로써 상기 제1폴리실리콘층의 제1부분으로부터 전자들이 제거되도록 선택되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  19. 제18항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분과 부분적으로 중첩되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  20. 제18항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 측면에만 접촉되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  21. 제20항에 있어서, 상기 제2폴리실리콘층의 제2부분은 제1폴리실리콘층의 제1부분의 상기 측벽의 일부에만 접촉되는 것을 특징으로 하는 비휘발성 전기 변경 기억 셀.
  22. 제1도전층이 기판의 표면에 대해 형성되며 상기 기판 표면에 대해 평행한 평탄한 바닥 표면과 상기 바닥 표면에 대해 수직인 적어도 하나의 측벽을 포함하는, 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법에 있어서, 절연층을 형성하는 제1도전층의 모든 노출된 표면을 덮기 위해 절연층을 형성하는 단계와, 마스킹층이 제1도전층의 상부 모서리 주위에서 얇게 되도록 상기 절연 표면상에 제1마스킹층을 침착하는 단계와, 상기 도전체의 상부 모서리에 절연층을 노출시키기 위해서 상기 마시킹층의 일부를 제거하는 단계와, 상기 제1도전체층의 한쪽 측벽상에서 측벽 접촉이 형성되는 곳을 제외한 모든 곳을 마스킹하기 위해 제2마스킹층을 침착시키는 단계와, 상기 제1도전층의 측벽의 적어도 일부를 노출시키기 위하여 상기 절연층의 노출 부분을 제거하는 단계와, 상기 제1 및 제2마스킹층을 제거하는 단계와, 전체 표면에 상기 제2도전층을 형성하는 단계와, 노출된 측벽에서 상기 제1도전층과 접촉하는 부분을 마스킹하고 상기 제1폴리실리콘층의 상기 부분과 중첩되도록 상기 제2도전층을 마스킹하는 단계와, 상기 제2도전층의 노출 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법.
  23. 제22항에 있어서, 상기 기판의 도전성과는 반대인 도전성을 갖는 상기 기판의 표면내에 기판 영역을 형성하는 단계를 부가로 포함하며, 상기 폴리실리콘층의 일부가 유지되는 폴리실리콘층의 표면의 일부분을 마스킹하는 상기 단계는 그 경계가 상기 기판 영역의 경계와 정렬되도록 상기 부분을 마스킹하는 단계를 포함하는 것을 특징으로 하는 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법.
  24. 제22항에 있어서, 제1도전층과 제2도전층을 형성하는 단계를 폴리실리콘의 제1층과 폴리실리콘의 제2층을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법.
  25. 제22항에 있어서, 제1절연층 형성 단계는 이산화규소층을 형성하는 단계를 포함하는 것을 특징으로 하는 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법.
  26. 제22항에 있어서, 상기 제1마스킹층은 포토레지스트를 포함하며, 제1마스킹층을 침착시키는 단계는 제2마스킹층이 부가될 수 있도록 상기 제1마스킹층을 무감화시키는 단계를 포함하는 것을 특징으로 하는 제1도전층과 제2도전층 사이의 측벽 접촉 형성 방법.
  27. 실리콘 기판상의 서로 다른 폴리실리콘층 사이에 측벽 접촉을 형성하는 방법에 있어서, 실리콘 기판상에 제1이산화규소층을 형성하는 단계와, 상기 제1이산화규소층의 상부에 폴리실리콘의 제1층을 형성하는 단계와, 상기 폴리실리콘층의 일부가 남아있는 폴리실리콘의 표면의 일부를 마스킹하는 단계와, 상기 폴리실리콘층의 노출 부분을 제거하는 단계와, 상기 마스크를 제거하는 단계와, 노출된 전체 표면상에 질화물층을 형성하는 단계와, 상기 제1폴리실리콘층의 측벽 부분을 제외한 모든 영역에서 상기 질화물층을 제거하는 단계와, 상기 제1폴리실리콘층의 한쪽 측벽에 마스크를 형성하는 단계와, 상기 마스크에 의해 보호되지 않은 모든 측벽 질화물을 제거하는 단계와, 상기 마스크를 제거하는 단계와, 상기 남아있는 측벽 질화물의 노출 표면을 제외한 모든 노출된 표면상에 제2이산화규소층을 형성하는 단계와, 남아있는 질화물 측벽을 제거하는 단계와, 노출된 전체 표면상에 상기 제2폴리실리콘층을 형성하는 단계와, 상기 제2폴리실리콘층을 마스킹하여 제1폴리실리콘층의 상기 부분과 부분적으로 중첩되고 그 노출된 측벽에서 상기 제1폴리실리콘층의 상기 부분과 접촉하고 있는 부분을 마스킹하는 단계와, 상기 제2폴리실리콘층의 노출 부분을 제거하는 단계를 포함하는 것을 폴리실리콘층 사이의 측벽 접촉 형성 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153143A (en) * 1990-02-26 1992-10-06 Delco Electronics Corporation Method of manufacturing CMOS integrated circuit with EEPROM
US5409568A (en) * 1992-08-04 1995-04-25 Vasche; Gregory S. Method of fabricating a microelectronic vacuum triode structure
EP1359592A3 (en) * 1995-10-31 2006-12-20 STMicroelectronics S.r.l. Clock generator for electrically programmable nonvolatile memory cells
US6492678B1 (en) * 2000-05-03 2002-12-10 Linear Technology Corporation High voltage MOS transistor with gate extension
US7754552B2 (en) * 2003-07-29 2010-07-13 Intel Corporation Preventing silicide formation at the gate electrode in a replacement metal gate technology
JP4670243B2 (ja) * 2004-01-29 2011-04-13 ヤマハ株式会社 Ｅｅｐｒｏｍの製法
US8461335B2 (en) 2009-06-30 2013-06-11 Nalco Company Acid gas scrubbing composition
US8541622B2 (en) 2009-06-30 2013-09-24 Nalco Company Acid gas scrubbing composition
US9555364B2 (en) 2009-06-30 2017-01-31 Nalco Company Acid gas scrubbing composition
US8318114B2 (en) 2010-04-16 2012-11-27 Nalco Company Composition for treating acid gas
JP5588293B2 (ja) * 2010-09-30 2014-09-10 セイコーインスツル株式会社 半導体不揮発性メモリ装置
US8765083B2 (en) 2010-11-19 2014-07-01 Nalco Company Acid gas absorbent composition
CN102214702B (zh) * 2011-05-23 2016-02-17 上海华虹宏力半导体制造有限公司 半导体电容器结构及其形成方法
CN103426728B (zh) * 2013-08-29 2017-06-09 上海华虹宏力半导体制造有限公司 电容器结构及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4274012A (en) * 1979-01-24 1981-06-16 Xicor, Inc. Substrate coupled floating gate memory cell
US4373250A (en) * 1980-11-17 1983-02-15 Signetics Corporation Process for fabricating a high capacity memory cell
JPS5846678A (ja) * 1981-09-14 1983-03-18 Oki Electric Ind Co Ltd Ｐｎｐｎ半導体スイツチ
NL8200756A (nl) * 1982-02-25 1983-09-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
JPS60226281A (ja) * 1984-04-25 1985-11-11 Hitachi Ltd ビデオカメラの信号処理装置
JPS61131486A (ja) * 1984-11-29 1986-06-19 Res Dev Corp Of Japan 半導体不揮発性メモリ
JPS61208865A (ja) * 1985-03-13 1986-09-17 Mitsubishi Electric Corp 半導体記憶装置
US4752912A (en) * 1985-05-14 1988-06-21 Xicor, Inc. Nonvolatile electrically alterable memory and method
US4599706A (en) * 1985-05-14 1986-07-08 Xicor, Inc. Nonvolatile electrically alterable memory
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4706102A (en) * 1985-11-07 1987-11-10 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
US4872050A (en) * 1988-03-15 1989-10-03 Mitsubishi Denki Kabushiki Kaisha Interconnection structure in semiconductor device and manufacturing method of the same

Also Published As

Publication number Publication date
JPH04502232A (ja) 1992-04-16
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DE68928501T2 (de) 1998-05-07
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ATE161360T1 (de) 1998-01-15
EP0429509A1 (en) 1991-06-05
JP2512181B2 (ja) 1996-07-03

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