JP2512181B2 - 不揮発性の電気的に可変なメモリ・セルに側壁接点を形成する方法と装置 - Google Patents
不揮発性の電気的に可変なメモリ・セルに側壁接点を形成する方法と装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
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Description
【発明の詳細な説明】 本発明は、一般的に改良された集積回路の２層ポリシ
リコンによる電気的に消去可能な不揮発性メモリ・セル
に関し、更に詳しくは、上記のセル内の上記の第１ポリ
シリコン層の一部と上記の第２ポリシリコン層の一部と
の間に側壁接点を形成する方法と装置に関する。
リコンによる電気的に消去可能な不揮発性メモリ・セル
に関し、更に詳しくは、上記のセル内の上記の第１ポリ
シリコン層の一部と上記の第２ポリシリコン層の一部と
の間に側壁接点を形成する方法と装置に関する。
発明の背景 従来技術では、電源が印加されていない場合にはデー
タを無期限に記憶し、記憶されているデータを選択的に
変更またはプログラムする能力を有する集積回路による
メモリ素子が開発されている。ここで特に興味のあるの
は、不揮発性メモリ・セルであり、これは不揮発性要素
としてフローティング・ゲートを使用している。例え
ば、米国特許第4,314,265号を参照すると、これは４つ
のポリシリコン層とフローティング・ゲートを使用した
不揮発性メモリ・セルを開示し、米国特許第4,274,012
号は３つのポリシリコン層とフローティング・ゲートを
使用し、基板結合を有する不揮発性メモリ・セルを開示
している。これらの不揮発性メモリのいずれも、技術上
周知のように、不揮発性ランダム・アクセス・メモリ
（NOVRAM）と電気的に消去およびプログラム可能な読み
出し専用メモリ（EEPROM）を形成するように構成するこ
とができる。米国特許第4,300,212号を参照すると、こ
れはNOVRAM素子を開示し、米国特許第4,486,769号はEEP
ROM素子を開示している。
タを無期限に記憶し、記憶されているデータを選択的に
変更またはプログラムする能力を有する集積回路による
メモリ素子が開発されている。ここで特に興味のあるの
は、不揮発性メモリ・セルであり、これは不揮発性要素
としてフローティング・ゲートを使用している。例え
ば、米国特許第4,314,265号を参照すると、これは４つ
のポリシリコン層とフローティング・ゲートを使用した
不揮発性メモリ・セルを開示し、米国特許第4,274,012
号は３つのポリシリコン層とフローティング・ゲートを
使用し、基板結合を有する不揮発性メモリ・セルを開示
している。これらの不揮発性メモリのいずれも、技術上
周知のように、不揮発性ランダム・アクセス・メモリ
（NOVRAM）と電気的に消去およびプログラム可能な読み
出し専用メモリ（EEPROM）を形成するように構成するこ
とができる。米国特許第4,300,212号を参照すると、こ
れはNOVRAM素子を開示し、米国特許第4,486,769号はEEP
ROM素子を開示している。
例えば、米国特許第4,274,012号の場合、開示されてい
る不揮発性メモリ・セルは３層のポリシリコンを有し、
各層は、一般的に基板および相互に対して二酸化シリコ
ン層によって絶縁されている。第１ポリシリコン層はプ
ログラム電極である。第２ポリシリコン層はフローティ
ング・ゲートである。フローティング・ゲートは、プロ
グラム電極と容量結合されてプログラム・トンネル要素
を形成し、このプログラム・トンネル要素内では電子が
プログラム電極からフローティング・ゲートに突き抜け
る（tunnel）。フローティング・ゲートの他方の部分
は、ｐ型基板のｎインプラント領域に容量結合されてい
る。ｎインプラント領域はバイアス電極である。消去／
記憶電極である第３ポリシリコン層はフローティング・
ゲートの一部と容量結合されて消去トンネル要素を形成
し、ここでは電子がフローティング・ゲートから消去／
記憶電極に突き抜ける。消去／記憶電極の他方の部分
は、基板内のバイアス電極に容量結合される。
る不揮発性メモリ・セルは３層のポリシリコンを有し、
各層は、一般的に基板および相互に対して二酸化シリコ
ン層によって絶縁されている。第１ポリシリコン層はプ
ログラム電極である。第２ポリシリコン層はフローティ
ング・ゲートである。フローティング・ゲートは、プロ
グラム電極と容量結合されてプログラム・トンネル要素
を形成し、このプログラム・トンネル要素内では電子が
プログラム電極からフローティング・ゲートに突き抜け
る（tunnel）。フローティング・ゲートの他方の部分
は、ｐ型基板のｎインプラント領域に容量結合されてい
る。ｎインプラント領域はバイアス電極である。消去／
記憶電極である第３ポリシリコン層はフローティング・
ゲートの一部と容量結合されて消去トンネル要素を形成
し、ここでは電子がフローティング・ゲートから消去／
記憶電極に突き抜ける。消去／記憶電極の他方の部分
は、基板内のバイアス電極に容量結合される。
突きぬけを開始するには、25ボルトのような高い電位
が消去／記憶電極に印加され、一方プログラム電極はア
ース電位のような低い電位に保持される。電子がそれぞ
れフローティング・ゲートから突き抜けるべきである
か、またはフローティング・ゲートに対して突き抜ける
べきであるかによって、基板のバイアス電極は、プログ
ラム電極の低い電位または消去／記憶電極の高い電位に
保持される。バイアス電極が高い電位に保持されている
と、フローティング・ゲートはバイアス電極と強く容量
結合されているため、これは高い電位に上昇される。し
たがって、高い電位がプログラム電極とフローティング
・ゲート電極との間でプログラム・トンネル要素の両端
に存在し、その結果、電子はフローティング・ゲートに
対して付け抜ける。逆に、バイアス電極が低い電位に保
持されていると、フローティング・ゲートは、バイアス
電極と強力に容量結合しているために、また低い電位に
ある。したがって、高い電位がフローティング・ゲート
と消去／記憶電極との間で消去トンネル要素の両端に存
在する。電子は、そこでフローティング・ゲートから消
去／記憶電極に付け抜ける。電子の突け抜け構造と動作
の詳細な説明は、1982年に出版されたInternational El
ectron Devices （IEDM） Technical DigestのR.K.Eell
is他による「Electron Tunneling in Non−Planer Floa
ting Gate Memory Structures」という名称の論文（749
−756頁）に記載されている。
が消去／記憶電極に印加され、一方プログラム電極はア
ース電位のような低い電位に保持される。電子がそれぞ
れフローティング・ゲートから突き抜けるべきである
か、またはフローティング・ゲートに対して突き抜ける
べきであるかによって、基板のバイアス電極は、プログ
ラム電極の低い電位または消去／記憶電極の高い電位に
保持される。バイアス電極が高い電位に保持されている
と、フローティング・ゲートはバイアス電極と強く容量
結合されているため、これは高い電位に上昇される。し
たがって、高い電位がプログラム電極とフローティング
・ゲート電極との間でプログラム・トンネル要素の両端
に存在し、その結果、電子はフローティング・ゲートに
対して付け抜ける。逆に、バイアス電極が低い電位に保
持されていると、フローティング・ゲートは、バイアス
電極と強力に容量結合しているために、また低い電位に
ある。したがって、高い電位がフローティング・ゲート
と消去／記憶電極との間で消去トンネル要素の両端に存
在する。電子は、そこでフローティング・ゲートから消
去／記憶電極に付け抜ける。電子の突け抜け構造と動作
の詳細な説明は、1982年に出版されたInternational El
ectron Devices （IEDM） Technical DigestのR.K.Eell
is他による「Electron Tunneling in Non−Planer Floa
ting Gate Memory Structures」という名称の論文（749
−756頁）に記載されている。
上述した従来技術による不揮発性メモリの重大な欠陥
は、これらが容易に次々と小さいサイズに縮小すること
ができないことである。個々のチップ上に組み立てるこ
とのできるメモリ・セルの数を増加してウェーハ当たり
のメモリの密度および（または）チップの歩留りを増加
することが要求されている。しかし、不揮発性メモリ・
セルを単純に微細化しても、動作メモリ素子に対して必
要な容量値と相互関係を保持することができない。更
に、状態が変化しつつあるセルに近接するメモリ・セル
の状態が混乱するのを防止するために必要な固有の許容
誤差に対する要求と相俟って、書き込み動作のための別
の異なったバイアス電極領域と読み出し動作のためのフ
ローティング・ゲートのチャンネル領域を立体化したい
という要求に対応するため、従来の技術によって不揮発
性メモリ・セルを非常に高密度の用途に使用するように
十分に縮小することは実用上不可能である。
は、これらが容易に次々と小さいサイズに縮小すること
ができないことである。個々のチップ上に組み立てるこ
とのできるメモリ・セルの数を増加してウェーハ当たり
のメモリの密度および（または）チップの歩留りを増加
することが要求されている。しかし、不揮発性メモリ・
セルを単純に微細化しても、動作メモリ素子に対して必
要な容量値と相互関係を保持することができない。更
に、状態が変化しつつあるセルに近接するメモリ・セル
の状態が混乱するのを防止するために必要な固有の許容
誤差に対する要求と相俟って、書き込み動作のための別
の異なったバイアス電極領域と読み出し動作のためのフ
ローティング・ゲートのチャンネル領域を立体化したい
という要求に対応するため、従来の技術によって不揮発
性メモリ・セルを非常に高密度の用途に使用するように
十分に縮小することは実用上不可能である。
Gutermanに対する米国特許第4,599,706号は、上述し
た半導体メモリ・セルを改良する不揮発性メモリを開示
している。この前者のメモリ・セルは、より少ない要素
を有しているため、このメモリ・セル内の容量結合の数
を削減し、これによって素子の動作を改良している。こ
れは、このような容量結合がポリシリコン層の間で電子
の突き抜けを誘起するのに必要な電圧の相互関係を得る
場合に損失を発生するからである。更に、この改良され
たメモリ・セルでは、その構成部品の数が削減され、書
き込み動作に必要なサクル数が少なくなっているため、
素子の動作とセルの寸法が最適化されている。例えば、
この改良されたメモリ・セルをEEPROMに適用すると、フ
ローティング・ゲートのプログラムを行う書き込みサイ
クルは、１サイクルで完了することができる。従来技術
によるEEPROMでは、各書き込みサイクルの前に無条件の
消去が必要であった。
た半導体メモリ・セルを改良する不揮発性メモリを開示
している。この前者のメモリ・セルは、より少ない要素
を有しているため、このメモリ・セル内の容量結合の数
を削減し、これによって素子の動作を改良している。こ
れは、このような容量結合がポリシリコン層の間で電子
の突き抜けを誘起するのに必要な電圧の相互関係を得る
場合に損失を発生するからである。更に、この改良され
たメモリ・セルでは、その構成部品の数が削減され、書
き込み動作に必要なサクル数が少なくなっているため、
素子の動作とセルの寸法が最適化されている。例えば、
この改良されたメモリ・セルをEEPROMに適用すると、フ
ローティング・ゲートのプログラムを行う書き込みサイ
クルは、１サイクルで完了することができる。従来技術
によるEEPROMでは、各書き込みサイクルの前に無条件の
消去が必要であった。
米国特許第4,599,706号で開示された不揮発性メモリ
・セルは、一般的に上述したように、３つの電気的に絶
縁されたポリシリコン層を有する。すなわち、第１層は
プログラム電極を形成し、第２層はフローティング・ゲ
ートを形成し、第３層は消去／記憶電極を形成する。更
に詳しくは、第２層の第１部分は第１層と容量結合され
て、第１トンネル要素をそれらの間に形成し、この第２
層の第２部分は基板に対して逆の導電型を有する基板領
域に容量結合される。第３ポリシリコン層は第２層と容
量結合して第２トンネル要素を形成する。動作する場
合、基準電位が第１層に印加される。第２層に対する電
荷によって記憶されるべきデータ状態を表す電圧が、基
板の導電型と逆の導電型の他方の基板の領域に印加され
る。第３層は各基板の領域の間にエンハンスト・モード
・トランジスタのゲートを形成する。第３層に対して選
択された電位を印加すると、トランジスタがオンし、各
基板領域の間に導電経路を形成する。もしデータ状態電
圧が第３層に印加された電位と同じであれば、電子は第
１層から第２層に突き抜けて第２層を負の実行電荷にす
る。逆に、もしデータ状態電圧が第３層に印加された電
荷の電圧よりもはるかに小さければ、電子は第２層から
第３層に突き抜け、第２層を正の実行電荷にする。
・セルは、一般的に上述したように、３つの電気的に絶
縁されたポリシリコン層を有する。すなわち、第１層は
プログラム電極を形成し、第２層はフローティング・ゲ
ートを形成し、第３層は消去／記憶電極を形成する。更
に詳しくは、第２層の第１部分は第１層と容量結合され
て、第１トンネル要素をそれらの間に形成し、この第２
層の第２部分は基板に対して逆の導電型を有する基板領
域に容量結合される。第３ポリシリコン層は第２層と容
量結合して第２トンネル要素を形成する。動作する場
合、基準電位が第１層に印加される。第２層に対する電
荷によって記憶されるべきデータ状態を表す電圧が、基
板の導電型と逆の導電型の他方の基板の領域に印加され
る。第３層は各基板の領域の間にエンハンスト・モード
・トランジスタのゲートを形成する。第３層に対して選
択された電位を印加すると、トランジスタがオンし、各
基板領域の間に導電経路を形成する。もしデータ状態電
圧が第３層に印加された電位と同じであれば、電子は第
１層から第２層に突き抜けて第２層を負の実行電荷にす
る。逆に、もしデータ状態電圧が第３層に印加された電
荷の電圧よりもはるかに小さければ、電子は第２層から
第３層に突き抜け、第２層を正の実行電荷にする。
したがって米国特許第4,599,706号の従来技術の素子
に対する利点は、第３ポリシリコン層、消去／記憶電
極、およびバイアス電極の間の容量結合を必要としない
ことである。NOVRAM素子の不揮発性セル内のバイアス電
極の電位を制御するために必要なトランジスタの切り替
えもまた必要でなくなる。
に対する利点は、第３ポリシリコン層、消去／記憶電
極、およびバイアス電極の間の容量結合を必要としない
ことである。NOVRAM素子の不揮発性セル内のバイアス電
極の電位を制御するために必要なトランジスタの切り替
えもまた必要でなくなる。
米国特許第4,599,760号で教示されているような３層
のポリシリコンメモリ・セルを使用する場合にも、なお
他の制限が存在する。３層のポリシリコンが必要となる
結果、得られたメモリの表面位相（surface topology）
は多数の大きな段差（step）を有し、その後の工程にお
いてこれを補償する問題が発生する。更に、この段差の
高さはメモリ・セルを形成するために使用される装置の
焦点深度以上であることはできず、これは段差の高さの
程度に対する制約になる。縮小性は、また形成中のセル
の段差が大きい場合に特に発生するポリシリコンのスト
リンガ（stringer）現象によって制限される。ポリ（po
ly）ストリンガは、オーバー・エッチングを行うことな
しに異方性エッチング中に容易に除去することのできな
いポリシリコン層の部分である。これによって、またセ
ルのサイズに制限が加えられる。
のポリシリコンメモリ・セルを使用する場合にも、なお
他の制限が存在する。３層のポリシリコンが必要となる
結果、得られたメモリの表面位相（surface topology）
は多数の大きな段差（step）を有し、その後の工程にお
いてこれを補償する問題が発生する。更に、この段差の
高さはメモリ・セルを形成するために使用される装置の
焦点深度以上であることはできず、これは段差の高さの
程度に対する制約になる。縮小性は、また形成中のセル
の段差が大きい場合に特に発生するポリシリコンのスト
リンガ（stringer）現象によって制限される。ポリ（po
ly）ストリンガは、オーバー・エッチングを行うことな
しに異方性エッチング中に容易に除去することのできな
いポリシリコン層の部分である。これによって、またセ
ルのサイズに制限が加えられる。
更に、所定のポリシリコン層が形成された後、セル内
に別の二酸化シリコン層を形成する必要性があれば、こ
れはポリシリコンの２つの層の間にトンネル要素を形成
する二酸化シリコン層の領域内に対する酸化物の浸蝕を
発生する。新しい二酸化層が形成される毎に、露出され
ている二酸化シリコンの再酸化による浸蝕がより激しく
なる。この再酸化による浸蝕によって、２つのポリシリ
コン層の間のギャップが増大し、これによってこのギャ
ップ両端のトンネル特性が変化する。ポリシリコン・ト
ンネル要素間の重なりによって、最小のセル・サイズが
決まるため、このセルのサイズはこの現象によって制限
される。したがって、３層のポリシリコンは、より多く
の二酸化シリコン層を形成しなければならないため、２
層のセルよりもより多くの隣接する層の重なりを必要と
し、したがって、第１および第２ポリシリコン層の間の
重なり合ったトンネル要素には、再酸化による浸蝕によ
ってより大きな劣化が発生する。更に、セルの動作はそ
のセル内で決められた特定の結合容量比に基づいて行わ
れるので、これらの容量の大きさもまたこのセルのサイ
ズに制約を加える。これは、メモリ・セルを動作させる
ためには、容量間の比が一定でなければならないためで
ある。すなわち、容量間の相互関係によってトンネル結
合が決定され、このトンネル結合によって今度はメモリ
・セルのプログラム／消去窓が決定される。プログラム
／消去窓は、フローティング・ゲートが消去された場合
のフローティング・ゲートの正の電位と、フローティン
グ・ゲートがプログラムされた場合のフローティング・
ゲートの負の電位との差であると定義さる。その結果、
フローティング・ゲートの経験するプログラムサイクル
の数が増加するのにしたがって劣化する傾向のある耐久
性曲線が得られる。したがって、もし１つの容量の値が
増加すれば、他の容量の値もこれにしたがって変化しな
ければならない。ポリシリコン層の重なりがより大きく
なる結果、結合容量の値がより大きくなるため、再酸化
によって発生する浸蝕による劣化を防止するためには、
上述したある最低量の層の重なりを保持することが必要
であり、このため、３層のポリシリコンのセルの位相
は、またこのセルの容量の相互依存性により、サイズを
縮小するとがより容易でなくなる。
に別の二酸化シリコン層を形成する必要性があれば、こ
れはポリシリコンの２つの層の間にトンネル要素を形成
する二酸化シリコン層の領域内に対する酸化物の浸蝕を
発生する。新しい二酸化層が形成される毎に、露出され
ている二酸化シリコンの再酸化による浸蝕がより激しく
なる。この再酸化による浸蝕によって、２つのポリシリ
コン層の間のギャップが増大し、これによってこのギャ
ップ両端のトンネル特性が変化する。ポリシリコン・ト
ンネル要素間の重なりによって、最小のセル・サイズが
決まるため、このセルのサイズはこの現象によって制限
される。したがって、３層のポリシリコンは、より多く
の二酸化シリコン層を形成しなければならないため、２
層のセルよりもより多くの隣接する層の重なりを必要と
し、したがって、第１および第２ポリシリコン層の間の
重なり合ったトンネル要素には、再酸化による浸蝕によ
ってより大きな劣化が発生する。更に、セルの動作はそ
のセル内で決められた特定の結合容量比に基づいて行わ
れるので、これらの容量の大きさもまたこのセルのサイ
ズに制約を加える。これは、メモリ・セルを動作させる
ためには、容量間の比が一定でなければならないためで
ある。すなわち、容量間の相互関係によってトンネル結
合が決定され、このトンネル結合によって今度はメモリ
・セルのプログラム／消去窓が決定される。プログラム
／消去窓は、フローティング・ゲートが消去された場合
のフローティング・ゲートの正の電位と、フローティン
グ・ゲートがプログラムされた場合のフローティング・
ゲートの負の電位との差であると定義さる。その結果、
フローティング・ゲートの経験するプログラムサイクル
の数が増加するのにしたがって劣化する傾向のある耐久
性曲線が得られる。したがって、もし１つの容量の値が
増加すれば、他の容量の値もこれにしたがって変化しな
ければならない。ポリシリコン層の重なりがより大きく
なる結果、結合容量の値がより大きくなるため、再酸化
によって発生する浸蝕による劣化を防止するためには、
上述したある最低量の層の重なりを保持することが必要
であり、このため、３層のポリシリコンのセルの位相
は、またこのセルの容量の相互依存性により、サイズを
縮小するとがより容易でなくなる。
更に、厚さを薄くした場合のトンネル機構の動作の信
頼性の問題のため、上述した３層のポリシリコン・セル
では、隣接するポリシリコン層の間の二酸化シリコンの
厚さの選択については殆ど柔軟性がない。更に、フロー
ティング・ゲート層の下の酸化層は、３層のポリシリコ
ン・セルの場合には、第１ポリシリコン層とフローティ
ング・ゲート層との間のトンネル酸化層と同時に成長さ
れるので、フローティング・ゲートの下の酸化層の二酸
化シリコンの厚さは、基板チャンネルからフローティン
グ・ゲートに至る結合を改善するために、任意に薄くす
ることができない。これらの酸化物の厚さを薄くするこ
となくセルの寸法を横方向に薄くするのにしたがって、
プログラム／消去窓もまた順次小さくなる。容量性結合
の制限によって、そうでない場合に必要であるよりもよ
り高い電圧がまた必要になる。したがって、セルのサイ
ズが縮小されるにしたがって、結合酸化物の厚さをトン
ネル酸化物の厚さに依存させないことがますます有用に
なる。すなわち、結合酸化物を薄くしトンネル酸化物を
厚くして、最高の容量結合比としたがって可能な最小の
動作電圧を得ることが有利である。
頼性の問題のため、上述した３層のポリシリコン・セル
では、隣接するポリシリコン層の間の二酸化シリコンの
厚さの選択については殆ど柔軟性がない。更に、フロー
ティング・ゲート層の下の酸化層は、３層のポリシリコ
ン・セルの場合には、第１ポリシリコン層とフローティ
ング・ゲート層との間のトンネル酸化層と同時に成長さ
れるので、フローティング・ゲートの下の酸化層の二酸
化シリコンの厚さは、基板チャンネルからフローティン
グ・ゲートに至る結合を改善するために、任意に薄くす
ることができない。これらの酸化物の厚さを薄くするこ
となくセルの寸法を横方向に薄くするのにしたがって、
プログラム／消去窓もまた順次小さくなる。容量性結合
の制限によって、そうでない場合に必要であるよりもよ
り高い電圧がまた必要になる。したがって、セルのサイ
ズが縮小されるにしたがって、結合酸化物の厚さをトン
ネル酸化物の厚さに依存させないことがますます有用に
なる。すなわち、結合酸化物を薄くしトンネル酸化物を
厚くして、最高の容量結合比としたがって可能な最小の
動作電圧を得ることが有利である。
メモリ・セルは、アライメントに対して敏感でないこ
とがまた重要である。３層のポリシリコン・セルの困難
は、２層のセルで必要とされるよりもより重要なアライ
メン処理の工程があり、フローティング・ゲートのプロ
グラム側と消去側の二酸化シリコン・トンネル要素は異
なった時点で形成されることである。これらの領域はマ
ッチングしないため、プログラム／消去窓のサイズは小
さくなり、その結果、セルの寿命が短くなる。
とがまた重要である。３層のポリシリコン・セルの困難
は、２層のセルで必要とされるよりもより重要なアライ
メン処理の工程があり、フローティング・ゲートのプロ
グラム側と消去側の二酸化シリコン・トンネル要素は異
なった時点で形成されることである。これらの領域はマ
ッチングしないため、プログラム／消去窓のサイズは小
さくなり、その結果、セルの寿命が短くなる。
発明の要約 本発明の目的は、周知の不揮発性メモリ・セルよりも
小さな不揮発性メモリ・セルを提供することである。
小さな不揮発性メモリ・セルを提供することである。
本発明の他の目的は、周知のメモリ・セルよりもはる
かに少ない数の構成部品または構成要素を使用する不揮
発性メモリ・セルを提供することである。
かに少ない数の構成部品または構成要素を使用する不揮
発性メモリ・セルを提供することである。
本発明の更に他の目的は、基板上に形成されるポリシ
リコンの第１層と上記の基板上に形成される第２ポリシ
リコン層との間に側壁接点を形成する方法と手段を提供
することである。
リコンの第１層と上記の基板上に形成される第２ポリシ
リコン層との間に側壁接点を形成する方法と手段を提供
することである。
本発明の他の目的は、ポリシリコン層を２層のみ使用
し、メモリ・セルのフローティング・ゲートの部分が第
１ポリシリコン層から部分的に形成されると共に第２ポ
リシリコン層からも部分的に形成される不揮発性メモリ
・セルを提供することである。これらの２つの部分の間
の接点は残存するポリ・ストリンガ「ブリッジ」によっ
て形成されるかまたはこれら２つの層の間の重なった部
分によって形成される側壁接点である。
し、メモリ・セルのフローティング・ゲートの部分が第
１ポリシリコン層から部分的に形成されると共に第２ポ
リシリコン層からも部分的に形成される不揮発性メモリ
・セルを提供することである。これらの２つの部分の間
の接点は残存するポリ・ストリンガ「ブリッジ」によっ
て形成されるかまたはこれら２つの層の間の重なった部
分によって形成される側壁接点である。
本発明の更に他の目的は、プログラム電極とフローテ
ィング・ゲートとの間およびフローティング・ゲートと
消去電極との間のトンネル酸化物を１つの処理ステップ
で形成することである。
ィング・ゲートとの間およびフローティング・ゲートと
消去電極との間のトンネル酸化物を１つの処理ステップ
で形成することである。
本発明の更に他の目的は、フローティング・ゲートと
基板との間の二酸化シリコン層をプログラムおよび消去
トンネル要素の形成とは別個に形成することによって、
フローティング・ゲートとその下に位置する基板との間
の容量結合を最小にすることである。
基板との間の二酸化シリコン層をプログラムおよび消去
トンネル要素の形成とは別個に形成することによって、
フローティング・ゲートとその下に位置する基板との間
の容量結合を最小にすることである。
本発明の更に他の目的は、セルの表面を横切る段差の
高さを最小にし、その結果、メモリ・セルの密度を最大
にするセルの位相を得ることのできる不揮発性メモリ・
セルを提供することである。
高さを最小にし、その結果、メモリ・セルの密度を最大
にするセルの位相を得ることのできる不揮発性メモリ・
セルを提供することである。
本発明の更に他の目的は、フローティング・ゲートの
下の基板内に不純物を添加した領域すなわちパドルを有
し、このパドルをこのフローティング・ゲートと自己整
合させ、これによってメモリ・セルの密度を最大にする
不揮発性メモリ・セルを提供することである。
下の基板内に不純物を添加した領域すなわちパドルを有
し、このパドルをこのフローティング・ゲートと自己整
合させ、これによってメモリ・セルの密度を最大にする
不揮発性メモリ・セルを提供することである。
概略的にいえば、本発明は集積回路素子によって構成
され、この集積回路素子は、第１表面を有する第１導電
型の基板、前記の第１表面から間隔を設けた領域を有す
る第１導電層であって、上記の領域は上記の基板の表面
と実質的に平行な平坦な底部表面を有すると共に、上記
の底部表面に対して実質的に垂直な少なくとも１つの側
壁を有する上記の第１導電層、および上記の第１導電層
と接触する表面を有する第２導電層によって構成され、
上記の第２層の上記の表面は上記の第１層の上記の側壁
と接触している。更に詳しくは、本発明によれば、集積
回路の不揮発性フローティング・ゲート・メモリ素子
は、第１表面、第１基板領域および第２基板領域を有す
る第１導電型の基板であって、上記の各基板領域は上記
の第１表面に配設されると共に上記の第１導電型と反対
の第２導電型である上記の基板；第１データ電位と第２
データ電位の１つを上記の第１基板領域に選択的に印加
する手段であって、上記の第１データ電位は上記の素子
内に記憶するべきデータが２進の１の状態を有する場合
に印加され、上記の第２データ電位は上記の素子に記憶
するべきデータが他方の２進状態を有する場合に印加さ
れる上記の手段；上記の第１表面から間隔を設け、上記
の第２基板領域に容量結合された第１部分と上記の第１
部分から電気的に絶縁された第２部分を有する電気的に
絶縁された第１ポリシリコン層であって、上記の第１部
分は上記の基板から間隔を設けた平坦な底部表面を有す
ると共に上記の底部表面に対して実質的に垂直な少なく
とも１つの側壁を有する上記の電気的に絶縁された第１
ポリシリコン層；上記の第１基板領域と上記の第２基板
領域との間に伸び、上記の第１表面から間隔を設け、上
記の第１ポリシリコン層の上記の第１部分に容量結合さ
れた第１分部および上記の第２ポリシリコン層の上記の
第１部分から電気的に絶縁された第２部分を有する電気
的に絶縁された第２ポリシリコン層であって、上記の第
２ポリシリコン層の上記の第２部分は上記の第１ポリシ
リコン層の上記の第２部分に容量結合されると共に上記
の側壁と電気的に接触した少なくとも１つの表面を有す
る上記の電気的に絶縁された第２ポリシリコン層；上記
の第１ポリシリコン層の上記の第２部分に第１バイアス
電位を選択的に印加する手段；上記の第２ポリシリコン
層の上記の第１部分に第１制御電位を選択的に印加する
手段であって、上記の第１制御電位は上記の各基板領域
の間で上記の基板の導電型を上記の第２導電型に反転さ
せて上記の第１基板領域の電位を上記の第２基板領域に
電気的に導通させるように選択され、上記の第１データ
電位を上記の第１基板領域に印加し、上記の制御電位を
上記の第２ポリシリコン層の上記の第１部分に印加した
場合に電子が上記の第１ポリシリコン層の上記の第２部
分から上記の第２ポリシリコン層の上記の第２部分に導
入されて上記の１の２進状態を記憶するように、上記の
制御電位、上記のデータ電位および上記のバイアス電位
が選択され、上記の第２データ電位を上記の第１基板領
域に印加し、上記の制御電位を上記の第２ポリシリコン
層の上記の第１部分に印加した場合に電子が上記の第１
ポリシリコン層の上記の第１部分から除去されて上記の
他方の２進状態を記憶するために、上記の制御電位、上
記のデータ電位および上記のバイアス電位が更に選択さ
れる上記の手段；および上記の第１ポリシリコン層の上
記の第１部分の電位を検出する手段によって構成され
る。
され、この集積回路素子は、第１表面を有する第１導電
型の基板、前記の第１表面から間隔を設けた領域を有す
る第１導電層であって、上記の領域は上記の基板の表面
と実質的に平行な平坦な底部表面を有すると共に、上記
の底部表面に対して実質的に垂直な少なくとも１つの側
壁を有する上記の第１導電層、および上記の第１導電層
と接触する表面を有する第２導電層によって構成され、
上記の第２層の上記の表面は上記の第１層の上記の側壁
と接触している。更に詳しくは、本発明によれば、集積
回路の不揮発性フローティング・ゲート・メモリ素子
は、第１表面、第１基板領域および第２基板領域を有す
る第１導電型の基板であって、上記の各基板領域は上記
の第１表面に配設されると共に上記の第１導電型と反対
の第２導電型である上記の基板；第１データ電位と第２
データ電位の１つを上記の第１基板領域に選択的に印加
する手段であって、上記の第１データ電位は上記の素子
内に記憶するべきデータが２進の１の状態を有する場合
に印加され、上記の第２データ電位は上記の素子に記憶
するべきデータが他方の２進状態を有する場合に印加さ
れる上記の手段；上記の第１表面から間隔を設け、上記
の第２基板領域に容量結合された第１部分と上記の第１
部分から電気的に絶縁された第２部分を有する電気的に
絶縁された第１ポリシリコン層であって、上記の第１部
分は上記の基板から間隔を設けた平坦な底部表面を有す
ると共に上記の底部表面に対して実質的に垂直な少なく
とも１つの側壁を有する上記の電気的に絶縁された第１
ポリシリコン層；上記の第１基板領域と上記の第２基板
領域との間に伸び、上記の第１表面から間隔を設け、上
記の第１ポリシリコン層の上記の第１部分に容量結合さ
れた第１分部および上記の第２ポリシリコン層の上記の
第１部分から電気的に絶縁された第２部分を有する電気
的に絶縁された第２ポリシリコン層であって、上記の第
２ポリシリコン層の上記の第２部分は上記の第１ポリシ
リコン層の上記の第２部分に容量結合されると共に上記
の側壁と電気的に接触した少なくとも１つの表面を有す
る上記の電気的に絶縁された第２ポリシリコン層；上記
の第１ポリシリコン層の上記の第２部分に第１バイアス
電位を選択的に印加する手段；上記の第２ポリシリコン
層の上記の第１部分に第１制御電位を選択的に印加する
手段であって、上記の第１制御電位は上記の各基板領域
の間で上記の基板の導電型を上記の第２導電型に反転さ
せて上記の第１基板領域の電位を上記の第２基板領域に
電気的に導通させるように選択され、上記の第１データ
電位を上記の第１基板領域に印加し、上記の制御電位を
上記の第２ポリシリコン層の上記の第１部分に印加した
場合に電子が上記の第１ポリシリコン層の上記の第２部
分から上記の第２ポリシリコン層の上記の第２部分に導
入されて上記の１の２進状態を記憶するように、上記の
制御電位、上記のデータ電位および上記のバイアス電位
が選択され、上記の第２データ電位を上記の第１基板領
域に印加し、上記の制御電位を上記の第２ポリシリコン
層の上記の第１部分に印加した場合に電子が上記の第１
ポリシリコン層の上記の第１部分から除去されて上記の
他方の２進状態を記憶するために、上記の制御電位、上
記のデータ電位および上記のバイアス電位が更に選択さ
れる上記の手段；および上記の第１ポリシリコン層の上
記の第１部分の電位を検出する手段によって構成され
る。
上記の２層のポリシリコン層のメモリ・セルでは、上
記の第１層の上記の第２部分はこのメモリ・セルのプロ
グラム電極によって構成され、上記の第１層の第１部分
と上記の第２層の第２部分は上記のメモリ・セルのフロ
ーティング・ゲートによって構成され、上記の第２層の
第１部分は上記のメモリ・セルに対する消去電極によっ
て構成される。
記の第１層の上記の第２部分はこのメモリ・セルのプロ
グラム電極によって構成され、上記の第１層の第１部分
と上記の第２層の第２部分は上記のメモリ・セルのフロ
ーティング・ゲートによって構成され、上記の第２層の
第１部分は上記のメモリ・セルに対する消去電極によっ
て構成される。
上記のメモリ素子の他の実施例によれば、上記の第２
基板領域の境界は上記の第１ポリシリコン層の上記の第
１部分の境界と位置合わせされる。上記のメモリ素子の
更に他の実施例によれば、上記の第２基板領域が省略さ
れる。
基板領域の境界は上記の第１ポリシリコン層の上記の第
１部分の境界と位置合わせされる。上記のメモリ素子の
更に他の実施例によれば、上記の第２基板領域が省略さ
れる。
シリコン基板上に不揮発性フローティング・ゲート・
メモリ・セルを形成する本発明による方法は、上記の基
板上に所定の厚さの二酸化シリコンの第１層を形成する
ステップ、上記の第１酸化シリコン層の上部に第１ポリ
シリコン層を形成するステップ、上記の二酸化シリコン
層の下の基板に対するイオン注入を阻止するのに十分な
所定の厚さの上記の第１ポリシリコン層の表面に窒化物
の第１層を形成し、次いで二酸化シリコンの第２層を形
成するステップ；上記の第１ポリシリコン層の第１およ
び第２部分が形成される部分を除いて上記の第１窒化物
層および第二酸化シリコン層の表面を全てマスクするス
テップ；上記の第１窒化物層および第二酸化シリコン層
の上記の露出部分を除去するステップ；上記の第１ポリ
シリコン層の第２部分が形成される場所に対応する上記
の第１ポリシリコン層の露出部分に対して第１マスクを
形成するステップ；上記の第１ポリシリコン層の第１部
分に対応する上記の第１ポリシリコン層の下の露出した
基板に不純物を添加した領域を注入するステップ；上記
の第１マスクおよび上記の第二酸化シリコン層を除去す
るステップ；上記の第１ポリシリコン層の露出表面上に
第３二酸化シリコン層を熱的に成長させるステップ；上
記の第３二酸化シリコン層によってマスクされていない
上記の窒化物層および上記の第１ポリシリコン層の全て
を除去するステップであって、これによって上記の第１
ポリシリコン層の上記の第１部分および第２部分を形成
する上記のステップ；第４二酸化シリコン層を形成し
て、上記の第１ポリシリコン層の上記の第１および第２
部分の側壁を被覆するステップ；薄いマスク層を堆積
し、次いでその一部を除去して上記の第１および第２部
分の上部を露出させるステップ；上記のマスク層を非感
光化して第２マスク層を付加するステップ；第２マスク
層を堆積して上記の第１ポリシリコン層の上記の第１部
分と第２ポリシリコン層との間に形成される側壁接点を
除く全ての部分をマスクするステップ；上記の第３およ
び第４二酸化シリコン層の露出部分の内の所定の部分を
除去して上記の第１ポリシリコン層の上記の第１部分の
側壁の一部を露出させるステップ；上記の薄いマスク層
と上記の第２マスク層を除去するステップ；全ての表面
上に上記の第２ポリシリコン層を形成するステップ；お
よび上記の第２ポリシリコン層をマスクして上記の第１
ポリシリコン層の上記の第１部分上に部分的に位置し、
上記の第１酸化物層と上記の第１ポリシリコン層の露出
した側壁部で上記の第１ポリシリコン層の上記の第１部
分と接触する第２部分上に部分的に位置し、かつ上記の
第１ポリシリコン層の上記の第２部分上に部分的に位置
する第１部分を形成するステップによって構成される。
メモリ・セルを形成する本発明による方法は、上記の基
板上に所定の厚さの二酸化シリコンの第１層を形成する
ステップ、上記の第１酸化シリコン層の上部に第１ポリ
シリコン層を形成するステップ、上記の二酸化シリコン
層の下の基板に対するイオン注入を阻止するのに十分な
所定の厚さの上記の第１ポリシリコン層の表面に窒化物
の第１層を形成し、次いで二酸化シリコンの第２層を形
成するステップ；上記の第１ポリシリコン層の第１およ
び第２部分が形成される部分を除いて上記の第１窒化物
層および第二酸化シリコン層の表面を全てマスクするス
テップ；上記の第１窒化物層および第二酸化シリコン層
の上記の露出部分を除去するステップ；上記の第１ポリ
シリコン層の第２部分が形成される場所に対応する上記
の第１ポリシリコン層の露出部分に対して第１マスクを
形成するステップ；上記の第１ポリシリコン層の第１部
分に対応する上記の第１ポリシリコン層の下の露出した
基板に不純物を添加した領域を注入するステップ；上記
の第１マスクおよび上記の第二酸化シリコン層を除去す
るステップ；上記の第１ポリシリコン層の露出表面上に
第３二酸化シリコン層を熱的に成長させるステップ；上
記の第３二酸化シリコン層によってマスクされていない
上記の窒化物層および上記の第１ポリシリコン層の全て
を除去するステップであって、これによって上記の第１
ポリシリコン層の上記の第１部分および第２部分を形成
する上記のステップ；第４二酸化シリコン層を形成し
て、上記の第１ポリシリコン層の上記の第１および第２
部分の側壁を被覆するステップ；薄いマスク層を堆積
し、次いでその一部を除去して上記の第１および第２部
分の上部を露出させるステップ；上記のマスク層を非感
光化して第２マスク層を付加するステップ；第２マスク
層を堆積して上記の第１ポリシリコン層の上記の第１部
分と第２ポリシリコン層との間に形成される側壁接点を
除く全ての部分をマスクするステップ；上記の第３およ
び第４二酸化シリコン層の露出部分の内の所定の部分を
除去して上記の第１ポリシリコン層の上記の第１部分の
側壁の一部を露出させるステップ；上記の薄いマスク層
と上記の第２マスク層を除去するステップ；全ての表面
上に上記の第２ポリシリコン層を形成するステップ；お
よび上記の第２ポリシリコン層をマスクして上記の第１
ポリシリコン層の上記の第１部分上に部分的に位置し、
上記の第１酸化物層と上記の第１ポリシリコン層の露出
した側壁部で上記の第１ポリシリコン層の上記の第１部
分と接触する第２部分上に部分的に位置し、かつ上記の
第１ポリシリコン層の上記の第２部分上に部分的に位置
する第１部分を形成するステップによって構成される。
上記の方法の第２実施例の場合、上で形成したように
上記の第１ポリシリコン層の第１および第２部分が形成
された後、全ての露出された表面に第２窒化物層を形成
するステップ；上記の第１ポリシリコン層の上記の第１
部分の１つの側壁上にマスクを形成するステップ；上記
のマスクによって保護されていない全ての側壁の窒化物
を除去するステップ；上記のマスクを除去するステッ
プ；上記の残りの側壁の窒化物を含む露出された側壁の
表面を除いて全ての露出された表面に第４二酸化シリコ
ン層を形成するステップ；および上記の残りの窒化物の
側壁を除去するステップによって、上記の第１のポリシ
リコン層の第１部分と上記の第２ポリシリコン層の第２
部分との間に側壁接点が形成される。その後、第２ポリ
シリコン層がこの方法の第１実施例で説明したように形
成される。
上記の第１ポリシリコン層の第１および第２部分が形成
された後、全ての露出された表面に第２窒化物層を形成
するステップ；上記の第１ポリシリコン層の上記の第１
部分の１つの側壁上にマスクを形成するステップ；上記
のマスクによって保護されていない全ての側壁の窒化物
を除去するステップ；上記のマスクを除去するステッ
プ；上記の残りの側壁の窒化物を含む露出された側壁の
表面を除いて全ての露出された表面に第４二酸化シリコ
ン層を形成するステップ；および上記の残りの窒化物の
側壁を除去するステップによって、上記の第１のポリシ
リコン層の第１部分と上記の第２ポリシリコン層の第２
部分との間に側壁接点が形成される。その後、第２ポリ
シリコン層がこの方法の第１実施例で説明したように形
成される。
上記の方法の第３実施例によれば、基板内の不純物を
添加された領域が自己整合するという特徴は必要でなく
なり、これによって本発明による処理が単純化される。
特に、この実施例では、第１窒化物層と二酸化シリコン
の第２層の形成の必要がなくなり、また前に説明した関
連する酸化とエッチングのステップが必要でなくなる。
不純物を添加した第２基板領域は第１ポリシリコン層の
形成の前に注入される。
添加された領域が自己整合するという特徴は必要でなく
なり、これによって本発明による処理が単純化される。
特に、この実施例では、第１窒化物層と二酸化シリコン
の第２層の形成の必要がなくなり、また前に説明した関
連する酸化とエッチングのステップが必要でなくなる。
不純物を添加した第２基板領域は第１ポリシリコン層の
形成の前に注入される。
更に、上で説明した第２基板領域は本発明の他の実施
例によれば全く必要でなくなる。この実施例では、プロ
グラム電極とフローティング・ゲートとの間またはフロ
ーティング・ゲートと消去電極との間で電子の突き抜け
を誘起するために必要な容量の相互関係は、フローティ
ング・ゲートと基板自身との間の固有の容量によって決
定される。この第２基板領域を無くする（それによって
パドルのないメモリ・セルをつくる）ことの利点は、自
己整合を行わないパドルの場合よりも処理ステップが更
に簡単になることであるが、その理由は、これによって
更に第２基板領域を形成するためのマスキングと注入の
ステップがなくなるからである。これの欠点は、このセ
ルの容量性の制約によって、第２基板領域を形成する場
合に比べて、このセルの縮小性が小さくなることであ
る。サイズが最小のメモリ・セルは上記の第２基板領域
を使用する必要が有り、上記の領域はこれに続いてこの
領域の上部に形成されるフローティング・ゲートと自己
整合をする必要がある。
例によれば全く必要でなくなる。この実施例では、プロ
グラム電極とフローティング・ゲートとの間またはフロ
ーティング・ゲートと消去電極との間で電子の突き抜け
を誘起するために必要な容量の相互関係は、フローティ
ング・ゲートと基板自身との間の固有の容量によって決
定される。この第２基板領域を無くする（それによって
パドルのないメモリ・セルをつくる）ことの利点は、自
己整合を行わないパドルの場合よりも処理ステップが更
に簡単になることであるが、その理由は、これによって
更に第２基板領域を形成するためのマスキングと注入の
ステップがなくなるからである。これの欠点は、このセ
ルの容量性の制約によって、第２基板領域を形成する場
合に比べて、このセルの縮小性が小さくなることであ
る。サイズが最小のメモリ・セルは上記の第２基板領域
を使用する必要が有り、上記の領域はこれに続いてこの
領域の上部に形成されるフローティング・ゲートと自己
整合をする必要がある。
本発明のこれらおよびその他の利点は、添付の図面お
よび特許請求の範囲と組み合わせてこの明細書を読むこ
とによって明らかになる。
よび特許請求の範囲と組み合わせてこの明細書を読むこ
とによって明らかになる。
図面の簡単な説明 図１は本発明にしたがって作成された不揮発性メモリ
・セルの概略断面図である。
・セルの概略断面図である。
図２は図１のメモリ・セルの平面図である。
図３は図１に示す不揮発性メモリ・セルの等価電気回
路図である。
路図である。
図４は本発明による不揮発性メモリ・セルの他の実施
例の概略断面図である。
例の概略断面図である。
図５は図４のメモリ・セルの平面図である。
図6Aおよび図6Bは本発明による不揮発性メモリ・セル
の第３実施例の他の概略断面図を示す。
の第３実施例の他の概略断面図を示す。
図7Aは、単純化したコンピュータ・モデルを使用して
従来技術の３層のポリシリコン層を使用した不揮発性メ
モリ・セルの代表的なプログラム／消去窓の耐久性曲線
のグラフである。
従来技術の３層のポリシリコン層を使用した不揮発性メ
モリ・セルの代表的なプログラム／消去窓の耐久性曲線
のグラフである。
図7Bは、同じコンピュータ・モデルに基づく本発明に
よる２層のポリシリコン層を使用した不揮発性メモリ・
セルの代表的なプログラム／消去窓の耐久性曲線のグラ
フである。
よる２層のポリシリコン層を使用した不揮発性メモリ・
セルの代表的なプログラム／消去窓の耐久性曲線のグラ
フである。
図８ないし図17は、図１または図４に示す本発明によ
るメモリ・セルの形成に使用する好適な処理ステップの
断面図を示す。
るメモリ・セルの形成に使用する好適な処理ステップの
断面図を示す。
図18ないし図20は、本発明による側壁を形成するため
の別の処理ステップの断面図を示す。
の別の処理ステップの断面図を示す。
好ましい実施例の記載 I.装置 A.自己整合パドルとフローティング・ゲートの重なりを
有するメモリ・セル 図１ないし図３は、本発明にしたがって制作された不
揮発性メモリ・セル10を示す。メモリ・セル10は第１導
電型の基板12、第１基板領域14、第２基板領域16、およ
び表面18を有する。基板領域14と16の各々は表面18に配
設され、基板12の第１導電型と逆の第２導電型である。
有するメモリ・セル 図１ないし図３は、本発明にしたがって制作された不
揮発性メモリ・セル10を示す。メモリ・セル10は第１導
電型の基板12、第１基板領域14、第２基板領域16、およ
び表面18を有する。基板領域14と16の各々は表面18に配
設され、基板12の第１導電型と逆の第２導電型である。
メモリ・セル10は、また表面18から間隔を設け、第１
部分20第２部分22を有する電気的に絶縁された第１ポリ
シリコン層、および上記の表面18から間隔を設け、第１
部分24と第２部分26を有する電気的に絶縁された第２ポ
リシリコン層を有する。上記の第２層の第１部分24は、
第１基板領域14と第２基板領域16との間に延び、上記の
第１層の第１部分20と容量接合されている。上記の第１
層の第１部分20は、表面18に隣接した底部表面32と上記
の底部表面32に対して実質的に垂直な側壁34を有する。
上記の第２層の上記の第２部分26の少なくとも１つの表
面は、図１に見られるように、側壁34と電気的に接触
し、第２部分26の一部は第１部分20と重なってその上部
表面と接触しコーナー接点を形成してもよい。第２部分
26は、また上記の第１層の第２部分22と容量結合され
る。
部分20第２部分22を有する電気的に絶縁された第１ポリ
シリコン層、および上記の表面18から間隔を設け、第１
部分24と第２部分26を有する電気的に絶縁された第２ポ
リシリコン層を有する。上記の第２層の第１部分24は、
第１基板領域14と第２基板領域16との間に延び、上記の
第１層の第１部分20と容量接合されている。上記の第１
層の第１部分20は、表面18に隣接した底部表面32と上記
の底部表面32に対して実質的に垂直な側壁34を有する。
上記の第２層の上記の第２部分26の少なくとも１つの表
面は、図１に見られるように、側壁34と電気的に接触
し、第２部分26の一部は第１部分20と重なってその上部
表面と接触しコーナー接点を形成してもよい。第２部分
26は、また上記の第１層の第２部分22と容量結合され
る。
上記の第１ポリシリコン層の第１部分20は、また第２
基板領域16と容量結合される。第１部分20と第２基板領
域16との間の容量結合は図３でコンデンサCSとして概略
的に示す。上記の第１部分20と基板領域16との間の容量
結合を最大にするため、第１部分20と基板領域16は相互
に対して自己整合を行う工程中に形成されることが望ま
しい。しかし、基板領域16を第１部分20と自己整合させ
ないものもなお本発明の範囲内であることに留意のこ
と。
基板領域16と容量結合される。第１部分20と第２基板領
域16との間の容量結合は図３でコンデンサCSとして概略
的に示す。上記の第１部分20と基板領域16との間の容量
結合を最大にするため、第１部分20と基板領域16は相互
に対して自己整合を行う工程中に形成されることが望ま
しい。しかし、基板領域16を第１部分20と自己整合させ
ないものもなお本発明の範囲内であることに留意のこ
と。
上記の第２層の第１部分24と上記の第１層の第１部分
20との間の容量結合は、トンネル要素30として図３で最
もよく理解することができる。上記の第１層の第２部分
22と上記の第２層の第２部分26との間の容量結合は、ト
ンネル要素28として図３で最もよく理解することができ
る。
20との間の容量結合は、トンネル要素30として図３で最
もよく理解することができる。上記の第１層の第２部分
22と上記の第２層の第２部分26との間の容量結合は、ト
ンネル要素28として図３で最もよく理解することができ
る。
基板12は、第２導電型の第３基板領域36を更に有す
る。上記の第１ポリシリコン層の第２部分と第３基板領
域36は、図２で最もよく理解できるように一般的に相互
に平行に延びる。
る。上記の第１ポリシリコン層の第２部分と第３基板領
域36は、図２で最もよく理解できるように一般的に相互
に平行に延びる。
図３から最もよく分かるように、上記の第２ポリシリ
コン層の第１部分24は絶縁ゲート・エンハンスト・モー
ド・トランジスタ38のゲートを形成し、このトランジス
タ38は第１基板領域14と第２基板領域16との間に配設さ
れたチャンネル40を有する。これらの後者の基板領域1
4、16は、それぞれトランジスタ38のドレインとソース
を形成する。上記の第２ポリシリコン層の第２部分26は
ここではまたフローティング・ゲート・トランジスタと
称する絶縁ゲート・トランジスタ44のゲートを形成し、
チャンネル46の上に位置している。トランジスタ44は本
実施例ではエンハンスト・モード・トランジスタである
が、もし性能の調整が必要であれば、またデプリーショ
ン（depletion）モード・トランジスタでもよい。第２
基板領域16はトランジスタ44のドレインを形成する。上
記の第１ポリシリコン層の第２部分22は、エンハンスト
・モード・トランジスタ48のゲートを形成する。トラン
ジスタ48は、もし性能の調整が必要であれば、またデプ
リーションモード・トランジスタであってもよい。第３
基板領域36はトランジスタ48のソースを形成する。上記
の第１ポリシリコン層の第２部分22は、トランジスタ48
のチャンネル49の上に位置している。トランジスタ44と
トランジスタ48は、２つの隣接するゲートを有する１つ
のエンハンスト（または、もしそのように使用されれ
ば、デプリーション）モード・トランジスタと等価であ
り、この場合、上記の第２ポリシリコン層の第２部分26
は１つのゲートを形成し、上記の第１ポリシリコン層の
第２部分22はその第１ゲートに隣接した第２ゲートを形
成する。
コン層の第１部分24は絶縁ゲート・エンハンスト・モー
ド・トランジスタ38のゲートを形成し、このトランジス
タ38は第１基板領域14と第２基板領域16との間に配設さ
れたチャンネル40を有する。これらの後者の基板領域1
4、16は、それぞれトランジスタ38のドレインとソース
を形成する。上記の第２ポリシリコン層の第２部分26は
ここではまたフローティング・ゲート・トランジスタと
称する絶縁ゲート・トランジスタ44のゲートを形成し、
チャンネル46の上に位置している。トランジスタ44は本
実施例ではエンハンスト・モード・トランジスタである
が、もし性能の調整が必要であれば、またデプリーショ
ン（depletion）モード・トランジスタでもよい。第２
基板領域16はトランジスタ44のドレインを形成する。上
記の第１ポリシリコン層の第２部分22は、エンハンスト
・モード・トランジスタ48のゲートを形成する。トラン
ジスタ48は、もし性能の調整が必要であれば、またデプ
リーションモード・トランジスタであってもよい。第３
基板領域36はトランジスタ48のソースを形成する。上記
の第１ポリシリコン層の第２部分22は、トランジスタ48
のチャンネル49の上に位置している。トランジスタ44と
トランジスタ48は、２つの隣接するゲートを有する１つ
のエンハンスト（または、もしそのように使用されれ
ば、デプリーション）モード・トランジスタと等価であ
り、この場合、上記の第２ポリシリコン層の第２部分26
は１つのゲートを形成し、上記の第１ポリシリコン層の
第２部分22はその第１ゲートに隣接した第２ゲートを形
成する。
次にこの不揮発性メモリ・セル10の動作に移ると、ト
ンネル要素28と30を横切って電子突き抜けさせる機構は
技術上周知である。例えば、米国特許第4,274,012号は
ポリシリコン層を分離している酸化物層を介して行われ
るこのような電子の突き抜けを説明している。このケー
スの場合の図１は不揮発性セルをも模式的に示している
ことが勿論理解できる。詳細に図示されていないものは
酸化物またはその他の絶縁層であり、これらはセル10の
組み立て中に基板上および各ポリシリコン層上に成長ま
たは堆積され、このセル10を素子上に堆積される次の面
のポリシリコン材料から電気的に絶縁する。本発明の好
適な実施例によれば、トンネル領域に於ける酸化物の厚
さは500オングストロームと800オングストロームとの間
である。
ンネル要素28と30を横切って電子突き抜けさせる機構は
技術上周知である。例えば、米国特許第4,274,012号は
ポリシリコン層を分離している酸化物層を介して行われ
るこのような電子の突き抜けを説明している。このケー
スの場合の図１は不揮発性セルをも模式的に示している
ことが勿論理解できる。詳細に図示されていないものは
酸化物またはその他の絶縁層であり、これらはセル10の
組み立て中に基板上および各ポリシリコン層上に成長ま
たは堆積され、このセル10を素子上に堆積される次の面
のポリシリコン材料から電気的に絶縁する。本発明の好
適な実施例によれば、トンネル領域に於ける酸化物の厚
さは500オングストロームと800オングストロームとの間
である。
図１および図３を参照して、バイアス電位VRが上記の
第１ポリシリコン層の第２部分22に印加され、基準電位
VSが第３基板領域36に印加される。トンネル要素28また
はトンネル要素30のいずれかを横切って電子が突き抜け
る期間中は電圧が高いことを考慮すれば、トランジスタ
48のゲートを形成する上記の第２部分22のバイアス電位
とトランジスタ48のソースを形成する第３基板領域36の
基準電位は、フローティング・ゲート・トランジスタ44
と第３基板領域36との間のチャンネル49内でいずれの方
向にも電流が流れないように選択される。従って、VR−
VSで与えられるトランジスタ48のゲート・ソース間電圧
は電子の突き抜けの期間中本発明の好適な実施例では通
常負にバイアスされ、その結果、トランジスタ48は
「断」の状態にある。
第１ポリシリコン層の第２部分22に印加され、基準電位
VSが第３基板領域36に印加される。トンネル要素28また
はトンネル要素30のいずれかを横切って電子が突き抜け
る期間中は電圧が高いことを考慮すれば、トランジスタ
48のゲートを形成する上記の第２部分22のバイアス電位
とトランジスタ48のソースを形成する第３基板領域36の
基準電位は、フローティング・ゲート・トランジスタ44
と第３基板領域36との間のチャンネル49内でいずれの方
向にも電流が流れないように選択される。従って、VR−
VSで与えられるトランジスタ48のゲート・ソース間電圧
は電子の突き抜けの期間中本発明の好適な実施例では通
常負にバイアスされ、その結果、トランジスタ48は
「断」の状態にある。
第１基板領域14に印加されるデータ電位VBLは、この
レベルによってフローティング・ゲート50に記憶される
べきデータの状態を表し、このフローティング・ゲート
50は上記の第１ポリシリコン層の第１部分20と上記の第
２ポリシリコン層の第２部分26によって構成される。例
えば、第１の２進状態は低い電位によって表すことがで
き、他方の２進状態は高い電位によって表すことができ
る。第１基板領域14にデータ電位VBLを印加するのと同
時に、制御電位VWLを上記の第２ポリシリコン層の第１
部分24に印加する。制御電位VWLを選択することによっ
て、チャンネル40の導電型を反転させ、オンされたトラ
ンジスタ38を介して第１基板領域14に印加されたフル・
データ電位VBLを第２基板領域16に十分導通させる。VBL
がＨのデータ電位状態である場合、制御電位VWLとデー
タ電位VBLを選択することによって、十分な電位の差が
トンネル要素28の両端に存在し、その結果、電子がフロ
ーティング・ゲートに突き抜けることが保証される。制
御電位VWLを今説明したレベルに設定すると、VBLがＬの
データ電位状態である場合、このデータ電位VBLは、十
分な電位の差がトンネル要素30の両端に存在し、その結
果、電子がフローティング・ゲート50から上記の第２ポ
リシリコン層の第１部分24に突き抜けるように選択され
る。
レベルによってフローティング・ゲート50に記憶される
べきデータの状態を表し、このフローティング・ゲート
50は上記の第１ポリシリコン層の第１部分20と上記の第
２ポリシリコン層の第２部分26によって構成される。例
えば、第１の２進状態は低い電位によって表すことがで
き、他方の２進状態は高い電位によって表すことができ
る。第１基板領域14にデータ電位VBLを印加するのと同
時に、制御電位VWLを上記の第２ポリシリコン層の第１
部分24に印加する。制御電位VWLを選択することによっ
て、チャンネル40の導電型を反転させ、オンされたトラ
ンジスタ38を介して第１基板領域14に印加されたフル・
データ電位VBLを第２基板領域16に十分導通させる。VBL
がＨのデータ電位状態である場合、制御電位VWLとデー
タ電位VBLを選択することによって、十分な電位の差が
トンネル要素28の両端に存在し、その結果、電子がフロ
ーティング・ゲートに突き抜けることが保証される。制
御電位VWLを今説明したレベルに設定すると、VBLがＬの
データ電位状態である場合、このデータ電位VBLは、十
分な電位の差がトンネル要素30の両端に存在し、その結
果、電子がフローティング・ゲート50から上記の第２ポ
リシリコン層の第１部分24に突き抜けるように選択され
る。
例えば、第１基板領域14に印加されたデータ電位VBL
がＨであり、十分高い制御電位VWLが上記の第２ポリシ
リコン層の第１部分24に印加されると、このデータ電位
VBLは第２基板領域16に伝わり、この基板16をまたＨの
電位にさせ、その結果、第１部分24と第２基板領域16と
の間には殆ど電位の差が存在しない。コンデンサCSの容
量結合とトンネル要素30とチャンネル46の容量効果のた
め、フローティング・ゲート50もまたＨの電位に達す
る。フローティング・ゲート50の電位がＨになると、ト
ンネル要素30の両端には殆ど電位の差が存在せず、トン
ネル要素28の両端には大きな電位の差が存在する。その
結果、電子は上記の第１ポリシリコン層の第２部分22か
らフローティング・ゲート50に突き抜ける。
がＨであり、十分高い制御電位VWLが上記の第２ポリシ
リコン層の第１部分24に印加されると、このデータ電位
VBLは第２基板領域16に伝わり、この基板16をまたＨの
電位にさせ、その結果、第１部分24と第２基板領域16と
の間には殆ど電位の差が存在しない。コンデンサCSの容
量結合とトンネル要素30とチャンネル46の容量効果のた
め、フローティング・ゲート50もまたＨの電位に達す
る。フローティング・ゲート50の電位がＨになると、ト
ンネル要素30の両端には殆ど電位の差が存在せず、トン
ネル要素28の両端には大きな電位の差が存在する。その
結果、電子は上記の第１ポリシリコン層の第２部分22か
らフローティング・ゲート50に突き抜ける。
逆に、データ電圧VBLがＬの場合、第２基板領域16の
電位もまたＬである。上記の第２層の第１部分24に制御
電位VWLを印加すると、フローティング・ゲート50の第
１部分と第２基板領域16との間のコンデンサCSおよびト
ンネル要素28とチャンネル46の容量効果によってフロー
ティング・ゲート50は容量的にＬに保持される。従っ
て、トンネル要素28の両端の電位の差は小さく、トンネ
ル要素30の両端の電位の差は大きい。その結果、電子は
フローティング・ゲート50から上記の第１部分24に突き
抜ける。
電位もまたＬである。上記の第２層の第１部分24に制御
電位VWLを印加すると、フローティング・ゲート50の第
１部分と第２基板領域16との間のコンデンサCSおよびト
ンネル要素28とチャンネル46の容量効果によってフロー
ティング・ゲート50は容量的にＬに保持される。従っ
て、トンネル要素28の両端の電位の差は小さく、トンネ
ル要素30の両端の電位の差は大きい。その結果、電子は
フローティング・ゲート50から上記の第１部分24に突き
抜ける。
本発明による不揮発性メモリ・セル10は、これに一般
的に周知の復号およびバッファ・システムを追加するこ
とによって、電気的に変更可能な読み出し専用メモリの
アレイのようなメモリ・アレイを形成するのに使用する
ことができる。
的に周知の復号およびバッファ・システムを追加するこ
とによって、電気的に変更可能な読み出し専用メモリの
アレイのようなメモリ・アレイを形成するのに使用する
ことができる。
B.自己整合パドルおよびフローティング・ゲート・ブリ
ッジを有するメモリ・セル 図４は本発明による不揮発性メモリ・セルの他の実施
例の概略断面図であり、図５はこのメモリ・セルの平面
図である。
ッジを有するメモリ・セル 図４は本発明による不揮発性メモリ・セルの他の実施
例の概略断面図であり、図５はこのメモリ・セルの平面
図である。
これらの図のメモリ・セル10′は、上記の第２層の第
２部分のいずれおも上記の第１層の第１部分の上に重ね
ることなく、この第２部分を形成することができること
を示している。すなわち、上記の第１層の第１部分の側
壁によって形成される垂直面は、第２層の第２部分と交
差していない。このことは、第２ポリシリコン層の露出
部分全体がエッチングされてしまう前に、所定の点でエ
ッチングを停止するための終了点検出を行い、次に別の
マスキングとエッチング動作を行って望ましくないポリ
シリコンの「ストリンガ」を除去することによって達成
される。このようなアプローチの利点は、これによって
他の場合に可能であるよりもよりコンパクトで平坦化さ
れたセルを作ることができるこである。終了点を検出す
る種々の方法を論じている論文は２つある。これらはSo
lid State Technology、1981年４月、に掲載されている
Paul J.MarcouxとPang Dow Fooによる「プラズマ・エッ
チングのための終了点検出方法」とJournal of the Eel
ctrochemical Society; Solid State Science and Tech
nology、1980年１月、に掲載されているK.ヒロベおよび
タカシツチモトによる「光学的エミッション・スペクト
ロスコピーによるプラズマ・エッチングにおける終了点
の検出」である。
２部分のいずれおも上記の第１層の第１部分の上に重ね
ることなく、この第２部分を形成することができること
を示している。すなわち、上記の第１層の第１部分の側
壁によって形成される垂直面は、第２層の第２部分と交
差していない。このことは、第２ポリシリコン層の露出
部分全体がエッチングされてしまう前に、所定の点でエ
ッチングを停止するための終了点検出を行い、次に別の
マスキングとエッチング動作を行って望ましくないポリ
シリコンの「ストリンガ」を除去することによって達成
される。このようなアプローチの利点は、これによって
他の場合に可能であるよりもよりコンパクトで平坦化さ
れたセルを作ることができるこである。終了点を検出す
る種々の方法を論じている論文は２つある。これらはSo
lid State Technology、1981年４月、に掲載されている
Paul J.MarcouxとPang Dow Fooによる「プラズマ・エッ
チングのための終了点検出方法」とJournal of the Eel
ctrochemical Society; Solid State Science and Tech
nology、1980年１月、に掲載されているK.ヒロベおよび
タカシツチモトによる「光学的エミッション・スペクト
ロスコピーによるプラズマ・エッチングにおける終了点
の検出」である。
C.パドルを有しないメモリ・セル 図6Aおよび図6Bは不揮発性メモリ・セルの他の第２実
施例を示し、図6Aではこのメモリ・セル10″で示し、図
6Bではこのメモリ・セルを10で示す。図１ないし図３
を参照して、不揮発性メモリ・セル10に関連して上で説
明したのと同じ部品を識別するため、図6Aおよび図6Bで
も同じ参照番号を使用する。図6Aは、上記の第２ポリシ
リコン層の第２部分26と上記の第１ポリシリコン層の上
記の第１部分との間に重なった領域を有する図１のセル
を示す。図6Bは図４に示すようなセルを示す。
施例を示し、図6Aではこのメモリ・セル10″で示し、図
6Bではこのメモリ・セルを10で示す。図１ないし図３
を参照して、不揮発性メモリ・セル10に関連して上で説
明したのと同じ部品を識別するため、図6Aおよび図6Bで
も同じ参照番号を使用する。図6Aは、上記の第２ポリシ
リコン層の第２部分26と上記の第１ポリシリコン層の上
記の第１部分との間に重なった領域を有する図１のセル
を示す。図6Bは図４に示すようなセルを示す。
不揮発性メモリ・セル10と図6Aのセル10″またはセル
10′と図6Bのセル10との組み立て上の差は、パドル、
すなわち、第２基板領域16を形成する処理ステップが含
まれていないだけである。この結果、多くの用途にとっ
て望ましい工程の単純化が得られるが、これによってパ
ドルを有するセルと比較してメモリ・セルのサイズを縮
小する能力が低くなる。特に、パドルのないセルの場
合、以下で詳細に説明するようにプログラム・マージン
は小さくなり、これによってセルの大きさの縮小が限定
される。
10′と図6Bのセル10との組み立て上の差は、パドル、
すなわち、第２基板領域16を形成する処理ステップが含
まれていないだけである。この結果、多くの用途にとっ
て望ましい工程の単純化が得られるが、これによってパ
ドルを有するセルと比較してメモリ・セルのサイズを縮
小する能力が低くなる。特に、パドルのないセルの場
合、以下で詳細に説明するようにプログラム・マージン
は小さくなり、これによってセルの大きさの縮小が限定
される。
更に他の実施例10の10″および10によれば、第２基
板領域16によってトランジスタ38と44との間に導通経路
を形成する代わりに、これらの間に仮想接合部が形成さ
れ、これによってトランジスタ38のチャンネル領域40と
トランジスタ44のチャンネル領域46を接続する。従っ
て、トランジスタ38、44および48はトリプル・ゲート・
エンハンスト・モード・トランジスタと等価である。
板領域16によってトランジスタ38と44との間に導通経路
を形成する代わりに、これらの間に仮想接合部が形成さ
れ、これによってトランジスタ38のチャンネル領域40と
トランジスタ44のチャンネル領域46を接続する。従っ
て、トランジスタ38、44および48はトリプル・ゲート・
エンハンスト・モード・トランジスタと等価である。
D.容量相互関係 図１ないし図４の不揮発性メモリ・セル10の動作特性
を詳細に参照すると、トンネル要素は電圧動作スイッチ
として考えることができ、この電圧動作スイッチは電圧
がVX未満の場合にゼロの導通を有し、電圧がVX以上場合
に非常に高い導通を有する。フローティング・ゲート50
をプログラムする場合、安定状態に達すると、フローテ
ィング・ゲートの電位VFGは畧下記の等式によって与え
られる。
を詳細に参照すると、トンネル要素は電圧動作スイッチ
として考えることができ、この電圧動作スイッチは電圧
がVX未満の場合にゼロの導通を有し、電圧がVX以上場合
に非常に高い導通を有する。フローティング・ゲート50
をプログラムする場合、安定状態に達すると、フローテ
ィング・ゲートの電位VFGは畧下記の等式によって与え
られる。
VFG(0)=(CEVWL+CSVBL+CCVC+CPVR+QFG(0))／ΣＣ ＝VR+VX （１） ここで、CPはトンネル要素28の容量、CEはトンネル要
素30の容量、CSはフローティング・ゲート50と第２基板
領域16との間のステアリング（steering）コンデンサCC
は基板と第２ポリシリコン層の第２部分26によって形成
されたフローティング・ゲートの部分との間のチャンネ
ル容量、VWLはワード線電圧（制御電位）、VBLはビット
線電圧（１つのデータ電位の高い電位状態）、VRはアー
ス・デセレクト（deselct）線電圧（基準電位）、VCは
チャンネル表面電位、および ΣＣ＝CE+CS+CP+CCである。
素30の容量、CSはフローティング・ゲート50と第２基板
領域16との間のステアリング（steering）コンデンサCC
は基板と第２ポリシリコン層の第２部分26によって形成
されたフローティング・ゲートの部分との間のチャンネ
ル容量、VWLはワード線電圧（制御電位）、VBLはビット
線電圧（１つのデータ電位の高い電位状態）、VRはアー
ス・デセレクト（deselct）線電圧（基準電位）、VCは
チャンネル表面電位、および ΣＣ＝CE+CS+CP+CCである。
フローティング・ゲート50を消去する場合に安定状態
に達すると、フローティング・ゲートの電位FFG（Ｌの
データ電位状態が０ボルトであると仮定する）はおよそ
下記の等式によって与えられる。
に達すると、フローティング・ゲートの電位FFG（Ｌの
データ電位状態が０ボルトであると仮定する）はおよそ
下記の等式によって与えられる。
VFG(1)=(CEVWL+CPVR+QFG(1))／ΣＣ＝VWL-VX （２） 従って、プログラムの後QFQ（０）/?Cとして定義され
るフローティング・ゲートの電位は等式（１）から誘導
され、その結果、下記の等式が得られる。
るフローティング・ゲートの電位は等式（１）から誘導
され、その結果、下記の等式が得られる。
QFG（０）／ΣＣ＝VR+VX-(CEVWL+CSVBL+CCVC+CPVR)ΣＣ
（３） 同様に、フローティング・ゲートを消去した後、QFQ
（１）／ΣＣとして定義されるフローティング・ゲート
の電位は等式（２）から誘導され、その結果、下記の等
式が得られる。
（３） 同様に、フローティング・ゲートを消去した後、QFQ
（１）／ΣＣとして定義されるフローティング・ゲート
の電位は等式（２）から誘導され、その結果、下記の等
式が得られる。
QFG（１）／ΣＣ＝VWL-VX-(CEVWL+CPVR)／ΣＣ （４） 上で定義したように、プログラム／消去窓は、フロー
ティング・ゲートが消去された場合のフローティング・
ゲートの正の電位とフローティング・ゲートがプログラ
ムされた場合のフローティング・ゲートの負の電位の水
準との間の差であると定義される。その結果、プログラ
ム／消去窓のサイズは下記の等式によって定義される。
ティング・ゲートが消去された場合のフローティング・
ゲートの正の電位とフローティング・ゲートがプログラ
ムされた場合のフローティング・ゲートの負の電位の水
準との間の差であると定義される。その結果、プログラ
ム／消去窓のサイズは下記の等式によって定義される。
ΔQFG／ΣＣ＝QFG（１）／ΣＣ−QFG（０）／ΣＣ ＝（VWL-VR)-2VX+(CSVBL+CCVC）／ΣＣ （５） 等式（５）を単純化する場合、項VWL-VRは一般的にVX
の約２倍になるように選択される。従って、例えば、も
しVXが約11ボルトであれば、VWLは約19ボルトであり、V
Rは約−３ボルトであり、従って等式VWL-VR-2VXは約０
ボルトに等しい。従って、プログラム／消去窓のサイズ
を下記のように表すことができると仮定することによっ
て十分な近似が行われる。
の約２倍になるように選択される。従って、例えば、も
しVXが約11ボルトであれば、VWLは約19ボルトであり、V
Rは約−３ボルトであり、従って等式VWL-VR-2VXは約０
ボルトに等しい。従って、プログラム／消去窓のサイズ
を下記のように表すことができると仮定することによっ
て十分な近似が行われる。
ΔQFG／ΣＣ＝（CSVBL+CCVC）／ΣＣ （６） プログラムを行う場合、VCはVBLの関数であるから、
このVCを約0.5VBLに選択することができる。これによっ
て等式（６）を下記のように単純化することができる。
このVCを約0.5VBLに選択することができる。これによっ
て等式（６）を下記のように単純化することができる。
ΔQFG／ΣＣ＝（（CS+0.5CC）／ΣＣ）VBL （７） ＝（容量結合効率）VBL 等式７は、プログラム／消去窓のサイズがメモリ・セ
ルの容量合計に対する式CS+0.5CCの比によって決定され
ることを示し、この容量合計はCP、CE、CSおよびCCの合計
に等しい。パドルが自己整合されようと否と、パドル・
セルのプログラム／消去窓を大きくするには、容量結合
の効率ができるだけ100％に近いことが望ましいことが
この式から分かる。すなわち、CS+CCはCPとCEよりもは
るかに大きくなければならない。
ルの容量合計に対する式CS+0.5CCの比によって決定され
ることを示し、この容量合計はCP、CE、CSおよびCCの合計
に等しい。パドルが自己整合されようと否と、パドル・
セルのプログラム／消去窓を大きくするには、容量結合
の効率ができるだけ100％に近いことが望ましいことが
この式から分かる。すなわち、CS+CCはCPとCEよりもは
るかに大きくなければならない。
CP（またはCE）は第１ポリシリコン層と第２ポリシリ
コン層との間の重なっている領域と第１ポリシリコン層
の側壁および上部の酸化物の厚さによって決まる。プロ
グラム／消去窓を最大にするには、下記の事項を実行す
ることが望ましい。
コン層との間の重なっている領域と第１ポリシリコン層
の側壁および上部の酸化物の厚さによって決まる。プロ
グラム／消去窓を最大にするには、下記の事項を実行す
ることが望ましい。
1.再酸化による浸蝕が問題になる直前の点まで重なりを
最小にする。
最小にする。
2.第１ポリシリコン層の厚さを最小にして容量に貢献す
る側壁の面積を削減する。
る側壁の面積を削減する。
3.第１ポリシリコン層の上部の酸化物の厚さを厚くして
容量の貢献を削減する。
容量の貢献を削減する。
4.トンネル特性を劣化させることなく側壁の酸化物の厚
さを厚くする。
さを厚くする。
等式（７）における容量結合の効率は、CPが畧CEに等
しく、かつ同様にCCと畧等しいと仮定することによって
見積もることができる。下記の等式の場合、これらの他
の容量は、従って等式（７）で定義したようにCOと代替
される。等式（７）を更に単純化するため、下記のよう
に仮定する。本発明によれば、コンデンサCSの酸化物の
厚さはCPまたはCEの酸化物の厚さの約1/3になるように
選択することが可能であり、更にこれはCPまたはCEの面
積の約2.5倍の面積を有するように選択することができ
るので、CSはこれらの他のコンデンサのいずれかよりも
約7.5倍大きい。従って、等式（７）の容量結合効率部
分は下記のように書き替えることができる。
しく、かつ同様にCCと畧等しいと仮定することによって
見積もることができる。下記の等式の場合、これらの他
の容量は、従って等式（７）で定義したようにCOと代替
される。等式（７）を更に単純化するため、下記のよう
に仮定する。本発明によれば、コンデンサCSの酸化物の
厚さはCPまたはCEの酸化物の厚さの約1/3になるように
選択することが可能であり、更にこれはCPまたはCEの面
積の約2.5倍の面積を有するように選択することができ
るので、CSはこれらの他のコンデンサのいずれかよりも
約7.5倍大きい。従って、等式（７）の容量結合効率部
分は下記のように書き替えることができる。
結合効率＝（7.5CO＋1/2CO）／（7.5CO＋３CO） −８CO/10.5CO −0.76 （８） 従って、容量結合効率は0.76または76％であると決定
されるので、もしこれに16ボルトのビット線電圧VBLを
乗ずれば、プログラム／消去窓のサイズは約12ボルトに
なる。この数字は、従来技術による３層のポリシリコン
・メモリ・セルがより高い電圧で動作していたとして
も、このセルから得られる数字よりもはるかに大きい。
比較のため、これと匹敵するセルのサイズを有する３層
のポリシリコン・メモリ・セルで得ることのできる最良
の容量結合効率はたかだか40％と50％の間である。
されるので、もしこれに16ボルトのビット線電圧VBLを
乗ずれば、プログラム／消去窓のサイズは約12ボルトに
なる。この数字は、従来技術による３層のポリシリコン
・メモリ・セルがより高い電圧で動作していたとして
も、このセルから得られる数字よりもはるかに大きい。
比較のため、これと匹敵するセルのサイズを有する３層
のポリシリコン・メモリ・セルで得ることのできる最良
の容量結合効率はたかだか40％と50％の間である。
図7Aは、単純化したコンピュータ・モデルにもとずく
３層のポリシリコンの不揮発性フローティング・ゲート
・メモリ・セルの典型的なプログラム／消去窓の耐久曲
線のグラフである。この耐久曲線は、このトリプル・ポ
リシリコン層のセルの寿命を示す。図から分かるよう
に、このグラフのＸ軸は、セルが記憶素子として動作す
ることができるためにフローティング・ゲートの電荷に
十分な差を持つことが最早できなくなるまでに、フロー
ティング・ゲート・メモリ・セルが通過する（be put t
hrough）ことのできるサイクルの数を示す。このグラフ
のＹ軸は、フローティング・ゲートの電位を示す。図7A
のグラフの上部の帯域は、消去状態に於けるフローティ
ング・ゲート要素に対するフローティング・ゲートの電
位の上限および下限を示す。図から分かるように消去フ
ローティング・ゲートの電位は、最初約3.8ボルトと６
ボルトの間で変化する。消去された状態の電位の帯域が
存在する理由は、この特定の耐久曲線についてテストし
たフローティング・ゲートの全ての統計的なサンプルに
ミスアライメントとトンネル・パラメータが分布してい
るからである。同様に、プログラムされた状態に於ける
フローティング・ゲート要素のフローティング・ゲート
電位の上限と下限は−0.3ボルトと＋1.7ボルトとの間で
開始されるものとして示され、ここでも再びフローティ
ング・ゲート・メモリ・セルとトンネル・パラメータの
分布の種々の要素のミスアライメントの関数である帯域
が存在する。
３層のポリシリコンの不揮発性フローティング・ゲート
・メモリ・セルの典型的なプログラム／消去窓の耐久曲
線のグラフである。この耐久曲線は、このトリプル・ポ
リシリコン層のセルの寿命を示す。図から分かるよう
に、このグラフのＸ軸は、セルが記憶素子として動作す
ることができるためにフローティング・ゲートの電荷に
十分な差を持つことが最早できなくなるまでに、フロー
ティング・ゲート・メモリ・セルが通過する（be put t
hrough）ことのできるサイクルの数を示す。このグラフ
のＹ軸は、フローティング・ゲートの電位を示す。図7A
のグラフの上部の帯域は、消去状態に於けるフローティ
ング・ゲート要素に対するフローティング・ゲートの電
位の上限および下限を示す。図から分かるように消去フ
ローティング・ゲートの電位は、最初約3.8ボルトと６
ボルトの間で変化する。消去された状態の電位の帯域が
存在する理由は、この特定の耐久曲線についてテストし
たフローティング・ゲートの全ての統計的なサンプルに
ミスアライメントとトンネル・パラメータが分布してい
るからである。同様に、プログラムされた状態に於ける
フローティング・ゲート要素のフローティング・ゲート
電位の上限と下限は−0.3ボルトと＋1.7ボルトとの間で
開始されるものとして示され、ここでも再びフローティ
ング・ゲート・メモリ・セルとトンネル・パラメータの
分布の種々の要素のミスアライメントの関数である帯域
が存在する。
図7Bは、本発明による２つのポリシリコン・メモリ・
セルのプログラム／消去窓で得られた改善を示す。図か
ら分かるように、図7Bの窓はいずれも大きくて十分大き
なセルの寿命が与えられている。全てのフローティング
・ゲート・ゲート・メモリの設計の目標は、サイクルの
数をできるだけ大きくした場合の所定のメモリ・セルの
プログラム／消去窓のサイズを最小にすることである。
セルのプログラム／消去窓で得られた改善を示す。図か
ら分かるように、図7Bの窓はいずれも大きくて十分大き
なセルの寿命が与えられている。全てのフローティング
・ゲート・ゲート・メモリの設計の目標は、サイクルの
数をできるだけ大きくした場合の所定のメモリ・セルの
プログラム／消去窓のサイズを最小にすることである。
図6Aおよび図6Bから分かるように、基板領域16を除去
することによって、図6Aの不揮発性メモリ・セル10″ま
たは図6Bの不揮発性メモリ・セル10に示すように、フ
ローティング・ゲート・チャンネル領域は第１ポリシリ
コン層24の第１部分の下の領域に延びる。基板領域16を
取り除くと、メモリ・セルの動作およびフローティング
・ゲートの最終プログラム電圧水準は下記のように変化
する。
することによって、図6Aの不揮発性メモリ・セル10″ま
たは図6Bの不揮発性メモリ・セル10に示すように、フ
ローティング・ゲート・チャンネル領域は第１ポリシリ
コン層24の第１部分の下の領域に延びる。基板領域16を
取り除くと、メモリ・セルの動作およびフローティング
・ゲートの最終プログラム電圧水準は下記のように変化
する。
高電圧VBL全体をサポートすることのできる基板領域1
6と違って、不揮発性メモリ・セル10″または10のフ
ローティング・ゲート・チャンネル領域46は、せいぜい
VFG-VTに等しい表面電位をサポートすることができるだ
けであり、ここでVTはフローティング・ゲート・チャン
ネルのしきい電圧である（第１ポリシリコン層24の第１
部分および第２ポリシリコン層26の第２部分の両方の下
部でVTは同じであると仮定する）。この値を超えると、
電位VBLの増加はすべてフローティング・ゲート・ゲー
トの下にある基板領域を更に減少させることによって消
費され、表面電位をごくわずか増加させるだけである。
6と違って、不揮発性メモリ・セル10″または10のフ
ローティング・ゲート・チャンネル領域46は、せいぜい
VFG-VTに等しい表面電位をサポートすることができるだ
けであり、ここでVTはフローティング・ゲート・チャン
ネルのしきい電圧である（第１ポリシリコン層24の第１
部分および第２ポリシリコン層26の第２部分の両方の下
部でVTは同じであると仮定する）。この値を超えると、
電位VBLの増加はすべてフローティング・ゲート・ゲー
トの下にある基板領域を更に減少させることによって消
費され、表面電位をごくわずか増加させるだけである。
従って、不揮発性メモリ・セル10′または10をプロ
グラムする場合に安定状態が達成されれば、フローティ
ング・ゲートの電位FFG（０）は、前に議論した通り、
等式（１）を変形することによって畧下記の式によって
与えられる。
グラムする場合に安定状態が達成されれば、フローティ
ング・ゲートの電位FFG（０）は、前に議論した通り、
等式（１）を変形することによって畧下記の式によって
与えられる。
VFG（０）＝〔CEVWL+CPVR+(CSCC)(VFG(0)-VT)+Q
FG（０）〕／ΣＣ ＝VR+VX （９） 図１または図６のフローティング・ゲートを消去する
場合、すなわち電子がフローティング・ゲート50から第
２ポリシリコン層の第１部分24に突き抜ける場合、不揮
発性メモリ・セル10の実施例とメモリ・セル10″の実施
例の間にはほとんど機能的な差が存在しない。第１基板
領域14がデータ電位VBLによってゼロ・ボルトに保持さ
れる場合、消去が発生する。セル10″では、フル・バー
ジョン（full version）に於ける、すなわち、基板の導
電型が変化する場合のチャンネル46の表面電位によっ
て、不揮発性メモリ・セル10の第２基板領域16の電位と
同じ機能が与えられる。
FG（０）〕／ΣＣ ＝VR+VX （９） 図１または図６のフローティング・ゲートを消去する
場合、すなわち電子がフローティング・ゲート50から第
２ポリシリコン層の第１部分24に突き抜ける場合、不揮
発性メモリ・セル10の実施例とメモリ・セル10″の実施
例の間にはほとんど機能的な差が存在しない。第１基板
領域14がデータ電位VBLによってゼロ・ボルトに保持さ
れる場合、消去が発生する。セル10″では、フル・バー
ジョン（full version）に於ける、すなわち、基板の導
電型が変化する場合のチャンネル46の表面電位によっ
て、不揮発性メモリ・セル10の第２基板領域16の電位と
同じ機能が与えられる。
従って、メモリ・セル10″を消去する場合に安定状態
が達成されると、フローティング・ゲートの電位F
FG（１）は等式（２）で説明したものと同じである。そ
の結果、プログラム／消去窓のサイズは下記の式によっ
て与えられる。
が達成されると、フローティング・ゲートの電位F
FG（１）は等式（２）で説明したものと同じである。そ
の結果、プログラム／消去窓のサイズは下記の式によっ
て与えられる。
ΔQFG／ΣＣ＝(VWL-VR)-2VX+〔（CS+CC)(FFG(0)-VT）〕
／ΣＣ この式は以前と同様に下記の式によって近似することが
できる。
／ΣＣ この式は以前と同様に下記の式によって近似することが
できる。
ΔQFG／ΣＣ＝〔（CC+CS）／ΣＣ〕×（VFG(0)-VT）−
（容量結合効率）×（VFG(0)-VT） 以前と同じ例を使用して更に下記の通り仮定する。
（容量結合効率）×（VFG(0)-VT） 以前と同じ例を使用して更に下記の通り仮定する。
VT＝２ボルト FFG(0)-VT=VGL+VX-VT＝６ボルト （結合効率）＝8.5CO/10.5CO＝0.81 従って、ΔQFG／ΣＣ＝0.81×６ボルトである。従っ
て、窓は、不揮発性メモリ・セル10について得られた窓
に対して上で計算した12ボルトではなくてわずか約５ボ
ルトである。
て、窓は、不揮発性メモリ・セル10について得られた窓
に対して上で計算した12ボルトではなくてわずか約５ボ
ルトである。
プログラム／消去窓の計算では、電圧値は実際には一
定の容量値、すなわち、?C＝CP+CE+CS+CCによって除し
たフローティング・ゲートの電荷の差に基づいていたこ
とに留意しなければならない。フローティング・ゲート
・チャンネルが消滅している場合には、これは実際の容
量の状態を表していない可能性がある。このよう場合、
もし計算が所定の外部端子電位状態に於けるフローティ
ング・ゲートの電位の差に基づいていれば、この窓はも
っと幅が広い可能性がある。フローティング・ゲートの
電荷は外部端子電位の関数ではないから、ΔQFG／ΣＣ
に基づく窓のサイズが、ここでは図示のために使用され
る。
定の容量値、すなわち、?C＝CP+CE+CS+CCによって除し
たフローティング・ゲートの電荷の差に基づいていたこ
とに留意しなければならない。フローティング・ゲート
・チャンネルが消滅している場合には、これは実際の容
量の状態を表していない可能性がある。このよう場合、
もし計算が所定の外部端子電位状態に於けるフローティ
ング・ゲートの電位の差に基づいていれば、この窓はも
っと幅が広い可能性がある。フローティング・ゲートの
電荷は外部端子電位の関数ではないから、ΔQFG／ΣＣ
に基づく窓のサイズが、ここでは図示のために使用され
る。
不揮発性メモリ・セル10または不揮発性メモリ・セル
10″のいずれかの場合、フローティング・ゲート50の状
態はチャンネル49の導電型を反転さすのに十分な電位を
第１ポリシリコン層の第２部分22に印加することによっ
て検出され、その結果、第３基板領域36の電位がチャン
ネル45に結合される。チャンネル40の導電型を反転させ
るのにまた十分な他の電位が制御電位線VWLに沿って第
２ポリシリコン層の第１部分24に印加され、その結果、
不揮発性メモリ・セル10の第２基板領域16または不揮発
性メモリ・セル10″の仮想接合部66のいずれかを第１基
板領域14に接続する。第１基板領域14によって表される
データ・ノードに検出電位を印加することによって、こ
の検出電位は各データ・ノードに於いて１の２進状態を
表すトランジスタ44の導通によって決まる値の検出電流
を発生する。フローティング・ゲート50が十分にプログ
ラムされていれば、すなわち、十分な負の電位を有して
いれば、チャンネル46の導電型は反転されず、従ってト
ランジスタ44をオフのままにし、これによって第１基板
領域14と第３基板領域36との間に電流が流れない。しか
し、もしフローティング・ゲート50が消去されれば、す
なわち、これが正の電位を有していれば、チャンネル46
の導電型は反転され、従ってトランジスタ44をオンし、
これによって第１基板領域14と第３基板領域36との間に
電流が流れる。検出電流の状態は２つの２進状態、すな
わち、それぞれプログラムされた状態と消去された状態
を表す。
10″のいずれかの場合、フローティング・ゲート50の状
態はチャンネル49の導電型を反転さすのに十分な電位を
第１ポリシリコン層の第２部分22に印加することによっ
て検出され、その結果、第３基板領域36の電位がチャン
ネル45に結合される。チャンネル40の導電型を反転させ
るのにまた十分な他の電位が制御電位線VWLに沿って第
２ポリシリコン層の第１部分24に印加され、その結果、
不揮発性メモリ・セル10の第２基板領域16または不揮発
性メモリ・セル10″の仮想接合部66のいずれかを第１基
板領域14に接続する。第１基板領域14によって表される
データ・ノードに検出電位を印加することによって、こ
の検出電位は各データ・ノードに於いて１の２進状態を
表すトランジスタ44の導通によって決まる値の検出電流
を発生する。フローティング・ゲート50が十分にプログ
ラムされていれば、すなわち、十分な負の電位を有して
いれば、チャンネル46の導電型は反転されず、従ってト
ランジスタ44をオフのままにし、これによって第１基板
領域14と第３基板領域36との間に電流が流れない。しか
し、もしフローティング・ゲート50が消去されれば、す
なわち、これが正の電位を有していれば、チャンネル46
の導電型は反転され、従ってトランジスタ44をオンし、
これによって第１基板領域14と第３基板領域36との間に
電流が流れる。検出電流の状態は２つの２進状態、すな
わち、それぞれプログラムされた状態と消去された状態
を表す。
メモリ・セル10″および10の場合、フローティング
・ゲート・トランジスタ44の断特性は、フローティング
・ゲート50のプログラムされた状態に対して不揮発性メ
モリ・セル10のフローティング・ゲート・トランジスタ
44の断特性程には十分に確立されていないため、この状
態の検出に信頼性を持たせるため、多数の戦略を使用す
ることができる。１つのアプローチは、従来の差動検出
と結合された中間の基準電流を使用して消去された状態
のより高い導通水準とプログラムされた状態のより低い
導通状態とを区別することである。第２のアプローチ
は、フローティング・ゲート・トランジスタ44のしきい
値を上方向に調整し、これによってこのトランジスタの
オン特性を遅らせ、その結果、フローティング・ゲート
が消去された状態と比較してより低い正の電位を有する
プログラム状態にある場合にフローティング・ゲート・
トランジスタ44をオフすることである。第３のアプロー
チは、CEに対してCPを十分に減少させ、FFGを一層負に
してフル・カット・オフを行うことである。メモリ・ア
レイ内にこのような検出手段を設けることは通常の技術
範囲である。
・ゲート・トランジスタ44の断特性は、フローティング
・ゲート50のプログラムされた状態に対して不揮発性メ
モリ・セル10のフローティング・ゲート・トランジスタ
44の断特性程には十分に確立されていないため、この状
態の検出に信頼性を持たせるため、多数の戦略を使用す
ることができる。１つのアプローチは、従来の差動検出
と結合された中間の基準電流を使用して消去された状態
のより高い導通水準とプログラムされた状態のより低い
導通状態とを区別することである。第２のアプローチ
は、フローティング・ゲート・トランジスタ44のしきい
値を上方向に調整し、これによってこのトランジスタの
オン特性を遅らせ、その結果、フローティング・ゲート
が消去された状態と比較してより低い正の電位を有する
プログラム状態にある場合にフローティング・ゲート・
トランジスタ44をオフすることである。第３のアプロー
チは、CEに対してCPを十分に減少させ、FFGを一層負に
してフル・カット・オフを行うことである。メモリ・ア
レイ内にこのような検出手段を設けることは通常の技術
範囲である。
II.製造方法 A.2層フォトレジストを使用してフローティング・ゲー
ト側壁接点を形成したメモリ・セル 図８ないし11は、図４に示される本発明によるメモリ
・セルを形成するときに使用する処理ステップの断面図
である。先ず図８を参照して、基板12が図示され、この
上では従来の種々の準備処理ステップが完了している。
基板12上に成長させた薄い酸化物層102が示される。こ
の二酸化シリコン層102は、基板と第１ポリシリコン層
との間を強力に結合するように所定の厚さであることが
望ましい。第１ポリシリコン層104を二酸化シリコン層1
02の上に堆積させる。次に、窒化物層106を第１ポリシ
リコン層104の表面上に堆積させる。酸化物層108を窒化
物層106の上に堆積させる。窒化物層106と酸化物層108
によって、基板上の所定の領域に不純物を添加すること
が可能になり、これによって、以下に説明するように、
自己整合パドルが作られる。次に、窒化物層106と酸化
物層108はホトレジスト114の従来の層を使用してマスク
し、上記の第１ポリシリコン層の第１と第２部分を形成
するべき部分をほ形成し、これらの部分はそれぞれ110
と112で示される。図８は、マスク114を使用して従来の
エッチング・ステップによってこれらの領域110と112か
ら窒化物（および酸化物）を取り除いた後の、不揮発性
フローティング・ゲート・メモリ素子100の状態を示
す。
ト側壁接点を形成したメモリ・セル 図８ないし11は、図４に示される本発明によるメモリ
・セルを形成するときに使用する処理ステップの断面図
である。先ず図８を参照して、基板12が図示され、この
上では従来の種々の準備処理ステップが完了している。
基板12上に成長させた薄い酸化物層102が示される。こ
の二酸化シリコン層102は、基板と第１ポリシリコン層
との間を強力に結合するように所定の厚さであることが
望ましい。第１ポリシリコン層104を二酸化シリコン層1
02の上に堆積させる。次に、窒化物層106を第１ポリシ
リコン層104の表面上に堆積させる。酸化物層108を窒化
物層106の上に堆積させる。窒化物層106と酸化物層108
によって、基板上の所定の領域に不純物を添加すること
が可能になり、これによって、以下に説明するように、
自己整合パドルが作られる。次に、窒化物層106と酸化
物層108はホトレジスト114の従来の層を使用してマスク
し、上記の第１ポリシリコン層の第１と第２部分を形成
するべき部分をほ形成し、これらの部分はそれぞれ110
と112で示される。図８は、マスク114を使用して従来の
エッチング・ステップによってこれらの領域110と112か
ら窒化物（および酸化物）を取り除いた後の、不揮発性
フローティング・ゲート・メモリ素子100の状態を示
す。
図９は、基板12内に不純物を添加した領域116を注入
する好ましいステップを示すが、このステップはオプシ
ョンである。領域112がまた不純物を添加されないこと
を保証するために、元のフォトレジスト114を素子100の
表面からはぎ取り、新しいフォトレジスト118を加え、
上記の第１ポリシリコン層の第２部分が形成されるべき
部分に対応する上記の第１ポリシリコン層112の露出し
た部分上にマスクを形成する。不純物を添加する領域
は、フォトレジスト中に形成した窓110に対応し、その
結果、基板12内の領域116にはリンのようなｎ形の不純
物が添加される。
する好ましいステップを示すが、このステップはオプシ
ョンである。領域112がまた不純物を添加されないこと
を保証するために、元のフォトレジスト114を素子100の
表面からはぎ取り、新しいフォトレジスト118を加え、
上記の第１ポリシリコン層の第２部分が形成されるべき
部分に対応する上記の第１ポリシリコン層112の露出し
た部分上にマスクを形成する。不純物を添加する領域
は、フォトレジスト中に形成した窓110に対応し、その
結果、基板12内の領域116にはリンのようなｎ形の不純
物が添加される。
本発明のオプションの特徴によれば、酸化物層108の
端部120、122、は、上記の第１ポリシリコン層の第１部
分の下で形成中の不純物を添加した領域116を自己整合
させる方法および手段として機能する。すなわち、端部
120と122は、以前に形成したフォトレジスト・エッチ11
4から残り、端部が端部120と122によって形成されてい
る窓を除いて基板12にｎ形の不純物が添加されるのを阻
止する手段を提供する。この厚さの窒化物層だけでは不
純物イオンを阻止するには十分ではなく、従ってこの機
能を提供することはできない。
端部120、122、は、上記の第１ポリシリコン層の第１部
分の下で形成中の不純物を添加した領域116を自己整合
させる方法および手段として機能する。すなわち、端部
120と122は、以前に形成したフォトレジスト・エッチ11
4から残り、端部が端部120と122によって形成されてい
る窓を除いて基板12にｎ形の不純物が添加されるのを阻
止する手段を提供する。この厚さの窒化物層だけでは不
純物イオンを阻止するには十分ではなく、従ってこの機
能を提供することはできない。
窒化物層106と酸化物層108は、自己整合されたパドル
を形成する目的のために機能し、このパドルは所定の設
計基準でのセルのサイズを縮小する助けとなる。もしこ
の自己整合機能を望まないならば、ポリシリコンを堆積
する前にマスクを使用してパドル領域を注入することに
よって工程を簡略化することができる。このポリシリコ
ンは、マスク114と反転した明暗を有するマスクを使用
し、窒化物層106と酸化物層108および関連するエッチン
グ並びに酸化ステップを必要としないで直接パターン化
することができる。
を形成する目的のために機能し、このパドルは所定の設
計基準でのセルのサイズを縮小する助けとなる。もしこ
の自己整合機能を望まないならば、ポリシリコンを堆積
する前にマスクを使用してパドル領域を注入することに
よって工程を簡略化することができる。このポリシリコ
ンは、マスク114と反転した明暗を有するマスクを使用
し、窒化物層106と酸化物層108および関連するエッチン
グ並びに酸化ステップを必要としないで直接パターン化
することができる。
次の処理ステップは、従来のエッチングを使用してマ
スク118とその下にある酸化物層108を取り除くことであ
る。したがって、この窒化物層106が残り第１ポリシリ
コン層の第１と第２部分の領域を形成する。ここで図10
を参照して、この図から分かるように、第２二酸化シリ
コン層124を第１ポリシリコン層104の表面が露出した領
域の上に従来の方法で熱成長させる。極僅かの量の酸化
物だけを窒化物層106の表面上に形成する。表面が露出
した領域の上に形成した酸化物層124は、次のステップ
のためのマスク酸化物によって構成され、次のステップ
で上記の第１ポリシリコン層104の第１と第２部分の形
成を完了する。
スク118とその下にある酸化物層108を取り除くことであ
る。したがって、この窒化物層106が残り第１ポリシリ
コン層の第１と第２部分の領域を形成する。ここで図10
を参照して、この図から分かるように、第２二酸化シリ
コン層124を第１ポリシリコン層104の表面が露出した領
域の上に従来の方法で熱成長させる。極僅かの量の酸化
物だけを窒化物層106の表面上に形成する。表面が露出
した領域の上に形成した酸化物層124は、次のステップ
のためのマスク酸化物によって構成され、次のステップ
で上記の第１ポリシリコン層104の第１と第２部分の形
成を完了する。
図11は、工程の次のステップを示し、このステップは
湿式エッチングによって選択的に窒化物層106を取り除
き、次に酸化物層124をマスクとして使用し、従来の異
方性エッチングを使用してポリシリコン層104のエッチ
ングを行う。このステップは完了したものとして図11に
示され、これによって第１ポリシリコン層104の第１領
域126と第２領域128を形成する。このエッチングは、領
域126と128との間にポリシリコン104が存在しなくなる
まで進む。次に酸化物の層を成長させ第１と第２領域12
6と128の側部を被覆する。129で示すこの酸化物の層
は、後でセル100のトンネル酸化物の一部となる。フォ
トレジスト130の薄い層を従来のスピン・サイクルを使
用して形成し、領域132を約3,000オングストロームの深
さに形成すると共に領域134を約1,000オングストローム
の深さに形成する。このステップの鍵となる特徴は、ポ
リシリコン層の上部角で薄くなるフォトレジスト層を作
ることであり、その結果、以下に説明するように、側壁
接点用のこれらのポリシリコンの角の１つを容易に露出
させることができる。
湿式エッチングによって選択的に窒化物層106を取り除
き、次に酸化物層124をマスクとして使用し、従来の異
方性エッチングを使用してポリシリコン層104のエッチ
ングを行う。このステップは完了したものとして図11に
示され、これによって第１ポリシリコン層104の第１領
域126と第２領域128を形成する。このエッチングは、領
域126と128との間にポリシリコン104が存在しなくなる
まで進む。次に酸化物の層を成長させ第１と第２領域12
6と128の側部を被覆する。129で示すこの酸化物の層
は、後でセル100のトンネル酸化物の一部となる。フォ
トレジスト130の薄い層を従来のスピン・サイクルを使
用して形成し、領域132を約3,000オングストロームの深
さに形成すると共に領域134を約1,000オングストローム
の深さに形成する。このステップの鍵となる特徴は、ポ
リシリコン層の上部角で薄くなるフォトレジスト層を作
ることであり、その結果、以下に説明するように、側壁
接点用のこれらのポリシリコンの角の１つを容易に露出
させることができる。
図12に示すように、この工程の次のステップはレジス
ト130の上側部分を取り除くことであり、その結果、第
１と第２領域126と128の上部の酸化物124の部分が露出
される。これは、従来の湿式化学エッチングによって行
われる。残されたレジスト140は、ベーキングされて感
光性を失って光に対して感光せず、その結果、フォトレ
ジストの第２層を元のレジスト上に加えることができ
る。図13に示すように、次に希望する上記の第２ポリシ
リコン層の第１部分を形成する部分以外の素子100の部
分をマスクするようにフォトレジスト142の層を加え
る。図13で分かるように、この領域144は、上記の第１
ポリシリコン層の第１部分126の上に部分的に位置して
いる。代替方法のステップでは、マスクとしてフォトレ
ジストを使用する代わりに、非感光材料を使用すること
ができ、したがって上述のように第２マスクを加える前
にマスクの感光性を失わせる必要はない。この材料は、
本発明にしたがって領域134中を同様に薄くすることが
できるように、感光性レジストに対するものと同様の粘
度と流動特性を有する必要がある。
ト130の上側部分を取り除くことであり、その結果、第
１と第２領域126と128の上部の酸化物124の部分が露出
される。これは、従来の湿式化学エッチングによって行
われる。残されたレジスト140は、ベーキングされて感
光性を失って光に対して感光せず、その結果、フォトレ
ジストの第２層を元のレジスト上に加えることができ
る。図13に示すように、次に希望する上記の第２ポリシ
リコン層の第１部分を形成する部分以外の素子100の部
分をマスクするようにフォトレジスト142の層を加え
る。図13で分かるように、この領域144は、上記の第１
ポリシリコン層の第１部分126の上に部分的に位置して
いる。代替方法のステップでは、マスクとしてフォトレ
ジストを使用する代わりに、非感光材料を使用すること
ができ、したがって上述のように第２マスクを加える前
にマスクの感光性を失わせる必要はない。この材料は、
本発明にしたがって領域134中を同様に薄くすることが
できるように、感光性レジストに対するものと同様の粘
度と流動特性を有する必要がある。
より詳細な図14から分かるように、酸化物層124の一
部は、上述の工程によって露出され、次にこの露出した
酸化物表面は湿式エッチングされ、上記の第１ポリシリ
コン層の第１部分126の側壁146の一部を露出するのに十
分な量を取り除かれる。この酸化物の湿式エッチングが
完了し、酸化物層124の部分148がこれによって取り除か
れた後、図15から分かるように、次にフォトレジスト14
0と142の残りは、露出した第１部分126の側壁146の一部
を残して取り除かれる。図16に示すように、次にポリシ
リコンの第２層150を素子100の全ての露出した表面上に
形成する。
部は、上述の工程によって露出され、次にこの露出した
酸化物表面は湿式エッチングされ、上記の第１ポリシリ
コン層の第１部分126の側壁146の一部を露出するのに十
分な量を取り除かれる。この酸化物の湿式エッチングが
完了し、酸化物層124の部分148がこれによって取り除か
れた後、図15から分かるように、次にフォトレジスト14
0と142の残りは、露出した第１部分126の側壁146の一部
を残して取り除かれる。図16に示すように、次にポリシ
リコンの第２層150を素子100の全ての露出した表面上に
形成する。
図17Aと図17Bおよび図17Cは、本発明によるポリシリ
コンの上記の第２層150内に第１と第２領域を形成する
２つの代替案を示す。図17Aで分かるように、フォトレ
ジスト層151を加え、第２ポリシリコン層150の第１と第
２領域152と154をそれぞれ形成するためのマスクを設け
る。フォトレジスト層151によって露出された第２ポリ
シリコン層150の部分156（影で示す）は、次にエッチン
グされ、分離した部分152と154を形成する。
コンの上記の第２層150内に第１と第２領域を形成する
２つの代替案を示す。図17Aで分かるように、フォトレ
ジスト層151を加え、第２ポリシリコン層150の第１と第
２領域152と154をそれぞれ形成するためのマスクを設け
る。フォトレジスト層151によって露出された第２ポリ
シリコン層150の部分156（影で示す）は、次にエッチン
グされ、分離した部分152と154を形成する。
図17Bと17Cは、第２ポリシリコン層150をパターン化
して更にメモリ・セルを小型化する代替方法を示す。こ
れらの図では、図17Aの構造と類似する構造を′を付け
て示す。これには、下記の２つの別のステップが必要で
ある。（１）マスク151を加える前にマスク酸化物157を
形成する必要がある。（２）終了点を検出して第２ポリ
シリコン層150をエッチングした後、図17Cに示すよう
に、160で示す不必要なポリシリコン「ストリンガ」を
取り除く間に、158で示す「ポリシリコン第２層のブリ
ッジ」をマスクするために第２マスク164を必要とす
る。162で示すように、極く少量のポリシリコン第２層
のブリッジ158のみがこのステップの間に取り除かれ
る。図17Bから分かるように、セル100が小型である理由
は、第１部分126の上に存在する第２ポリシリコン層の
第２部分154の全てではないにしてもかなりの部分が取
り除かれることを示しているからである。
して更にメモリ・セルを小型化する代替方法を示す。こ
れらの図では、図17Aの構造と類似する構造を′を付け
て示す。これには、下記の２つの別のステップが必要で
ある。（１）マスク151を加える前にマスク酸化物157を
形成する必要がある。（２）終了点を検出して第２ポリ
シリコン層150をエッチングした後、図17Cに示すよう
に、160で示す不必要なポリシリコン「ストリンガ」を
取り除く間に、158で示す「ポリシリコン第２層のブリ
ッジ」をマスクするために第２マスク164を必要とす
る。162で示すように、極く少量のポリシリコン第２層
のブリッジ158のみがこのステップの間に取り除かれ
る。図17Bから分かるように、セル100が小型である理由
は、第１部分126の上に存在する第２ポリシリコン層の
第２部分154の全てではないにしてもかなりの部分が取
り除かれることを示しているからである。
上で説明したように、図17B、17Cの方法ではどれ位の
第２ポリシリコン層がエッチングで取り除かれるかによ
って、部分159は第１ポリシリコン層の第１部分126の上
部表面に残ることができる。しかし、この工程は、また
このような足を取り除くために部分154の内部をもっと
深く切り取ることもできる。側壁146と接触するために
部分154との間に十分な接点が残されている限り、メモ
リ・セル100′は依然として動作できる。この部分159
は、図１に示す第２ポリシリコン層の第２部分26によっ
て作られる重なりとは同じではないことに留意のこと。
後者の場合、図17Aに示すように、例えばエッチング阻
止層にエッチングを戻す必要がない、またはブリッジを
保護するマスクを必要としないことによって、処理は上
述の工程から大きく簡略化される。図１の第２部分26の
重なりは、簡単なマスクとエッチングを戻すステップに
よって作られる。上述の複雑なブリッジを形成する工程
の利点は、重なりが形成されるメモリ・セルと比較して
小型メモリ・セルが作られることである。
第２ポリシリコン層がエッチングで取り除かれるかによ
って、部分159は第１ポリシリコン層の第１部分126の上
部表面に残ることができる。しかし、この工程は、また
このような足を取り除くために部分154の内部をもっと
深く切り取ることもできる。側壁146と接触するために
部分154との間に十分な接点が残されている限り、メモ
リ・セル100′は依然として動作できる。この部分159
は、図１に示す第２ポリシリコン層の第２部分26によっ
て作られる重なりとは同じではないことに留意のこと。
後者の場合、図17Aに示すように、例えばエッチング阻
止層にエッチングを戻す必要がない、またはブリッジを
保護するマスクを必要としないことによって、処理は上
述の工程から大きく簡略化される。図１の第２部分26の
重なりは、簡単なマスクとエッチングを戻すステップに
よって作られる。上述の複雑なブリッジを形成する工程
の利点は、重なりが形成されるメモリ・セルと比較して
小型メモリ・セルが作られることである。
B.窒化物を使用してフローティング・ゲート側壁を形成
したメモリ・セル 図18ないし20に示す断面図は、本発明による上に説明
した側壁接点を形成する一連の代替処理ステップを図示
す。先ず図18を参照して、このステップは、窒化物202
の別の層がセル200の上に形成されることを示す。これ
は、第１ポリシリコン層104の第１と第２層126と128の
両方の周辺に酸化物層124を設ける上述した図11に示す
ステップに代わるものである。次に、第１ポリシリコン
層104の側壁部分204と206を除いて全ての表面領域から
異方性工程によって窒化物層202を取り除く。図19から
分かるように、次にマスク・ステップを実行し、露出し
た側壁206を残してフォトレジスト207を側壁204の上に
位置させる。次に、酸化物層124を侵さないように十分
に選択的なエッチングを使用する等方性エッチングを使
用し、この露出した窒化物206を取り除く。
したメモリ・セル 図18ないし20に示す断面図は、本発明による上に説明
した側壁接点を形成する一連の代替処理ステップを図示
す。先ず図18を参照して、このステップは、窒化物202
の別の層がセル200の上に形成されることを示す。これ
は、第１ポリシリコン層104の第１と第２層126と128の
両方の周辺に酸化物層124を設ける上述した図11に示す
ステップに代わるものである。次に、第１ポリシリコン
層104の側壁部分204と206を除いて全ての表面領域から
異方性工程によって窒化物層202を取り除く。図19から
分かるように、次にマスク・ステップを実行し、露出し
た側壁206を残してフォトレジスト207を側壁204の上に
位置させる。次に、酸化物層124を侵さないように十分
に選択的なエッチングを使用する等方性エッチングを使
用し、この露出した窒化物206を取り除く。
次にフォトレジスト207で取り除き、208で示すよう
に、全ての露出した表面上にトンネル酸化物を成長させ
る。酸化物102は所定の薄い厚さであり、第１ポリシリ
コン層104の第１部分126と基板領域116との間に存続す
ることに留意のこと。第１部分126と窒化物側壁204との
間の210と同様に、若干の再酸化による浸蝕があること
にもまた留意のこと。次のステップは、標準の湿式エッ
チングを使用して窒化物側壁204を取り除き、上述した
図16から始まるポリシリコンの第２層を堆積する工程に
進む。
に、全ての露出した表面上にトンネル酸化物を成長させ
る。酸化物102は所定の薄い厚さであり、第１ポリシリ
コン層104の第１部分126と基板領域116との間に存続す
ることに留意のこと。第１部分126と窒化物側壁204との
間の210と同様に、若干の再酸化による浸蝕があること
にもまた留意のこと。次のステップは、標準の湿式エッ
チングを使用して窒化物側壁204を取り除き、上述した
図16から始まるポリシリコンの第２層を堆積する工程に
進む。
本発明は、ｎチャンネル技術を使用して説明された。
しかし、ｐチャンネル技術を使用することは通常の技術
の範囲内である。この点に関して、上述の電位は極性が
反対になる。ここに説明した発明の概念から逸脱するこ
となく、本発明に対する他の変更および変形を行うこと
ができることが理解できる。したがって、本発明は、添
付の請求項の範囲によってのみ限定される。
しかし、ｐチャンネル技術を使用することは通常の技術
の範囲内である。この点に関して、上述の電位は極性が
反対になる。ここに説明した発明の概念から逸脱するこ
となく、本発明に対する他の変更および変形を行うこと
ができることが理解できる。したがって、本発明は、添
付の請求項の範囲によってのみ限定される。
Claims (32)
- 【請求項１】第１表面を有する第１導電型の基板； 上記の第１表面から間隔を開けて位置し、第１部分およ
び上記の第１部分から電気的に絶縁された第２部分を有
する第１ポリシリコン層であって、上記の第１部分は上
記の基板から間隔を開けて位置する平坦な底部表面を有
すると共に上記の底部表面に対して実質的に垂直な少な
くとも１つの側壁を有する上記の第１ポリシリコン層；
および 上記の第１表面から間隔を開けて位置し、第１部分と、
この第１部分から電気的に絶縁された第２部部分とを有
する第２ポリシリコン層であって、上記の第２ポリシリ
コン層の上記の第２部分は上記の側壁と電気的に接触す
る少なくとも１つの表面を有する上記の第２ポリシリコ
ン層； によって構成されることを特徴とする集積回路素子。 - 【請求項２】上記の基板は第１基板領域と第２基板領域
を有し、上記の各領域は上記の第１導電型と逆の第２導
電型であり、上記の各基板領域は上記の第１表面に配設
されると共に所定の境界を有し、上記の第１ポリシリコ
ン層の上記の第１部分の境界は上記の第２基板領域の境
界と位置合わせされることを特徴とする請求項１記載の
集積回路素子。 - 【請求項３】上記の基板は第１基板領域と第２基板領域
とを有し、上記の各領域は上記の第１導電型と逆の第２
導電型であり、上記の各基板領域は上記の第１表面に配
設されると共に所定の境界を有し、上記の第１ポリシリ
コン層の上記の第１部分は上記の第２基板領域と容量結
合されることを特徴とする請求項１記載の集積回路素
子。 - 【請求項４】上記の第２ポリシリコン層の上記の第２部
分は、上記の第１ポリシリコン層の上記の第１部分と部
分的に重なってこれと接触することを特徴とする請求項
１記載の集積回路素子。 - 【請求項５】上記の第２ポリシリコン層の上記の第２部
分は、上記の第１ポリシリコン層の上記の第１部分の上
記の側壁のみと接触することを特徴とする請求項１記載
の集積回路素子。 - 【請求項６】上記の第２ポリシリコン層の上記の第２部
分は、上記の第１ポリシリコン層の上記の第１部分の上
記の側壁の一部のみと接触することを特徴とする請求項
５記載の集積回路素子。 - 【請求項７】上記の第２ポリシリコン層の上記の第２部
分のいずれの部分も上記の第１導電層の側壁によって形
成された垂直面と交差しないように形成されることを特
徴とする請求項１記載の集積回路素子。 - 【請求項８】第１導電型の基板層であって、第１表面を
有すると共に上記の第１表面に配設され上記の第１導電
型と逆の第２導電型である第１基板領域を有する上記の
基板層； 所定の第１厚さを有する上記の第１表面上の第１二酸化
シリコン層； 上記の第１二酸化シリコン層上に形成され、第１部分と
第２部分を有する第１ポリシリコン層であって、上記の
第１および第２部分は相互に対して電気的に絶縁される
と共に上記の第１基板領域から間隔を開けて位置し、上
記の第１部分は上記の第１表面に対して実質的に垂直な
少なくとも１つの側壁を有する上記の第１ポリシリコン
層； 上記の側壁の少なくとも１部を除いて上記の第１ポリシ
リコン層の上記の第１および第２部分上に位置し、所定
の第２厚さを有する第２二酸化シリコン層；および 上記の第２二酸化シリコン層上に位置し、上記の第１基
板領域と上記の第１ポリシリコン層の上記の第１部分と
の間に延びて上記の第１半導体層の上記の第１部分の所
定の部分と重なる第１部分、および上記の側壁と電気的
に接触する少なくとも１つの表面を有し上記の第１ポリ
シリコン層の上記の第１部分と上記の第２部分との間に
延び上記の第１ポリシリコン層の上記の第２の部分と所
定量だけ重なる第２部分を有する第２ポリシリコン層； によって構成されることを特徴とする電気的に可変な不
揮発性メモリ・セル。 - 【請求項９】上記の第２二酸化シリコン層は上記の第１
二酸化シリコン層よりも厚さが厚いことを特徴とする請
求項８記載の電気的に可変な不揮発性メモリ・セル。 - 【請求項１０】第１導電型の基板であって、第１表面を
有すると共に第１基板領域と第２基板領域を有し、上記
の各基板領域は上記の第１表面に配設され、上記の第１
導電型と逆の第２導電型である上記の基板； 第１データ電位と第２データ電位の１つを上記の第１基
板領域に選択的に印加する手段であって、上記のセルに
記憶されるべきデータが１の２進状態を有する場合に上
記の第１データ電位が印加され、上記のセルに記憶され
るべきデータが他方の２進状態を有する場合に上記の第
２データ電位が印加される上記の手段； 上記の第１表面から間隔を開けて位置し、上記の第２基
板領域に容量結合された第１部分と上記の第１部分から
電気的に絶縁された第２分部分を有する電気的に絶縁さ
れた第１ポリシリコン層であって、上記の第１部分は上
記の基板の上記の第１表面と平行で平坦な底部表面を有
すると共に上記の底部表面に実質的に垂直な少なくとも
１つの側壁を有する上記の電気的に絶縁された第１ポリ
シリコン層と； 上記の第１基板領域と上記の第２基板領域との間に延び
上記の第１表面から間隔を開けて位置し上記の第１ポリ
シリコン層の上記の第１部分に容量結合された第１部
分、および上記の第１部分から電気的に絶縁された第２
部分を有する電気的に絶縁された第２ポリシリコン層で
あって、上記の第２ポリシリコン層の上記の第２部分が
上記の第１ポリシリコン層の上記の第２部分に容量結合
され上記の側壁と電気的に接触する少なくとも１つの表
面を有する上記の電気的に絶縁された第２ポリシリコン
層； 第１バイアス電位を上記の第１ポリシリコン層の上記の
第２部分に選択的に印加する手段および； 第１制御電位を上記の第２ポリシリコン層の上記の第１
部分に選択的に印加する手段であって、上記の第１制御
電位は上記の各基板領域の間の上記の基板の導電型を上
記の第２導電型に反転させて上記の第１基板領域の電位
を上記の第２基板領域に電気的に結合し、上記の第１デ
ータ電位を上記の第１基板領域に印加し、上記の制御電
位を上記の第２ポリシリコン層の上記の第１部分に印加
して上記の１の２進状態に記憶する場合、電子が上記の
第１ポリシリコン層の上記の第２部分から上記の第２ポ
リシリコン層の上記の第２部分に導入されるように、上
記の制御電位、上記のデータ電位、および上記のバイア
ス電位が選択され、上記の第２データ電位を上記の第１
基板領域に印加し、上記の制御電位を上記の第２ポリシ
リコン層の上記の第１部分に印加して上記の他方の２進
状態を記憶する場合、電子が上記の第１ポリシリコン層
の上記の第１部分から除去されるように、上記の制御電
位、上記のデータ電位、および上記のバイアス電位が更
に選択される上記の手段； によって構成されることを特徴とする電気的に可変な不
揮発性メモリ・セル。 - 【請求項１１】上記の第２基板領域の境界が上記の第１
ポリシリコン層の上記の第１部分に境界と位置合わせさ
れることを特徴とする請求項10記載の電気的に可変な不
揮発性メモリ・セル。 - 【請求項１２】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分と部
分的に重なることを特徴とする請求項10記載の電気的に
可変な不揮発性メモリ・セル。 - 【請求項１３】上記の第２基板領域の境界が上記の第１
ポリシリコン層の上記の第１部分の境界と位置合わせさ
れることを特徴とする請求項12記載の電気的に可変な不
揮発性メモリ・セル。 - 【請求項１４】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分の上
記の側壁のみと接触することを特徴とする請求項10記載
の電気的に可変な不揮発性メモリ・セル。 - 【請求項１５】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分の上
記の側壁の一部のみと接触することを特徴とする請求項
14記載の電気的に可変な不揮発性メモリ・セル。 - 【請求項１６】上記の第２基板領域の境界が上記の第１
ポリシリコン層の上記の第１部分の境界と位置合わせさ
れることを特徴とする請求項14記載の電気的に可変な不
揮発性メモリ・セル。 - 【請求項１７】上記の第１ポリシリコン層の上記の第２
部分は上記のメモリ・セルのプログラム電極によって構
成され、上記の第１ポリシリコン層の第１部分と上記の
第２ポリシリコン層の第２部分は上記のメモリ・セルの
フローティング・ゲートによって構成され、上記の第２
ポリシリコン層の第１部分は上記のメモリ・セルに対す
る消去電極によって構成されることを特徴とする請求項
10記載の電気的に可変な不揮発性メモリ・セル。 - 【請求項１８】第１表面と第１基板領域を有する第１導
電型の基板であって、上記の第１基板領域は上記の第１
表面に配設され上記の第１導電型と逆の第２導電型であ
る上記の基板； 第１データ電位と第２データ電位の１つを上記の第１基
板領域に選択的に印加する手段であって、上記のセルに
記憶されるべきデータが１の２進状態を有する場合に上
記の第１データ電位が印加され、上記のセルに記憶され
るべきデータが他方の２進状態を有する場合に上記の第
２データ電位が印加される上記の手段； 上記の第１表面から間隔を開けて位置し、第１部分と第
２部分を有する電気的に絶縁された第１ポリシリコン層
であって上記の第１および第２部分は相互に対して絶縁
されると共に上記の第１基板領域から間隔を開けて位置
し、上記の第１部分は上記の基板の上記の第１表面と平
行で平坦な底部表面を有すると共に上記の底部表面に実
質的に垂直な少なくとも１つの側壁を有する上記の電気
的に絶縁された第１ポリシリコン層； 上記の第１基板領域と上記の第１ポリシリコン層の上記
の第１部分との間に延び、上記の第１ポリシリコン層の
上記の第１部分の所定の部分と重なり、上記の第１ポリ
シリコン層の上記の第１部分と容量結合された第１部
分、および上記の第１部分から電気的に絶縁された第２
部分を有し、上記の第１表面から間隔を開けて位置する
電気的に絶縁された第２ポリシリコン層であって、上記
の第２ポリシリコン層の上記の第２部分は第１ポリシリ
コン層の上記の第２部分と容量結合されると共に上記の
側壁と電気的に接触する少なくとも１つの表面を有する
上記の電気的に絶縁された第２ポリシリコン層； 第１バイアス電位を上記の第１ポリシリコン層の上記の
第２部分に選択的に印加する手段；および 第１制御電位を上記の第２ポリシリコン層の上記の第１
部分に選択的に印加する手段であって、上記の第１デー
タ電位を上記の第１基板領域に印加し、上記の制御電位
を上記の第２ポリシリコン層の上記の第１部分に印加し
て上記の１の２進状態を記憶する場合、電子が上記の第
１ポリシリコン層の上記の第２部分から上記の第２ポリ
シリコン層の上記の第２部分に導入されるように、上記
の制御電位、上記のデータ電位、および上記のバイアス
電位が選択され、上記の第２データ電位を上記の第１基
板領域に印加し、上記の制御電位を上記の第２ポリシリ
コン層の上記の第１部分に印加して上記の他方の２進状
態を記憶する場合、電子が上記の第１ポリシリコン層の
上記の第１部分から除去されるように、上記の制御電
位、上記のデータ電位、および上記のバイアス電位が更
に選択される上記の手段； によって構成されることを特徴とする電気的に可変な不
揮発性メモリ・セル。 - 【請求項１９】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分と部
分的に接触することを特徴とする請求項18記載の電気的
に可変な不揮発性メモリ・セル。 - 【請求項２０】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分の上
記の側壁のみと接触することを特徴とする請求項18記載
の電気的に可変な不揮発性メモリ・セル。 - 【請求項２１】上記の第２ポリシリコン層の上記の第２
部分が上記の第１ポリシリコン層の上記の第１部分の上
記の側壁の１部のみと接触することを特徴とする請求項
20記載の電気的に可変な不揮発性メモリ・セル。 - 【請求項２２】第１導電層と第２導電層との間に側壁接
点を形成する方法であって、上記の第１導電層は基板の
表面上対して形成され、上記の基板と実質的に平行で平
坦な底部表面を有すると共に上記の底部表面に実質的な
垂直な少なくとも１つの側壁を有する上記の方法におい
て、上記の方法は： 絶縁層を形成して上記の第１導電層の全ての露出した面
を被覆する第１のステップ； 上記の第１導電層の上部角の周辺で第１マスク層が薄く
なるように上記の絶縁層の表面上に上記の第１マスク層
を堆積する第２のステップ； 上記の第１マスク層の一部を取り除き上記の導体の上部
角で絶縁層を露出させる第３のステップ； 第２マスク層を堆積して上記の第１導電層の１つの側壁
上の側壁接点を形成するべき部分を除く全ての部分をマ
スクする第４のステップ； 上記の絶縁層の露出された部分を取り除き、上記の第１
導電層の側壁の少なくとも一部を露出させる第５のステ
ップ； 上記の第１と第２のマスク層を取り除く第６のステッ
プ； 全ての表面上に上記の第２導電層を形成する第７のステ
ップ； 露出した側壁で上記の第１導電層と接触し、上記の第１
導電層の一部分の上に部分的に位置している上記の第２
導電層の部分をマスクする第８のステップ；および 上記の第２導電層の露出した部分を取り除く第９のステ
ップ； によって構成されることを特徴とする方法。 - 【請求項２３】基板領域（116）は、その境界が上記の
第１導電層（126）の境界と位置合わせされた状態で、
その第１の導電層（126）の下に形成され、上記の基板
領域及び第１の導電層が、 上記の第１のステップに先立ち、基板（12）の上に導電
性物質（104）を堆積させる第10のステップ； 上記の堆積された導電性物質（104）の上に第３マスク
層（118）を形成する第11のステップ； 上記の第１導電層を形成する場所において上記の第３マ
スク層（118）の一部を除去する第12のステップ； 上記の基板領域（116）を形成するために、上記の第３
マスク層（118）の除去された一部を通じてドーパント
を上記の基板にイオン注入する第13のステップ； 上記の第３マスク層（118）を除去する第14のステッ
プ； 上記の基板領域（116）の上に位置する堆積された導電
性物質（104）の上に第４マスク層（124）を形成する第
15のステップ； 上記の第１の導電層を形成するために、上記の第４マス
ク層によって覆われない導電性物質（104）の上記の層
の一部を除去する第16のステップ； によって形成されることを特徴とする請求項22記載の方
法。 - 【請求項２４】上記の第１導電層と第２導電層の各々が
ポリシリコンから成ることを特徴とする請求項22記載の
方法。 - 【請求項２５】第１絶縁層を形成する上記のステップ１
は、二酸化シリコン層を形成するステップを有すること
を特徴とする請求項22記載の方法。 - 【請求項２６】上記の第１マスク層は、フォトレジスト
によって構成され、第１マスク層を堆積するステップは
上記の第２マスク層を加えることができるように上記の
第１マスク層を非感光化するステップ２によってさらに
構成されることを特徴とする請求項22記載の方法。 - 【請求項２７】シリコン基板上の異なるポリシリコン層
の間に側壁接点を形成する方法において、上記の方法
は： 上記のシリコン基板上に二酸化シリコンの第１層を形成
するステップ； 上記の第１二酸化シリコン層の上部にポリシリコンの第
１層を形成するステップ； 上記のポリシリコン層の一部が残される上記のポリシリ
コン層の表面の一部をマスクするステップ； 上記のポリシリコン層の上記の露出した部分を取り除く
ステップ； 上記のマスクを取り除くステップ； 露出した全ての表面上に窒化物層を形成するステップ； 上記の第１ポリシリコン層の側壁部分を除いて全ての領
域の上記の窒化物層を取り除くステップ； 上記の第１ポリシリコン層の側壁の１つの上にマスクを
形成するステップ； 上記のマスクによって保護されていない側壁窒化物を取
り切り除くステップ； 上記のマスクを取り除くステップ； 上記の残された側壁窒化物の露出した表面を除いて全て
の露出した表面上に第２二酸化シリコン層を形成するス
テップ； 残された側壁窒化物を取り除くステップ； 露出した全ての表面上に上記の第２ポリシリコン層を形
成するステップ； 上記の第２ポリシリコン層をマスクし、上記の第１ポリ
シリコン層の露出した側壁で上記の第１ポリシリコン層
の上記の部分と接触し上記の第１ポリシリコン層の上記
の部分の上に部分的に位置している一部分をマスクする
ステップ；および 上記の第２ポリシリコン層の露出した部分を取り除くス
テップ； によって構成されることを特徴とする方法。 - 【請求項２８】シリコン基板上に電気的に可変な不揮発
性メモリ・セルを形成する方法において、上記の方法
は： 上記の基板上に所定の厚さの二酸化シリコンの第１層を
形成する第１のステップ； 上記の第１二酸化シリコン層の上部に第１ポリシリコン
層を形成する第２のステップ； 窒化物の第１層を形成し、次に上記の二酸化シリコン層
の下の基板中に注入するイオンを阻止するのに十分な所
定の厚さの二酸化シリコンの第２層を上記の第１ポリシ
リコン層の表面上に形成する第３のステップ； 上記の第１ポリシリコン層の第１と第２部分を形成する
部分を除く全ての部分の上記の第１窒化物層と上記の第
２二酸化シリコン層の表面をマスクする第４のステッ
プ； 上記の第１窒化物層と上記の第２二酸化シリコン層の露
出した部分を取り除く第５のステップ； 上記の第１ポリシリコン層の第２部分が形成される部分
に対応する上記の第１ポリシリコン層の露出した部分上
に第１マスクを形成する第６のステップ； 上記の第１ポリシリコン層の第１部分に対応する上記の
第１ポリシリコン層の露出した領域内の上記の第１ポリ
シリコン層の下の基板中に不純物を添加した領域を注入
する第７のステップ； 上記の第１マスクと上記の第２二酸化シリコン層を取り
除く第８のステップ； 上記の第１ポリシリコン層の露出した表面上に第３二酸
化シリコン層を熱的に成長させる第９のステップ； 上記の窒化物層と上記の第３二酸化シリコン層によって
マスクされていない上記の第１ポリシリコン層の全てを
取り除き、これによって上記の第１ポリシリコン層の上
記の第１と第２部分を形成する第10のステップ； 第４二酸化シリコン層を形成し上記の第１ポリシリコン
層の上記の第１と第２部分の側壁を被覆する第11のステ
ップ； 上記の第１ポリシリコン層の上部角の周辺で第２マスク
が薄くなるように上記の第２マスクを堆積する第12のス
テップ； 上記の第２マスクの一部を取り除き、上記の第１ポリシ
リコン層の上記の第１と第２部分の上部角で上記の第３
と第４二酸化シリコン層の部分を露出させる第13のステ
ップ； 第３マスクを堆積して、第２ポリシリコン層の第１と第
２部分が形成される部分を除く全ての部分をマスクする
第14のステップ； 上記の第４二酸化シリコン層と下部に位置する第３二酸
化シリコン層の露出した部分の所定の部分を取り除き、
上記の第１ポリシリコン層の上記の第１部分の側壁の１
つの一部を露出させる第15のステップ； 上記の第２のマスクと第３のマスクを取り除く第16のス
テップ； 露出した全ての表面上に上記の第２ポリシリコン層を形
成する第17のステップ； 上記の第２ポリシリコン層をマスクし、上記の第１ポリ
シリコン層の上記の第１部分の上に部分的に位置すると
共に上記の第１二酸化シリコン層の上に部分的に位置す
る第１部分および上記の第１ポリシリコン層の露出した
側壁で上記の第１ポリシリコン層の上記の第１部分と接
触すると共に上記の第１ポリシリコン層の上記の第２部
分の上に部分的に位置する第２部分をマスクする第18の
ステップ；および 上記の第２ポリシリコン層の露出した部分を取り除く第
19のステップ； によって構成されることを特徴とする方法。 - 【請求項２９】上記の第２マスクは、フォトレジストに
よって構成され、上記の第２マスクを堆積するステップ
は第３マスクを加えることができるように上記の第２マ
スクを非感光性化するステップ12によってさらに構成さ
れることを特徴とする請求項28記載の方法。 - 【請求項３０】上記の第２ポリシリコン層をマスクして
第１と第２部分を形成するステップは、エッチング阻止
層までエッチングを戻すステップ18を有することを特徴
とする請求項28記載の方法。 - 【請求項３１】上記の第２ポリシリコン層の第１と第２
部分を形成するステップは： 上記の第２ポリシリコン層の表面上にマスク酸化物を形
成するステップ； 上記のマスク酸化物と上記の第２ポリシリコン層をマス
クし、上記の第１ポリシリコン層の上記の第１部分の上
に部分的に位置すると共に上記の第１酸化物層の上に部
分的に位置する第１部分および上記の第１ポリシリコン
層の露出した側壁で上記の第１ポリシリコン層の上記の
第１部分と接触すると共に上記の第１ポリシリコン層の
上記の第２部分の上に部分的に位置する第２部分をマス
クするステップ； 上記のマスク酸化物と上記の第２半導体層の露出した部
分を終了点の検出を行ってエッチングし、ポリシリコン
のブリッジを形成するステップ； 上記の第２ポリシリコン層の上記の第２部分のポリシリ
コン・ブリッジ部分をマスクするステップ；および 上記の第２半導体層の露出した部分をエッチングし、上
記の第２半導体層内の望ましくないポリシリコンのスト
リンガを取り除くステップ； によってさらに構成されることを特徴とする請求項28記
載の方法。 - 【請求項３２】シリコン基板上に電気的に可変は不揮発
性メモリ・セルを形成する方法において、上記の方法
は： 上記の基板上に所定の厚さの二酸化シリコンの第１層を
形成するステップ； 上記の第１二酸化シリコン層の上部に第１ポリシリコン
層を形成するステップ； 窒化物の第１層を形成し、次に上記の二酸化シリコン層
の下の基板中に注入するイオンを阻止するのに十分な所
定の厚さの二酸化シリコンの第２層を上記の第１ポリシ
リコン層の表面上に形成するステップ； 上記の第１ポリシリコン層の第１と第２部分を形成する
部分を除く全ての部分の上記の第１窒化物層と上記の第
２二酸化シリコン層の表面をマスクするステップ； 上記の第１窒化物層と上記の第２二酸化シリコン層の露
出した部分を取り除くステップ； 上記の第１ポリシリコン層の第２部分が形成される部分
に対応する上記の第１ポリシリコン層の露出した部分上
に第１マスクを形成するステップ； 上記の第１ポリシリコン層の第１部分に対応する上記の
第１ポリシリコン層の露出した領域内の上記の第１ポリ
シリコン層の下の基板中に不純物を添加した領域を注入
するステップ； 上記の第１マスクと上記の第２二酸化シリコン層を取り
除くステップ； 上記の第１ポリシリコン層の露出した表面上に第３二酸
化シリコン層を熱的に成長させるステップ； 上記の窒化物層と上記の第３二酸化シリコン層によって
マスクされていない上記の第１ポリシリコン層の全てを
取り除き、これによって上記の第１ポリシリコン層の上
記の第１と第２部分を形成するステップ； 全ての露出した表面上に第２窒化物層を形成するステッ
プ； 上記の第１ポリシリコン層の側壁部分を除く全ての領域
の上記の第２窒化物層を取り除くステップ； 上記の第１ポリシリコン層の１つの側壁上にマスクを形
成するステップ； 上記のマスクによって保護されていない側壁窒化物の全
てを取り除くステップ； 上記のマスクを取り除くステップ； 上記の残された側壁窒化物の露出した表面を除く全ての
露出した表面上に第４二酸化シリコン層を形成するステ
ップ； 残された側壁窒化物を取り除くステップ； 上記の基板の表面にわたって第２のポリシリコン層を形
成するステップ； 上記の第２ポリシリコン層をマスクし、上記の第１ポリ
シリコン層の上記の第１部分の上に部分的に位置すると
共に上記の第１酸化物層の上に部分的に位置する第１部
分および上記の第１ポリシリコン層の露出した側壁で上
記の第１ポリシリコン層の上記の第１部分と接触すると
共に上記の第１ポリシリコン層の上記の第２部分の上に
部分的に位置する第２部分をマスクするステップ；およ
び 上記の第２ポリシリコン層の露出した部分を取り除くス
テップ； によって構成されることを特徴とする方法。
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| EP0429509A1 (en) | 1991-06-05 |
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