JPH04502232A

JPH04502232A - 不揮発性の電気的に可変なメモリ・セルに側壁接点を形成する方法と装置

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Publication number: JPH04502232A
Application number: JP1508787A
Authority: JP
Inventors: イェー　ビング
Original assignee: ザイカー　インコーポレーテッド
Priority date: 1988-08-03
Filing date: 1989-07-21
Publication date: 1992-04-16
Anticipated expiration: 2011-07-03
Also published as: WO1990001804A1; EP0429509B1; KR0165855B1; DE68928501D1; ATE161360T1; EP0429509A1; KR900702577A; EP0429509A4; JP2512181B2; DE68928501T2; US5023694A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】の′″″″″　に可゛なメモリ・セルに鉾　占　ノ　る　と壮本発明は、一般的に改良された集積回路の２層ポリシリコンによる電気的に消去可能な不揮発性メモリ・セルに関し、更に詳しくは、上記のセル内の上記の第１ポリシリコン層の一部と上記の第２ポリシリコン層の一部との間に側壁接点を形成する方法と装置に関する。

光里■宵景従来技術では、１ｆＢが印加されていない場合にはデ〜りを無期限に記憶し、記憶されているデータを選択的に変更またはプログラムする能力を有する集積回路によるメモリ素子が開発されている。ここで特に興味のあるのは、不揮発性メモリ・セルであり、これは不揮発性要素としてフローティング・ゲートを使用している。例えば、米国特許第４，３１４，２６５号を参照すると、これは４つのポリシリコン層とフローティング・ゲートを使用した一不揮発性メモリ・セルを開示し、米国特許第４，２７４，０１２号は３つのポリシリコン層とフローティング・ゲートを使用し、基板結合を有する不揮発性メモリ・セルを開示している。

これらの不揮発性メモリのいずれも、技術上周知のように、不揮発性ランダム・アクセス・メモリ　（ＮＯＶＲＡＭ）と電気的に消去およびプログラム可能な読み出し専用メモリ　（ＥＥＦＲＯＭ）を形成するように構成することができる。

米国特許第４’、　３００．２１２号を参照すると、これはＮＯＶＲＡＭ素子を開示し、米国特許第４．４８６，７６９号はＥＥＦＲＯＭ素子を開示している。

例えば、米国特許第４，２７４，０１２号の場合、開示されている不揮発性メモリ・セルは３層のポリシリコンを有し、各層は、−ｇ的に基板および相互ム二対して二酸化シリコン層によって絶縁されている。第１ポリシリコン層はプログラム電極である。第２ポリシリコン層はフローティング・ゲートである。フローティング・ゲートは、プログラム電極と容量結合されてプログラム・トンネル要素を形成し、このプログラム・トンネル要素内では電子がプログラム電極からフローティング・ゲートに突は抜ける（ｔｕｎｎｅｌ）　ａフローティング・ゲートの他方の部分は、ｐ型基板のｎインブラント領域に容量結合されている。ｎインブランＤＪ域はバイアス電極である。消去／記憶電極である第３ポリシリコン層はフローティング・ゲートの一部と容量結合されて消去トンネル要素を形成し、ここでは電子がフローティング・ゲートから消去／記憶電極に突は抜ける。消去／記憶電極の他方の部分は、基板内のバイアス電極に容量結合される。

突きぬけを開始するには、２５ボルトのような高い電位が消去／記憶電極に印加され、一方プログラム電極はアース電位のような低い電位に保持される。を子がそれぞれフローティング・ゲートから突き抜けるべきであるか、またはフローティング・ゲートに対して突き抜けるべきであるかによって、基板のバイアス電極は、プログラム電極の低い電位または消去／記憶電極の高い電位に保持される。

バイアス電極が高い電位に保持されていると、フローティング・ゲートはバイアス電極と強く容量結合されているため、これは高い電位に上昇される。したがって、高い電位がプログラム電極とフローティング・ゲート電極との間でプログラム・トンネル要素の両端に存在し、その結果、電子はフローティング・ゲートに対して付は抜ける。逆に、バイアス電極が低い電位に保持されていると、フローティング・ゲートは、バイアス電極と強力に容量結合しているために、また低い電位にある。したがって、高い電位がフローティング・ゲートと消去／記憶電極との間で消去トンネル要素の両端に存在する。電子は、そこでフローティング・ゲートから消去／記憶電極に付は抜ける。電子の突は抜は構造と動作の詳細な説明は、１９８２年に出版されたＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　（Ｉ　Ｅ　Ｄ　Ｍ）　Ｔｅｃｈｎｉｃａｌ　ＤｉｇｅｓｔのＲ，Ｌ　Ｅｅｌｌｉｓ他によるｒＥｌｅｃｔｒｏａ　Ｔｕｎ＋＋ｅｌｉｎｇ　ｉｎ　Ｗｏｎ−Ｐｌａｎａｒ　Ｆｌｏａｔｉｎｇ　ＧａｔｅＭｅｍｏｒｙ　５ｔｒｕｃｔｕｒｅｓ　Ｊという名称の論文（７４９−７５６頁）に記載されている。

上述した従来技術による不揮発性メモリの重大な欠陥は、これらが容易に次々と小さいサイズに縮小することができないことである０個々のチップ上に組み立てることのできるメモリ・セルの数を増加してウェーハ当たりのメモリの密度および（または）チップの歩留りを増加することが要求されている。しかし、不揮発性メモリ・セルを単純に微細化しても、動作メモリ素子に対して必要な容量値と相互関係を保持することができない、更に、状態が変化しつつあるセルに近接するメモリ・セルの状態が混乱するのを防止するために必要な固有の許容誤差に対する要求と相俟って、書き込み動作のための別の異なったバイアス電極領域と読み出し動作のためのフローティング・ゲートのチャンネル領域を立体化しｈいという要求に対応するため、従来の技術によって不揮発性メモリ・セルを非常に高密度の用途に使用するように十分に縮小することは実用上不可能である。

Ｇｕ　ｔｅｒ■ａｎに対する米国特許第４，５９９，７０６号は、上述した半導体メモリ・セルを改良する不揮発性メモリを開示している。この前者のメモリ・セルは、より少ない要素を有しているため、このメモリ・セル内の容量結合の数を削減し、これによって素子の動作を改良している。これは、このような容量結合がポリシリコン層の間で電子の突き抜を誘起するのに必要な電圧の相互関係を得る場合に損失を発生するからである。更に、この改良されたメモリ。

セルでは、その構成部品の数が削減され、書き込み動作に必要なサクル数が少なくなっているため、素子の動作とセルの寸法が最適化されている０例えば、この改良されたメモリ・セルをＥＥＰＩ？ＯＭに適用すると、フローティング・ゲートのプログラムを行う書き込みサイクルは、１サイクルで完了することができる。従来技術によるＥＥＦＲＯＭでは、各書き込みサイクルの前に無条件の消去が必要であった。

米国特許第４．５９９，７０６号で開示された不揮発性メモリ・セルは、一般的に上述したように、３つの電気的に絶縁されたポリシリコン層を有する。すなわち、第１層はプログラム電極を形成し、第２層はフローティング・ゲートを形成し、第３層は消去／記憶電極を形成する。更に詳しくは、第２層の第１部分は第１層と容量結合されて、第１トンネル要素をそれらの間に形成し、この第２層の第２部分は基板に対して逆の導電型を有する基板領域に容量結合される。第３ポリシリコン層は第２層と容量結合して第２トンネル要素を形成する。動作する場合、基！！！電位が第１層に印加される。第２層に対する電荷によって記憶されるべきデータ状態を表す電圧が、基板の導電型と逆の導電型の他方の基板の領域に印加される。第３層は各基板の９ＭＭ４０間にエンハンスト・モード・トランジスタのゲートを形成する。第３層に対して選択された電位を印加すると、トランジスタがオンし、各基板領域の間に導電経路を形成する。もしデータ状態電圧が第３層に印加された電位と同じであれば、電子は第１層から第２層に突き抜けて第２層を負の実行電荷にする。逆に、もしデータ状態電圧が第３層に印加された電荷の電圧よりもはるかに小さければ、電子は第２層から第３層に突き抜け、第２層を正の実行電荷にする。

したがって米国特許第４．５９９．７０６号の従来技術の素子に対する利点は、第３ポリシリコン層、消去／記憶電極、およびバイアス電極の間の容量結合を必要としないことである。ＮＯＶＲＡＭ素子の不揮発性セル内のバイアス電極の電位を制御するために必要なトランジスタの切り替えもまた必要でなくなる。

米国特許第４．５９９．７６０号で教示されているような３層のポリシリコンメモリ・セルを使用する場合にも、なお他の制限が存在する。３層のポリシリコンが必要となる結果、得られたメモリの表面位相（ｓｕｒｆａｃｅ　ｔｏｐｏｌｏｇｙ）は多数の大きな段差（ｓｔｅｐ）を有し、その後の工程においてこれを補償する問題が発生する。更に、この段差の高さはメモリ・セルを形成するために使用される装置の焦点深度以上であることはできず、これは段差の高さの程度に対する制約になる。縮小性は、また形成中のセルの段差が大きい場合に特に発生するポリシリコンのストリンガ（ｓｔｒｉｎｇｅｒ）現象によって制限される。

ポリ（ｐｏｌｙ）ストリンガは、オーバ・エツチングを行うことなしに異方性エツチング中に容易に除去することのできないポリシリコン層の部分である。これによって、またセルのサイズに制限が加えられる。

更に、所定のポリシリコン層が形成された後、セル内に別の二酸化シリコン層を形成する必要性があれば、これはポリシリコンの２つの層Ｔｈにトンネル要素を形成する二酸化シリコン層の領域内に対する酸化物の浸蝕を発生する。新しい二酸化層が形成される毎に、露出されている二酸化シリコンの再酸化による浸蝕がより激しくなる。この再酸化による浸蝕によって、２つのポリシリコン層の間のギャップが増大し、これによってこのギャップ両端のトンネル特性が変化する。

ポリシリコン・トンネル要素間の重なりによって、最小のセル・サイズが決まるため、このセルのサイズはこの現象によって制限される。したがって、３層のポリシリコンは、より多くの二酸化シリコン層を形成しなければならないため、２層のセルよりもより多くの隣接する層の重なりを必要とし、したがって、第１および第２ポリシリコン層の間の重なり合ったトンネル要素には、再酸化による浸蝕によってより大きな劣化が発生する。更に、セルの動作はそのセル内で決められた特定の結合容量比に基づいて行われるので、これらの容量の大きさもまたこのセルのサイズに制約を加える。これは、メモリ・セルを動作させるためには、容量間の比が一定でなければならないためである。すなわち、容量間の相互関係によってトンネル結合が決定され、このトンネル結合によって今度はメモリ・セルのプログラム／消去窓が決定される。プログラム／消去窓は、フローティング・ゲートが消去された場合のフローティング・ゲートの正の電位と、フローティング・ゲートがプログラムされた場合のフローティング・ゲートの負の電位との差であると定義さる。その結果、フローティング・ゲートの経験するプログラムサイクルの数が増加するのにしたがって劣化する傾向のある耐久性曲線が得られる。したがって、もし１つの容量の値が増加すれば、他の容量の値もこれにしたがって変化しなければならない、ポリシリコン層の重なりがより大きくなる結果、結合容量の値がより大きくなるため、再酸化によって発生する浸蝕による劣化を防止するためには、上述したある最低量の層の重なりを保持することが必要であり、このため、３層のポリシリコンのセルの位相は、またこのセルの容量の相互依存性により、サイズを縮小するとかより容易でなくなる。

更に、厚さを薄くした場合のトンネル機構の動作の信転性の問題のため、上述した３層のポリシリコン・セルでは、隣接するポリシリコン層の間の二酸化シリコンの厚さの選択については殆ど柔軟性がない、更に、フローティング・ゲート層の下の酸化層は、３層のポリシリコン・セルの場合には、第１ポリシリコン層とフローティング・ゲート層との間のトンネル酸化層と同時に成長されるので、フローティング・ゲートの下の酸化層の二酸化シリコンの厚さは、基板チャンネルからフローティング・ゲートに至る結合を改善するために、任意に薄くすることができない。これらの酸化物の厚さを薄くすることなくセルの寸法を横方向に薄くするのにしたがって、プログラム／消去窓もまた順次小さくなる。

容量性結合の制限によって、そうでない場合に必要であるよりもより高い電圧がまた必要になる。したがって、セルのサイズが縮小されるにしたがって、結合酸化物の厚さをトンネル酸化物の厚さに依存させないことがますます有用になる。

すなわち、結合酸化物を薄クシトンネル酸化物を厚くして、最高の容量結合比としたがって可能な最小の動作電圧を得ることが有利である。

メモリ・セルは、アライメントに対して敏感でないことがまた重要である。３層のポリシリコン・セルの困難は、２層のセルで必要とされるよりもより重要なアライメン処理の工程があり、フローティング・ゲートのプログラム側と消去側の二酸化シリコントンネル要素は異なった時点で形成されることである。これらの領域はマツチングしないため、プログラム／消去窓のサイズは小さくなり、その結果、セルの寿命が短くなる。

又ユ立！旌本発明の目的は、周知の不揮発性メモリ・セルよりも小さな不揮発性メモリ・セルを提供することである。

本発明の他の目的は、周知のメモリ・セルよりもはるかに少ない数の構成部品または構成要素を使用する不揮発性メモリ・セルを提供することである。

本発明の更に他の目的は、基板上に形成されるポリシリコンの第１層と上記の基板上に形成される第２ポリシリコン層との間に側壁接点を形成する方法と手段を提供することである。

本発明の他の目的は、ポリシリコン層を２層のみ使用し、メモリ・セルのフローティング・ゲートの部分が第１ポリシリコン層から部分的に形成されると共に第２ポリシリコン層からも部分的に形成される不揮発性メモリ・セルを提供することである。これらの２つの部分の間の接点は残存するポリ・ストリンガ「ブリッジ」によって形成されるかまたはこれら２つの層の間の重なった部分によって形成される側壁接点である。

本発明の更に他の目的は、プログラム電極とフローティング・ゲートとの間およびフローティング・ゲートと消去電極との間のトンネル酸化物を１つの処理ステップで形成することである。

本発明の更に他の目的は、フローティング・ゲートと基板との間の二酸化シリコン層をプログラムおよび消去トンネル要素の形成とは別個に形成することによって、フローティング・ゲートとその下に位置する基板との間の容量結合を最小にすることである。

本発明の更に他の目的は、セルの表面を横切る段差の高さを最小にし、その結果、メモリ・セルの密度を最大にするセルの位相を得ることのできる不揮発性メモリ・セルを提供することである。

本発明の更に他の目的は、フローティング・ゲートの下の基板内に不純物を添加したＳＮ域すなわちパドルを有し、このパドルをこのフローティング・ゲートと自己整合させ、これによってメモリ・セルの密度を最大にする不揮発性メモリ・セルを提供することである。

概略的にいえば、本発明は集積回路素子によって構成され、この集積回路素子は、第１表面を有する第１導電型の基板、前記の第１表面から間隔を設けた領域を有する第１導電層であって、上記の領域は上記の基板の表面と実質的に平行な平坦な底部表面を有すると共に、上記の底部表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１導電層、および上記の第１導電層と接触する表面を有する第２導電層によりて構成され、上記の第２層の上記の表面は上記の第１層の上記の側壁と接触している。

更に詳しくは、本発明によれば、集積回路の不揮発性フローティング・ゲート・メモリ素子は、第１表面、第１基板領域および第２基板領域を有する第１導電型の基板であって、上記の各基板領域は上記の第１表面に配設されると共に上記の第１導電型と反対の第２導電型である上記の基板；第１データ電位と第２データ電位の１つを上記の第１基板領域に選択的に印加する手段であって、上記の第１データ電位は上記の素子内に記憶するべきデータが２進の１の状態を有する場合に印加され、上記の第２データ電位は上記の素子に記憶するべきデータが他方の２進状態を有する場合に印加される上記の手段；上記の第１表面から間隔を設け、上記の第２基板領域に容量結合された第１部分と上記の第１部分から電気的に絶縁された第２部分を有する電気的に絶縁された第１ポリシリコン層であって、上記の第１部分は上記の基板から間隔を設けた平坦な底部表面を有すると共に上記の底部表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の電気的に絶縁された第１ポリシリコン層；上記の第１基板饅域と上記の第２基板領域との間に伸び、上記の第１表面から間隔を設け、上記の第１ポリシリコン層の上記の第１部分に容量結合された第１分部および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を存する電気的に絶縁された第２ポリシリコン層であつて、上記の第２ポリシリコン層の上記の第２部分は上記の第１ポリシリコン層の上記の第２部分に容量結合されると共に上記の側壁と電気的に接触した少なくとも１つの表面を有する上記の電気的に絶縁された第２ポリシリコン層；上記の第１ポリシリコン層の上記の第２部分に第１バイアス電位を選択的に印加する手段；上記の第２ポリシリコン層の上記の第１部分に第１制御電位を選択的に印加する手段であって、上記の第１制御電位は上記の各基板領域の間で上記の基板の導電型を上記の第２導電型に反転させて上記の第１基板領域の電位を上記の第２基板領域に電気的に導通させるように選択され、上記の第１データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加した場合に電子が上記の第１ポリシリコン層の上記の第２部分から上記の第２ポリシリコン層の上記の第２部分に導入されて上記の１の２進状態を記憶するように、上記の制御電位、上記のデータ電位および上記のバイアス電位が選択され、上記の第２データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加した場合に電子が上記の第１ポリシリコン層の上記の第１部分から除去されて上記の他方の２進状態を記憶するために、上記の制御電位、上記のデータ電位および上記のバイアス電位が更に選択される上記の手段；および上記の第１ポリシリコン層の上記の第１部分の電位を検出する手段によって構成される。

上記の２層のポリシリコン層のメモリ・セルでは、上記の第１層の上記の第２部分はこのメモリ・セルのプログラム電極によって構成され、上記の第１層の第１部分と上記の第２層の第２部分は上記のメモリ・セルのフローティング・ゲートによって構成され、上記の第２層の第１部分は上記のメモリ・セルに対する消去電極によって構成される。

上記のメモリ素子の他の実施例によれば、上記の第２基板領域の境界は上記の第１ポリシリコン層の上記の第１部分の境界と位置合わせされる。上記のメモリ素子の更に他の実施例によれば、上記の第２基板領域が省略される。

シリコン基板上に不揮発性フローティング・ゲート・メモリ・セルを形成する本発明による方法は、上記の基板上に所定の厚さの二酸化シリコンの第１層を形成するステップ、上記の第１酸化シリコン層の上部に第１ポリシリコン層を形成するステップ、上記の二酸化シリコン層の下の基板に対するイオン注入を阻止するのに十分な所定の厚さの上記の第１ポリシリコン層の表面に窒化物の第１層を形成し、次いで二酸化シリコンの第２層を形成するステップ；上記の第１ポリシリコン層の第１および第２部分が形成される部分を除いて上記の第１窒化物層および第二酸化シリコン層の表面を全てマスクするステップ：上記の第１窒化物層および第二酸化シリコン層の上記の露出部分を除去するステップ；上記の第１ポリシリコン層の第２部分が形成される場所に対応する上記の第１ポリシリコン層の露出部分に対して第１マスクを形成するステップ；上記の第１ポリシリコン層の第１部分に対応する上記の第１ポリシリコン層の下の露出した基板に不純物を添加した領域を注入するステップ；上記の第１マスクおよび上記の第二酸化シリコン層を除去するステップ；上記の第１ポリシリコン層の露出表面上に第３二酸化シリコン層を熱的に成長させるステップ；上記の第３二酸化シリコン層によってマスクされていない上記の窒化物層および上記の第１ポリシリコン層の全てを除去するステップであって、これによって上記の第１ポリシリコン層の上記の第１部分および第２部分を形成する上記のステップ：第４二酸化シリコン層を形成して、上記の第１ポリシリコン層の上記の第１および第２部分の側壁を被覆するステップ；薄いマスク層を堆積し、次いでその一部を除去して上記の第１および第２部分の上部を露出させるステップ；上記のマスク層を非感光化して第２マスク層を付加するステップ：第２マスク層を堆積して上記の第１ポリシリコン層の上記の第１部分と第２ポリシリコン層との間に形成される側壁接点を餘く全での部分をマスクするステップｉ上記の第３および第４二酸化シリコン層の露出部分の内の所定の部分を除去して上記の第１ポリシリコン層の上記の第１部分の側壁の一部を露出させるステップ；上記の薄いマスク層と上記の第２マスク層を除去するステップ：全での表面上に上記の第２ポリシリコン層を形成するステップ；および上記の第２ポリシリコン層をマスクして上記の第１ポリシリコン層の上記の第１部分上に部分的に位置し、上記の第１酸化物層と上記の第１ポリシリコン層の露出した側壁部で上記の第１ポリシリコン層の上記の第１部分と接触する第２部分上に部分的に位置し、かつ上記の第１ポリシリコン層の上記の第２部分上に部分的に位置する第１部分を形成するステップによって構成される。

上記の方法の第２実施例の場合、上で形成したように上記の第１ポリシリコン層の第１および第２部分が形成された後、全ての露出された表面に第２窒化物層を形成するステップ；上記の第１ポリシリコン層の上記の第１部分の１つの側壁上にマスクを形成するステップ；上記のマスクによって保護されていない全ての側壁の窒化物を除去するステップ；上記のマスクを除去するステップ：上記の残りの側壁の窒化物を含む露出された側壁の表面を除いて全ての露出された表面に第４二酸化シリコン層を形成するステップ：および上記の残りの窒化物の側壁を除去するステップによって、上記の第１ポリシリコン層の第１部分と上記の第２ポリシリコン層の第２部分との間に側壁接点が形成される。その後、第２ポリシリコン層がこの方法の第１実施例で説明したように形成される。

上記の方法の第３実施例によれば、基板内の不純物を添加された領域が自己整合するという特徴は必要でなくなり、これによって本発明による処理が単純化される。特に、この実施例では、第１窒化物層と二酸化シリコンの第２層の形成の必要がなくなり、また前に説明した関連する酸化とエツチングのステップが必要でなくなる。不純物を添加した第２基板領域は第１ポリシリコン層の形成の前に注入される。

更に、上で説明した第２基板領域は本発明の他の実施例によれば全く必要でなくなる。この実施例では、プログラム電極とフローティング・ゲートとの間またはフローティング・ゲートと消去電極との間で電子の突き抜けを誘起するために必要な容量の相互関係は、フローティング・ゲートと基板自身との間の固有の容量によって決定される。この第２基板領域を無くする（それによってパドルのないメモリ・セルをつくる）ことの利点は、自己整合を行わないパドルの場合よりも処理ステップが更に簡単になることであるが、その理由は、これによって更に第２基板領域を形成するためのマスキングと注入のステップがなくなるからである。

これの欠点は、このセルの容量性の制約によって、第２基板領域を形成する場合に比べて、このセルの縮小性が小さくなることである。サイズが最小のメモリ・セルは上記の第２基板領域を使用する必要が有り、上記の領域はこれに続いてこの領域の上部に形成されるフローティング・ゲートと自己整合をする必要がある。

本発明のこれらおよびその他の利点は、添付の図面および特許請求の範囲と組み合わせてこの明細書を読むことによって明らかになる。

皿Ｘ区哩図１は本発明にしたがって作成された不揮発性メモリ・セルの概略断面図である。

図２は図１のメモリ・セルの平面図である。

図３は図１に示す不揮発性メモリ・セルの等価電気回路図である。

図４は本発明による不揮発性メモリ・セルの他の実施例の概略断面図である。

図５は図４のメモリ・セルの平面図である。

図６Ａおよび図６Ｂは本発明による不揮発性メモリ・セルの第３実施例の他の概略断面図を示す。

図７Ａは、単純化したコンピュータ・モデルを使用して従来技術の３層のポリシリコン層を使用した不揮発性メモリ・セルの代表的なプログラム／消去窓の耐久性曲線のグラフである。

図７Ｂは、同じコンピュータ・モデルに基づく本発明による２層のポリシリコン層を使用した不揮発性メモリ・セルの代表的なプログラム／消去窓の耐久性曲線のグラフである。

図８ないし図１７は、図１または図４に示す本発明によるメモリ・セルの形成に使用する好適な処理ステップの断面図を示す。

図１８ないし図２０は、本発明による側壁を形成するための別の処理ステップの断面図を示す。

ましい　の記 ■、装置Ａ、自己整合パドルとフローティング・ゲートの重なりを有するメモリ・セル図１ないし図３は、本発明にしたがって制作された不揮発性メモリ・セル１０を示す、メモリ・セル１０は第１Ｊ！型の基板１２、第１′！ＩＥ板領域１４、第２基板碩域１６、および表面１８を有する。基板領域１４と１６の各々は表面１８に配設され、基板１２の第１導電型と逆の第２導電型である。

メモリ・セル１０は、また表面１８から間隔を設け、第１部分２０第２部分２２を有する電気的に絶縁された第１ポリシリコン層、および上記の表面１８から間隔を設け、第１部分２４と第２部分２６を有する電気的に絶縁された第２ポリシリコン層を有する。上記の第２層の第１部分２４は、第」基板領域１４と第２基板領域１６との間に延び、上記の第１部分２０と容量接合され、上記の第２層の上記の第２部分２６は上記の第１層に見られるように側壁３４と電気的に接触している。上記の第１層の第」部分２０は、表面１８に隣接した底部表面３２と上記の底部表面３２に対して実質的に垂直な側壁３４を有する。上記の第２層の上記の第２部分２６の少なくとも１つの表面は、図１に見られるように、側壁３４と電気的に接触し、第２部分２６の一部は第１部分２０と重なってその上部表面と接触しコーナー接点を形成してもよい。第２部分２６は、また上記の第１層の第２部分２２と容量結合される。

上記の第１ポリシリコン層の第１部分２０は、また第２基板領域１６と容量結合される。第１部分２０と第２基板ｉＪ域１６との間の容量結合は図３でコンデンサＣ８として概略的に示す。上記の第１部分２０と基板領域１６との間の容量結合を最大にするため、第１部分２０と基板領域１６は相互に対して自己整合を行う工程中に形成されることが望ましい。しかし、基板領域１６を第１部分２０と自己整合させないものもなお本発明の範囲内であることに留意のこと。

上記の第２層の第１部分２４と上記の第１層の第１部分２ｏとの間の容量結合は、トンネル要素２８として図３で最もよく理解することができる。上記の第１層の第２部分２２と上記の第２層の第２部分２６との間の容量結合は、トンネル要素２８として図３で最もよく理解することができる。

基板１２は、第２導電型の第３基板領域３６を更に有する。上記の第１ポリシリコン層の第２部分と第３基板領域３６は、図２で最もよく理解できるように一般的に相互に平行に延びる。

図３から最もよく分かるように、上記の第２ポリシリコン層の第１部分２４は絶縁ゲート・エンハンスト・モード・トランジスタ３８のゲートを形成し、このトランジスタ３８は第１基板領域１４と第２基板領域１６との間に配設されたチャンネル４０を有する。これらの後者の基板ｆＪＪ！！　１４．１６は、それぞれトランジスタ３８のドレインとソースを形成する。上記の第２ポリシリコン層の第２部分２６はここではまたフローティング・ゲート・トランジスタと称する絶縁ゲート・トランジスタ４４のゲートを形成し、チャンネル４６の上に位置している。トランジスタ４４は本実施例ではエンハンスト・モード・トランジスタであるが、もし性能の調整が必要であれば、またデプリーション（ｄｅｐｌｅｔｉｏｎ）モード・トランジスタでもよい、第２基板領域１６はトランジスタ４４のドレインを形成する。上記の第１ポリシリコン層の第２部分２２は、エンハンスト・モード・トランジスタ４８のゲートを形成する。トランジスタ４８は、もし性能の調整が必要であれば、またデプリーションモード・トランジスタであってもよい。

第３基板領域３６はトランジスタ４８のソースを形成する。上記の第１ポリシリコン層の第２部分２２は、トランジスタ４８のチャンネル４９の上に位１している。トランジスタ４４とトランジスタ４８は、２つの隣接するゲートを有する１つのエンハンスト（または、もしそのように使用されれば、デプリーション）モード・トランジスタと等価であり、この場合、上記の第２ポリシリコン層の第２部分２６は１つのゲートを形成し、上記の第１ポリシリコン層の第２部分２２はその第１ゲートに隣接した第２ゲートを形成する。

次にこの不揮発性メモリ・セル１０の動作に移ると、トンネル要素２８と３０を横切って電子突き抜けさせる機構は技術上周知である。例えば、米国特許第４，２７４，０１２号はポリシリコン層を分離している酸化物層を介して行われるこのような電子の突き抜けを説明している。このケースの場合の図１は不揮発性セルを模式的に示していることが勿論理解できる。詳細に図示されていないものは酸化物またはその他の絶縁層であり、これらはセル１０の組み立て中に基板上および各ポリシリコン層上に成長または堆積され、このセル１０を素子上に堆積される次の面のポリシリコン材料から電気的に絶縁する。本発明の好適な実施例によれば、トンネル領域に於ける酸化物の厚さは５００オングストロームと８００オングストロームとの間である。

図１および図３を参照して、バイアス電位Ｖえが上記の第１ポリシリコン層の第２部分２２に印加され、基準電位■、が第３基板領域３６に印加される。トンネル要素２８またはトンネル要素３０のいずれかを横切って電子が突き抜ける期間中は電圧が高いことを考慮すれば、トランジスタ４８のゲートを形成する上記の第２部分２２のバイアス電位とトランジスタ４８のソースを形成する第３基板領域３６０基準電位は、フローティング・ゲート・トランジスタ４４と第３基板領域３６との間のチャンネル４９内でいずれの方向にも電流が流れないように選択される。従って、Ｖｍ　Ｖｓで与えられるトランジスタ４８のゲート・ソース間電圧は電子の突き抜けの期間中本発明の好適な実施例では通常負にバイアスされ、その結果、トランジスタ４８は「断」の状態にある。

第１基板領域１４に印加されるデータ電位ＶＩＩＬは、このレベルによってフローティング・ゲート５０に記憶されるべきデータの状態を表し、このフローティング・ゲート５０は上記の第１ポリシリコン層の第１部分２０と上記の第２ポリシリコン層の第２部分２６によって構成される。例えば、第１の２進状態は低い電位によって表すことができ、他方の２進状態は高い電位によって表すことができる。第１基板領域１４にデータ電位■１を印加するのと同時に、制御電位Ｖ１Ｌを上記の第２ポリシリコン層の第１部分２４に印加する。制御電位Ｖ。Ｌを選択することによって、チャンネル４０の導電型を反転させ、オンされたトランジスタ３８を介して第１基板領域１４に印加されたフル・データ電位ＶＩＬを第２基板領域１６に十分導通させる。ＶＩＬがＨのデータ電位状態である場合、制御電位Ｖ。Ｌとデータ電位ＶＩＩＬを選択することによって、十分な電位の差がトンネル要素２８の両端に存在し、その結果、電子がフローティング・ゲートに突き抜けることが保証される。制御電位■。Ｌを今説明したレベルに設定すると、ＶｍＬがＬのデータ電位状態である場合、このデータ電位ＶＩＬは、十分な電位の差がトンネル要素３００両端に存在し、その結果、電子がフローティング・ゲート５０から上記の第２ポリシリコン層の第１部分２４に突き抜けるように選択される。

例えば、第１基板領域１４に印加されたデータ電位ＶＩＬがＨであり、十分高い制御電位Ｖ。Ｌが上記の第２ポリシリコン層の第１部分２４に印加されると、このデータ電位ＶＩＬは第２基板領域１６に伝わり、この基板１６をまたＨの電位にさせ、その結果、第１部分２４と第２基板領域１６との間には殆ど電位の差が存在しない、コンデンサＣ８の容量結合とトンネル要素３０とチャンネル４６の容量効果のため、フローティング・ゲート５０もまたＨの電位に達する。フローティング・ゲート５０の電位がＨになると、トンネル要素３０の両端には殆ど電位の差が存在せず、トンネル要素２８の両端には大きな電位の差が存在する。その結果、電子は上記の第１ポリシリコン層の第２部分２２からフローティング・ゲート５０に突き抜ける。

逆に、データ電圧ＶＩＬがＬの場合、第２基板領域１６の電位もまたしてある。

上記の第２層の第１部分２４に制御電位Ｖ。Ｌを印加すると、フローティング・ゲート５０の第１部分と第２基板領域１６との間のコンデンサＣ８およびトンネル要素２８とチャンネル４６の容量効果によってフローティング・ゲート５０は容量的にＬに保持される。従って、トンネル要素２８の両端の電位の差は小さく、トンネル要素３０の両端の電位の差は大きい、その結果、電子はフローティング・ゲー）５０から上記の第１部分２４に突き抜ける。

本発明による不揮発性メモリ・セル１０は、これに一般的に周知の復号およびバッファ・システムを追加することによって、電気的に変更可能な読み出し専用メモリのアレイのようなメモリ・アレイを形成するのに使用することができる。

Ｂ、自己整合パドルおよびフローティング・ゲート・ブリフジを有するメモリ・セル図４は本発明による不揮発性メモリ・セルの他の実施例の概略断面図であり、図５はこのメモリ・セルの平面図である。

これらの図のメモリ・セル１０’は、上記の第２層の第２部分のいずれおち上記の第１層の第１部分の上に重ねることなく、この第２部分を形成することができることを示している。すなわち、上記の第１層の第１部分の側壁によって形成される垂直面は、第２層の第２部分と交差していない、このことは、第２ポリシリコン層の露出部分全体がエツチングされてしまう前に、所定の点でエツチングを停止するための終了点検出を行い、次に別のマスキングとエツチング動作を行って望ましくないポリシリコンの「ストリンガ」を除去することによって達成される。このようなアプローチの利点は、これによって他の場合に可能であるよりもよりコンパクトで平坦化されたセルを作ることができるこである。終了点を検出する種々の方法を論じている論文は２つある。これらは釦旦虹旦虹しハ佳肚ハ■ 、１９８１年４月、に掲載されているＰａｕｌ　Ｊ、　ＭａｒｃｏｕｘとＰａｎｇ　Ｄｏｗ　Ｆｏｏによる「プラズマ・エツチングのための終了点検出方法」とＪｏｕｒｎａｌ　ｏｆ　ｔｈｅ　Ｅｅｌｃｔｒｏｃｈｅｓ＋１ｃａｌＳｏｃｉｅｔ　ｊｏｌｉｄ　５ｔａｔｅ　５ｃｉｅｎｃｅ　ａｎｄユ蜘皿−Ｌ、１９８０年１月、に掲載されているに、ヒロベおよびタカシツチモトによる「光学的エミツシヨン・スペクトロスコピーによるプラズマ・エツチングにおける終了点の検出」である。

Ｃ，パドルを有しないメモリ・セル図６Ａおよび図６Ｂは不揮発性メモリ・セルの他の第２実施例を示し、図６Ａではこのメモリ・セル１０″で示し、図６Ｂではこのメモリ・セルを１０＃で示す０図１ないし図３を参照して、不揮発性メモリ・セルｌＯに関連して上で説明したのと同じ部品を識別するため、図６Ａおよび図６Ｂでも同じ参照番号を使用する０図６Ａは、上記の第２ポリシリコン層の第２部分２６と上記の第１ポリシリコン層の上記の第１部分との間に重なった領域を有する図１のセルを示す０図６Ｂは図４に示すようなセルを示す。

不揮発性メモリ・セル１０と図６Ａのセル１０＃またはセル１０’と図６Ｂのセル１０′との組み立て上の差は、パドル、すなわち、第２基板領域１６を形成する処理ステップが含まれていないだけである。この結果、多くの用途にとって望ましい工程の単純化が得られるが、これによってパドルを有するセルと比較してメモリ・セルのサイズを縮小する能力が低くなる。特に、パドルのないセルの場合、以下で詳細に説明するようにプログラム・マージンは小さくなり、これによってセルの大きさの縮小が限定される。

更に他の実施例１０の１０″および１０〜によれば、第２基板領域１６によってトランジスタ３８と４４との間に導通経路を形成する代わりに、これらの間に仮想接合部が形成され、これによってトランジスタ３８のチャンネル領域４０とトランジスタ４４のチャンネル領域４６を接続する。従って、トランジスタ３８．４４および４８はトリプル・ゲート・エンハンスト・モード・トランジスタと等価である。

Ｄ、容量相互関係図１ないし図４の不揮発性メモリ・セル１０の動作特性を詳細に参照すると、トンネル要素は電圧動作スイッチとして考えることができ、この電圧動作スイッチは電圧がｖＸ未満の場合にゼロの導通を有し、電圧がＶ１以上場合に非常に高い導通を有する。

フローティング・ゲート５０をプログラムする場合、安定状態に達すると、フローティング・ゲートの電位ＶＦＧは客下記の等式によって与えられる。

ＶＦＧ　（０）　−（ＣｉＶｗｔ＋ＣｓＶｍｔ＋Ｃ（Ｖ（＋ＣｒＶ＊＋ＱｒＧ（０）　）／ΣＣ−Ｖｌ＋Ｖ　菖　（１）ここで、ＣＰはトンネル要素２８の容量、ＣＥはトンネル要素３０の容量、Ｃ８はフローティング・ゲート５０と第２基板領域１６との間のステアリング（ｓｔｅｅｒｉｎｇ）コンデンサＣ６は基板と第２ポリシリコン層の第２部分２６によって形成されたフローティング・ゲートの部分との間のチャンネル容量、Ｖ＠ｔはワード線電圧（制御電位）、ｖＩＬはビット線電圧（１つのデータ電位の高い電位状り　、Ｖ、はアース・デセレクト（ｄｅｓｅｌｃｔ）線電圧（基準電位）、ｖｃはチャンネル表面電位、およびΣＣ＝Ｃ１＋Ｃ３＋Ｃｖ＋Ｃｃである。

フローティング・ゲート５０を消去する場合に安定状態に達すると、フローティング・ゲートの電位ＦＦＧ（Ｌのデータ電位状態が０ボルトであると仮定する）はおよそ下記の等式によって与えられる。

ＶＦＧ　（１）　＝　（ＣｉＶ＋ｎｔ＋ＣｒＶａ＋Ｑｙｓ　（１）　）　／ΣＣ＝Ｖｔ、１ｔ−Ｖｘ　（２）従って、プログラムの後Ｑ１゜（０）／？Ｃとして定義されるフローティング・ゲートの電位は等式（］）から誘導され、その結果、下記の等式が得られる。

ＱＦＧ（０）／ΣＣ＝Ｖ＊＋Ｖｘ−（ＣｉＶｗＬ＋ＣｓＶｗＬ＋ＣＣＶｃ＋ＣｒＶｌ）ΣＣ（３）として定義されるフローティング・ゲートの電位は等式（２）から誘導され、その結果、下記の等式が得られる。

ＱＦＧ（１）／ΣＣ＝ＶｗＬ−Ｖｘ−（ＣＥＶｅ＋ｔ＋ＣｒＶ＊）　／ΣＣ（４）上で定義したように、プログラム／消去窓は、フローティング・ゲートが消去された場合のフローティング・ゲートの正の電位とフローティング・ゲートがプログラムされた場合のフローティング・ゲートの負の電位の水準との間の差であると定義される。その結果、プログラム／消去窓のサイズは下記の等式によって定義される。

ΔＱＦＧ／ΣＣ−ＱＦＧ（１）／ΣＣ−ＱＦＧ（０）／ΣＣ＝（Ｖｗｔ−Ｖｍ） −２Ｖ＊　＋（ＣＩＶＩＬ＋ＣＣＶＣ）／ΣＣ（５）等式（５）を単純化する場合、項ｖｗｔ−ｖｍは一般的にｖ、ｌの約２倍になるように選択される。従って、例えば、もしＶＷが約１１ボルトであれば、ｖ、Ｌは約１９ボルトであり、ｖｌは約−３ボルトであり、従って等式Ｖ＠ｔ−Ｖ宵−２Ｖｘは約０ポルトに等しい、従って、プログラム／消去窓のサイズを下記のように表すことができると仮定することによって十分な近似が行われる。

ΔＱｒｓ／ΣＣ□　（ＣｓＶｍＬ＋ＣｃＶｃ）ΣＣ（６）プログラムを行う場合、■、はＶＩＬの間数であるから、このＶ。

を約０．５ＶＩＬに選択することができる。これによって等式（６）を下記のように単純化することができる。

ΔＱＦＧ／ΣＣ・（Ｃ，÷、５ｃｃ）ΣＣ）ＶＩＬ　（７）等式７は、プログラム／消去窓のサイズがメモリ・セルの容量合計に対する式Ｃ３＋　０．５　ＣＣＯ比によって決定されることを示し、この容量合計はＣＦ　、Ｃｔ　、ＣｓおよびＣ０の合計に等しい。

パドルが自己整合されようと否と、パドル・セルのプログラム／消去窓を大きくするには、容量結合の効率ができるだけ１００％に近いことが望ましいことがこの式から分かる。すなわち、Ｃ８十ｃｃはＣ２とＣ１よりもはるかに大きくなければならない。

ＣＰ　（またはＣｔ）は第１ポリシリコン層と第２ポリシリコン層との間の重なっている領域と第１ポリシリコン層の側壁および上部の酸化物の厚さによって決まる。プログラム／消去窓を最大にするには、下記の事項を実行することが望ましい。

１、再酸化による浸蝕が問題になる直前の点まで重なりを最小にする。

２、第１ポリシリコン層の厚さを最小にして容量に貢献する側壁の面積を削減する。

３、第１ポリシリコン層の上部の酸化物の厚さを厚くして容量の貢献を削減する。

４、トンネル特性を劣化させることなく側壁の酸化物の厚さを厚くする。

等式（７）における容量結合の効率は、Ｃ２が婁ｃｔに等しく、かつ同様にＣｃと署等しいと仮定することによって見積もることができる。下記の等式の場合、これらの他の容量は、従つて等式（７）で定義したように００と代替される０等式（７）を更に単純化するため、下記のように仮定する９本発明によれば、コンデンサＣ８の酸化物の厚さはＣＰまたはｃＥの酸化物の厚さの約１／３になるように選択することが可能であり、更にこれはＣＰまたばＣ１の面積の約２．５倍の面積を有するように選択することができるので、Ｃｓはこれらの他のコンデンサのいずれがよりも約７．５倍大きい、従って、等式（７）の容量結合効率部分は下記のように書き替えることができる。

結合効率−（７，５Ｃｏ＋１／２Ｃｏ）／（７，５Ｃｏ＋３Ｃｏ）−８Ｃｏ／１０．５Ｃ。

−０，７６（８）従って、容量結合効率は０．７６または７６％であると決定されるので、もしこれに１６ボルトのビン）＆ｉｔ圧ＶＩＬを乗ずれば、プログラム／消去窓のサイズは約１２ボルトになる。この数字は、従来技術による３層のポリシリコン・メモリ・セルがより高い電圧で動作していたとしても、このセルから得られる数字よりもはるかに大きい、比較のため、これと匹敵するセルのサイズを有する３層のポリシリコン・メモリ・セルで得ることのできる最良の容量結合効率はたかだか４０％と５０％の間である。

図７Ａは、単純化したコンピュータ・モデルにもとすく３層のポリシリコンの不揮発性フローティング・ゲート・メモリ・セルの典型的なプログラム／消去窓の耐久曲線のグラフである。この耐久曲線は、このトリプル・ポリシリコン層のセルの寿命を示す。

図から分かるように、このグラフのＸ軸は、セルが記憶素子として動作することができるためにフローティング・ゲートの電荷に十分な差を持つことが最早できなくなるまでに、フローティング・ゲート・メモリ・セルが通過する（ｂｅ　ｐｕｔ　ｔｈｒｏｕｇｈ）ことのできるサイクルの数を示す、このグラフのＹ軸は、フローティング・ゲートの電位を示す０図７Ａのグラフの上部の帯域は、消去状態に於けるフローティング・ゲート要素に対するフローティング・ゲートの電位の上限および下限を示す０図から分かるように消去フローティング・ゲートの電位は、最初約３．８ボルトと６ボルトの間で変化する。消去された状態の電位の帯域が存在する理由は、この特定の耐久曲線についてテストしたフローティング・ゲートの全ての統計的なサンプルにミスアライメントとトンネル・パラメータが分布しているからである。同様に、プログラムされた状態に於けるフローティング・ゲート要素のフローティング・ゲート電位の上限と下限は−０，３ボルトと＋１．７ボルトとの間で開始されるものとして示され、ここでも再びフローティング・ゲート・メモリ・セルとトンネル・パラメータの分布の種々の要素のミスアライメントの関数である帯域が存在する。

図７Ｂは、本発明による２つのポリシリコン・メモリ・セルのプログラム／消去窓で得られた改善を示す０図から分かるように、図７Ｂの窓はいずれも大きくて十分大きなセルの寿命が与えられている。全てのフローティング・ゲート・ゲート・メモリの設計の目標は、サイクルの数をできるだけ太き（した場合の所定のメモリ・セルのプログラム／消去窓のサイズを最小にすることである。

図６Ａおよび図６Ｂから分かるように、基板領域１６を除去することによって、図６Ａの不揮発性メモリ・セル１０′または図６Ｂの不揮発性メモリ・セル１０ ”に示すように、フローティング・ゲート・チャンネル領域は第１ポリシリコン層２４の第１部分の下の領域に延びる。基板領域１６を取り除（と、メモリ・セルの動作およびフローティング・ゲートの最終プログラム電圧水準は下記のように変化する。

高電圧ＶＩＬ全体をサポートすることのできる基板領域１６と違って、不揮発性メモリ・セル１０’または１０″のフローティング・ゲート・チャンネル領域４６は、せいぜいＶＦＧ−ＶＴに等しい表面電位をサポートすることができるだけであり、ここでｖ丁はフローティング・ゲート・チャンネルのしきい電圧である（第１ポリシリコン層２４の第１部分および第２ポリシリコン層２６の第２部分の両方の下部でｖ７は同じであると仮定する）、この価を超えると、電位ＶＩＬの増加はすべてフローティング・ゲート・ゲートの下にある基板領域を更に減少させることによって消費され、表面電位をごくわずか増加させるだけである。

従って、不揮発性メモリ・セル１０′または１０′をプログラムする場合に安定状態が達成されれば、フローティング・ゲートの電位Ｆｙｓ（０）は、前に議論した通り、等式（１）を変形することによって客下記の式によって与えられる。

ＶｔＧ（０）露（ＣｔＶｗＬ＋ＣｒＶｍ＋（Ｃｓ＋Ｃｃ）（Ｖｒｃ（０）−Ｖｔ）＋Ｑｒｓ（０））　／ΣＣ、ｖｍ＋ｖ＊　（９）図１または図６のフローティング・ゲートを消去する場合、すなわち電子がフローティング・ゲート５０から第２ポリシリコン層の第１部分２４に突き抜ける場合、不揮発性メモリ・セル１０の実施例とメモリ・セル１０’の実施例の間にはほとんど機能的な差が存在しない、第１基板領域１４がデータ電位ＶＩＬによってゼロ・ボルトに保持される場合、消去が発生する。セル１０＃では、フル・バージラン（ｆｕｌｌ　ｖｅｒｓｉｏｎ）に於ける、すなわち、基板の導電型が変化する場合のチャンネル４６の表面電位によって、不揮発性メモリ・セル１０の第２基板領域１６の電位と同じ機能が与えられる。

従って、メモリ・セル１０’を消去する場合に安定状態が達成されると、フローティング・ゲートの電位Ｆ２゜（１）は等式（２）で説明したものと同じである。その結果、プログラム／消去窓のサイズは下記の式によって与えられる。

ΔＱＦＧ／ΣＣ−（Ｖ＋、ｌＬ−Ｖｍ）−２ｖ＋＋＋　（（Ｃ３＋Ｃｃ）（Ｆｒａ　（０）−ＶＴ〕　／Σにの式は以前と同様に下記の式によって近似することができる。

ΔＱＦＧ／ΣＣ＝＝（Ｃｃ＋Ｃｓ）／Σｃ）　ｘ　（ｖｙｓ（０）−ｖｔ）−（容量結合効率）　×［Ｖｙｃ（０）　Ｖア〕以前と同し例を使用して更に下記の通り仮定する。

ＶＴ＝２ボルトＦ、、（０）−νＴ”シＧＬ＋ＶＸ−Ｖ？＝　６　ホ）Ｌｔ　ト（結合効率）　＝８．５Ｃｏ／１０．５ＣＯ＝０．８１従って、ΔＱ□／ΣＣＪ、８１Ｘ６ボルトである。従って、窓は、不揮発性メモリ・セル１０について得られた窓に対して上で計算した１２ポルトではなくてわずか約５ボルトである。

プログラム／消去窓の計算では、電圧値は実際には一定の容量値、すなわち、？Ｃ＝ＣＰ　＋Ｃえ＋Ｃ，＋Ｃ，によって除したフローティング・ゲートの電荷の差に基づいていたことに留意しなければならない、フローティング・ゲート・チャンネルが消滅している場合には、これは実際の容量の状態を表していない可能性がある。このよう場合、もし計算が所定の外部端子電位状態に於けるフローティング・ゲートの電位の差に基づいていれば、この窓はもっと幅が広い可能性がある。フローティング・ゲートの電荷は外部端子電位の関数ではないから、ΔＱｒｓ／ΣＣに基づく窓のサイズが、ここでは図示のために使用される。

不揮発性メモリ・セル１０または不揮発性メモリ・セル１０″のいずれかの場合、フローティング・ゲート５０の状態はチャンネル４９の導電型を反転さすのに十分な電位を第１ポリシリコン層の第２部分２２に印加することによって検出され、その結果、第３基板領域３６の電位がチャンネル４５に結合される。チャンネル４０の導電型を反転させるのにまた十分な他の電位が制御電位線Ｖｗｔに沿って第２ポリシリコン層の第１部分２４に印加され、その結果、不揮発性メモリ・セル１０の第２基板領域１６または不揮発性メモリ・セル１０＃の仮想接合部６６のいずれかを第１基板領域１４に接続する。第１基板領域１４によって表されるデータ・ノードに検出電位を印加することによって、この検出電位は各データ・ノードに於いてｌの２進状態を表すトランジスタ４４の導通によって決まる値の検出電流を発生する。フローティング・ゲート５０が十分にプログラムされていれば、すなわち、十分な負の電位を有していれば、チャンネル４６の導電型は反転されず、従ってトランジスタ４４をオフのままにし、これによって第１基板領域１４と第３基板領域３６との間に電流が流れない。

しかし、もしフローティング・ゲート５０が消去されれば、すなわち、これが正の電位を有していれば、チャンネル４６の導電型は反転され、従ってトランジスタ４４をオンし、これによって第１基板領域１４と第３基板領域３６との間に電流が流れる。検出電流の状態は２つの２進状態、すなわち、それぞれプログラムされた状態と消去された状態を表す。

メモリ・セル１０’および１０＃の場合、フローティング・ゲート・トランジスタ４４の断時性は、フローティング・ゲート５０のプログラムされた状態に対して不揮発性メモリ・セル１０のフローティング・ゲート・トランジスタ４４の断特性程には十分に確立されていないため、この状態の検出に信顛性を持たせるため、多数の戦略を使用することができる。１つのアプローチは、従来の差動検出と結合された中間の基準電流を使用して消去された状態のより高い導通水準とプログラムされた状態のより低い導通状態とを区別することである。第２のアプローチは、フローティング・ゲート・トランジスタ４４のしきい値を上方向に調整し、これによってこのトランジスタのオン特性を遅らせ、その結果、フローティング・ゲートが消去された状態と比較してより低い正の電位を有するプログラム状態にある場合にフローティング・ゲート・トランジスタ４４をオフすることである。第３のアプローチは、Ｃ７に対してＣ１を十分に減少させ、ＦＦＧを一層負にしてフル・カット・オフを行うことである。メモリ・アレイ内にこのような検出手段を設けることは通常の技術範囲である。

■、製造方法Ａ、２層フォトレジストを使用してフローティング・ゲート側壁接点を形成したメモリ・セル図８ないし１１は、図４に示される本発明によるメモリ・セルを形成するときに使用する処理ステップの断面図である。先ず図８を参照して、基板１２が図示され、この上では従来の種々の準備処理ステップが完了している。基板１２上に成長させた薄い酸化物層１０２が示される。この二酸化シリコン層１０２は、基板と第１ポリシリコン層との間を強力に結合するように所定の厚さであることが望ましい、第１ポリシリコン層１０４を二酸化シリコン層１０２の上に堆積させる。次に、窒化物層１０６を第１ポリシリコン層１０４の表面上に堆積させる。酸化物層１０８を窒化物層１０６の上に堆積させる。窒化物層１０６と酸化物層１０８によって、基板上の所定の領域に不純物を添加することが可能になり、これによって、以下に説明するように、自己整合パドルが作られる０次に、窒化物層１０６と酸化物層１０８はホトレジスト１１４の従来の層を使用してマスクし、上記の第１ポリシリコン層の第１と第２部分を形成するべき部分をは形成し、これらの部分はそれぞれ１１０と１１２で示される０図８は、マスク１１４を使用して従来のエツチング・ステップによってこれらの領域１１０と１１２から窒化物（および酸化物）を取り除いた後の、不揮発性フローティング・ゲート・メモリ素子１００の状態を示す。

図９は、基板１２内に不純物を添加した領域１１６を注入する好ましいステップを示すが、このステップはオプションである。

領域１１２がまた不純物を添加されないことを保証するために、元のフォトレジスト１１４を素子１００の表面からはぎ取り、新しいフォトレジスト１１８を加え、上記の第１ポリシリコン層の第２部分が形成されるべき部分に対応する上記の第１ポリシリコン層１１２の露出した部分上にマスクを形成する。不純物を添加する領域は、フォトレジスト中に形成した窓１１０に対応し、その結果、基板１２内の領域１１６にはリンのようなｎ形の不純物が添加される。

本発明のオブシヲンの特徴によれば、酸化物層１０８の端部１２０．１２２、は、上記の第１ポリシリコン層の第１部分の下で形成中の不純物を添加した領域１１６を自己整合させる方法および手段として４１！能する。すなわち、端部１２０と１２２は、以前に形成したフォトレジスト・エッチ１１４から残り、端部が端部１２０と１２２によって形成されている窓を除いて基板１２にｎ形の不純物が添加されるのを阻止する手段を提供する。この厚さの窒化物層だけでは不純物イオンを阻止するには十分ではなく、従ってこの機能を提供することはできない。

窒化物層１０６と酸化物層１０８は、自己整合されたパドルを形成する目的のために機能し、このパドルは所定の設計基準でのセルのサイズを縮小する助けとなる。もしこの自己整合機能を望まないならば、ポリシリコンを堆積する前にマスクを使用してパドル領域を注入することによって工程を簡略化することができる。

このポリシリコンは、マスク１１４と反転した明暗を有するマスクを使用し、窒化物層１０６と酸化物層１０８および関連するエツチング並びに酸化ステップを必要としないで直接パターン化することができる。

次の処理ステップは、従来のエンチングを使用してマスク１１８とその下にある酸化物層１０８を取り除くことである。したがって、この窒化物層１０６が残り第１ポリシリコン層の第１と第２部分の領域を形成する。ここで図１０を参照して、この図から分かるように、第２二酸化シリコン層１２４を第１ポリシリコン層１０４の表面が露出した領域の上に従来の方法で熱成長させる。

極僅かの量の酸化物だけを窒化物層１０６０表面上に形成する。

表面が露出した領域の上に形成した酸化物層１２４は、次のステップのためのマスク酸化物によって構成され、次のステップで上記の第１ポリシリコン層１０４の第１と第２部分の形成を完了する。

図１１は、工程の次のステップを示し、このステップは湿式エツチングによって選択的に窒化物層１０６を取り除き、次に酸化物層１２４をマスクとして使用し、従来の異方性エツチングを使用してポリシリコン層１０４のエツチングを行う、このステップは完了したものとして図１１に示され、これによって第１ポリシリコン層１０４の第１８１域１２６と第２８１域１２８を形成する。

このエツチングは、領域１２６と１２８との間にポリシリコン１０４が存在しな（なるまで進む０次に酸化物の層を成長させ第１と第２ＳＪＩ域１２６と１２８の側部を被覆する。１２９で示すこの酸化物の層は、後でセル１００のトンネル酸化物の一部となる。

フォトレジスト１３０の薄い層を従来のスピン・サイクルを使用して形成し、領域１３２を約３．０００オングストロームの深さに形成すると共に領域１３４を約１．０００オングストロームの深さに形成する。このステップの鍵となる特徴は、ポリシリコン層の上部角で薄くなるフォトレジスト層を作ることであり、その結果、以下に説明するように、側壁接点用のこれらのポリシリコンの角の１つを容易に露出させることができる。

図１２に示すように、この工程の次のステップはレジスト１３０の上側部分を取り除くことであり、その結果、第１と第２ｉ域１２６と１２８の上部の酸化物１２４の部分が露出される。これは、従来の湿式化学エツチングによって行われる。残されたレジス）１４０は、ベーキングされて感光性を失って光に対して感光せず、その結果、フォトレジストの第２層を元のレジスト上に加えることができる０図１３に示すように、次に希望する上記の第２ポリシリコン層の第１部分を形成する部分以外の素子１００の部分をマスクするようにフォトレジスト１４２の層を加える０図１３で分かるように、この領域１４４は、上記の第１ポリシリコン層の第１部分１２６の上に部分的に位置している０代替方法のステップでは、マスクとしてフォトレジストを使用する代わりに、非怒光材料を使用することができ、したがって上述のように第２マスクを加える前にマスクの感光性を失わせる必要はない。この材料は、本発明にしたがって領域１３４中を同様に薄くすることができるように、感光性レジストに対するものと同様の粘度と流動特性を有する必要がある。

より詳紹な図１４から分かるように、酸化物層１２４の一部は、上述の工程によって露出され、次にこの露出した酸化物表面は湿式エツチングされ、上記の第１ポリシリコン層の第１部分１２６の側壁】４６の一部を露出するのに十分な量を取り除かれる。この酸化物の湿式エツチングが完了し、酸化物層１２４の部分１４８がこれによって取り除かれた後、図１５から分かるように、次にフォトレジスト１４０と１４２の残りは、露出した第１部分１２６の側壁１４６の一部を残して取り除かれる０図１６に示すように、次にポリシリコンの第２層１５０を素子１００の全ての露出した表面上に形成する。

図１７Ａと図１７Ｂおよび図１７Ｃは、本発明によるポリシリコンの上記の第２層１５０内に第１と第２頭域を形成する２つの代替案を示す０図１７Ａで分かるように、フォトレジスト層１５１を加え、第２ポリシリコン層１５０の第１と第２領域１５２と１５４をそれぞれ形成するためのマスクを設ける。フォトレジスト層１５１によって露出された第２ポリシリコン層１５０の部分１５Ｇ　（影で示す）は、次にエンチングされ、分離した部分１５２と１５４を形成する。

図１７Ｂと１７Ｃは、第２ポリシリコン層１５０をパターン化して更にメモリ・セルを小型化する代替方法を示す。これらの図では、図１７Ａの構造と類領する構造を′を付けて示す、これには、下記の２つの別のステップが必要である。（１）マスク１５１を加える前にマスク酸化物１５７を形成する必要がある。（２）終了点を検出して第２ポリシリコン層１５０をエツチングした後、図１７Ｃに示すように、１６０で示す不必要なポリシリコン「ストリンガ」を取り除く間に、１５８で示す「ポリシリコン第２層のブリッジ」をマスクするために第２マスク１６４を必要とする。

１６２で示すように、極く少量のポリシリコン第２層のブリッジ１５８のみがこのステップの間に取り除かれる。ｅ１７Ｂから分かるように、セル１００が小型である理由は、第１部分１２６の上に存在する第２ポリシリコン層の第２部分１５４の全てではないにしてもかなりの部分が取り除かれることを示しているからである。

上で説明したように、図１７Ｂ、１７Ｃの方法ではどれ位の第２ポリシリコン層がエツチングで取り除かれるかによって、部分１５９は第１ポリシリコン層の第１部分１２６の上部表面に残ることができる。しかし、この工程は、またこのような足を取り除くために部分１５４の内部をもっと深く切り取ることもできる。

側壁１４６と接触するために部分１５４との間に十分な接点が残されている限り、メモリ・セル１００′は依然として動作できる。

この部分１５９は、図１に示す第２ポリシリコン層の第２部分２６によって作られる重なりとは同しではないことに留意のこと。

後者の場合、図１７Ａに示すように、例えばエツチング阻止層にエツチングを戻す必要がない、またはブリッジを保護するマスクを必要としないことによって、処理は上述の工程から大きく簡略化される０図１の第２部分２６の重なりは、簡単なマスクとエツチングを戻すステップによって作られる。上述の複雑なブリフジを形成する工程の利点は、重なりが形成されるメモリ・セルと比較して小型メモリ・セルが作られることである。

Ｂ、窒化物を使用してフローティング・ゲート側壁を形成したメモリ・セル図１８ないし２０に示す断面図は、本発明による上に説明した側壁接点を形成する一連の代替処理ステップを図示す、先ず図１８を参照して、このステップは、窒化物２０２の別の層がセル２００の上に形成されることを示す、これは、第１ポリシリコン層１０４の第１と第２層１２６と１２８の両方の周辺に酸化物層１２４を設ける上述した図１１に示すステップに代わるものである０次に、第１ポリシリコン層１０４の側壁部分２０４と２０６を除いて全ての表面領域から異方性工程によって窒化物層２０２を取り除く０図１９から分かるように、次にマスク・ステップを実行し、露出した側壁２０６を残してフォトレジスト２０７を側壁２０４の上に位置させる０次に、酸化物層１２４を侵さないように十分に選択的なエツチングを使用する等方性エツチングを使用し、この露出した窒化物２０６を取り除く。

次にフォトレジスト２０７で取り除き、２０８で示すように、全ての露出した表面上にトンネル酸化物を成長させる。酸化物１０２は所定の薄い厚さであり、第１ポリシリコン層１０４の第１部分１２６と基Ｆｉ領領域１６との間に存続することに留意のこと、第１部分１２６と窒化物側壁２０４との間の２１０と同様に、若干の再酸化による浸蝕があることにもまた留意のこと。次のステップは、標準の湿式エツチングを使用して窒化物側壁２０４を取り除き、上述した図１６から始まるポリシリコンの第２層を堆積する工程に進む。

本発明は、ｎチャンネル技術を使用して説明された。しかし、ｐチャンネル技術を使用することは通常の技術の範囲内である。

この点に関して、上述の電位は極性が反対になる。ここに説明した発明の概念から逸脱することなく、本発明に対する他の変更および変形を行うことができることが理解できる。したがって、本発明は、添付の請求項の範囲によってのみ限定される。

ＦＩＧ、　ＩＦＩＧ、　２ＦＩＧ、　３ＦＩＧ、　４ＦＩＧ、　６Ａフローティングゲート電圧フローティングゲート電圧ＦＩＧ、　８ＦＩＧ、　９ＦＩＧ、　１６ＦＩＧ、　１８ＦＩＧ、　１９ＦＩＧ、　２０１、特許出願の表示　ＰＣＴ／ＵＳ　８９１０３１５７３、特許出願人請求の範囲１、第１表面を有する第１導電型の基板；上記の第１表面から間隔を開けて位置し、第１部分および上記の第１部分から電気的に絶縁された第２部分を有する第１ポリシリコン層であって、上記の第１部分は上記の基板から間隔を開けて位置する平坦な底部表面を有すると共に上記の底部表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１ポリシリコン層；および上記の第１表面から間隔を開けて位置する第１部分および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有する第２ポリシリヨン層であって、上記の第２ポリシリコン層の上記の第２部分は上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の第２ポリシリコン層；によって構成されることを特徴とする集積回路素子。

２、上記の基板は第１基板領域と第２基板領域を有し、上記の各領域は上記の第１導電型と逆の第２導電型であり、上記の各基板領域は上記の第１表面に配設されると共に所定の境界を有し、上記の第１ポリシリコン層の上記の第１部分の境界は上記の第２基板領域の境界と位置合わせされることを特徴とする請求項１記載の集積回路素子。

３、上記の基板は第１基板領域と第２基板領域を有し、上記の各領域は上記の第１導電型と逆の第２導電型であり、上記の各基板ｇ城は上記の第１表面に配設されると共に所定の境界を有し、上記の第１ポリシリコン層の上記の第１部分は上記の第２基板領域と容量結合されることを特徴とする請求項１記載の集積回路素子。

４、上記の第２ポリシリコン層の上記の第２部分は、上記の第１ポリシリコン層の上記の第１部分と部分的に重なってこれと接触することを特徴とする請求項１記載の集積回路素子。

５、上記の第２ポリシリコン層の上記の第２部分は、上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求項１記載の集積回路素子。

６、上記の第２ポリシリコン層の上記の第２部分は上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求項５記載の集積回路素子。

７、上記の第２ポリシリコン層の上記の第２部分のいずれの部分も上記の第１導電層の側壁によって形成された垂直面と交差しないように形成されることを特徴とする請求項１記載の集積回路素子。

８、第１導電型の基板層であって、第１表面を有すると共に上記の第１表面に配設され上記の第１導電型と逆の第２導電型である第１基板領域を有する上記の基板層；所定の第１厚さを存する上記の第１表面上の第に酸化シリコン層；上記の第に酸化シリコン層上に形成され、第１部分と第２部分を有する第１ポリシリコン層であって、上記の第１および第２部分は相互に対して電気的に絶縁されると共に上記の第１基板領域から間隔を開けて位置し、上記の第１部分は上記の第１表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１ポリシリコン層；上記の側壁の少なくとも１部を除いて上記の第１ポリシリコン層の上記の第１および第２部分上に位置し、所定の第２厚さを有する第２二酸化シリコン層；および上記の第２二酸化シリコン層上に位置し、上記の第１基板領域と上記の第１ポリシリコン層の上記の第１部分との間に延びて上記の第１半導体層の上記の第１部分の所定の部分と重なる第１部分、および上記の側壁と電気的に接触する少なくとも１つの表面を有し上記の第１ポリシリコン層の上記の第１部分と上記の第２部分との間に延び上記の第１ポリシリコン層の上記の第２部分と所定量だけ重なる第２部分を有する第２ポリシリコン層；によって構成されることを特徴とする電気的に可変な不揮発性メモリ・セル。

９、上記の第２二酸化シリコン層は上記の第に酸化シリコン層よりも厚さが厚いことを特徴とする請求項８記載の電気的に可変な不揮発性メモリ・セル。

１０、第１導電型の基板であって、第１表面を有すると共に第１基板領域と第２基板領域を有し、上記の各基板領域は上記の第１表面に配設され、上記の第】導電型と逆の第２導電型である上記の基板；第１データ電位と第２データ電位の１つを上記の第２基板領域に選択的に印加する手段であって、上記のセルに記憶されるべきデータが１の２進状態を有する場合に上記の第１データ電位が印加され、上記のセルに記憶されるべきデータが他方の２の手段；上記の第１表面から間隔を開けて位置し、上記の第２基板領域に容量結合された第１部分と上記の第１部分から電気的に絶縁された第２部分を有する電気的に絶縁された第１ポリシリコン層であって、上記の第１部分は上記の基板の上記の第１表面と平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の電気的に絶縁された第１ポリシリコン層；上記の第１基板領域と上記の第２基板領域との間に延び上記の第１表面から間隔を開けて位置し上記の第１ポリシリコン層の上記の第１部分に容量結合された第１部分、および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有する電気的に絶縁された第２ポリシリコン層であって、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第２部分に容量結合され上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の電気的に絶縁された第２ポリシリコン層；第１バイアス電位を上記の第１ポリシリコン層の上記の第２部分に選択的に印加する手段；第１制御電位を上記の第２ポリシリコン層の上記の第１部分に選択的に印加する手段であって、上記の第１制御電位は上記の各基板領域の間の上記の基板の導電型を上記の第２導電型に反転させて上記の第１基板領域の電位を上記の第２基板領域に電気的に結合し、上記の第１データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の１の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第２部分から上記の第２ポリシリコン層の上記の第２部分に導入されるように、上記の制ｍＭ位、上記のデータ電位、および上記のバイアス電位が選択され、上記の第２データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の他方の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第１部分から除去されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が更に選択される上記の手段、および；上記の第１ポリシリコン層の上記の第１部分を検出する手段；によって構成されることを特徴とする電気的に可変な不揮発性メモリ・セル。

１１、上記の第２基板領域の境界が上記の第１ポリシリコン層の上記の第１部分に境界と位置合わせされることを特徴とする請求項１０記載の電気的に可変な不揮発性メモリ・セル。

１２、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分と部分的に重なることを特徴とする請求項１０記載の電気的に可変な不揮発性メモリ・セル。

１３、上記の第２基板の境界が上記の第１ポリシリコン層の上記の第１部分の境界と位置合わせされることを特徴とする請求項１２記載の電気的に可変な不揮発性メモリ・セル。

１４、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求項１０記載の電気的に可変な不揮発性メモリ・セル。

１５、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求項１４記載の電気的に可変な不揮発性メモリ・セル。

１６．上記の第２基板領域の境界が上記の第１ポリシリコン層の上記の第１部分の境界と位置合わせされることを特徴とする請求項１４記載の電気的に可変な不揮発性メモリ・セル。

１７、上記の第１ポリシリコン層の上記の第２部分は上記のメモリセルのプログラム電極によって構成され、上記の第１ポリシリコン層の第１部分と上記の第２ポリシリコン層の第２部分は上記のメモリ・セルのフローティング・ゲートによって構成され、上記の第２ポリシリコン層の第１部分は上記のメモリ・セルに対する消去電極によって構成されることを特徴とする請求項１０記載の電気的に可変な不揮発性メモリ・セル。

１８、第１表面と第１基板領域を有する第１導電型の基板であって、上記の基板領域は上記の第１表面に配設され上記の第１導電型と逆の第２導電型である上記の基板；第１データ電位と第２データ電位の１つを上記の第１基板領域に選択的に印加する手段であって、上記のセルに記憶されるべきデータが１の２進状態を有する場合に上記の第１データ電位が印加され、上記のセルに記憶されるべきデータが他方の２進状態を有する場合に上記の第２データ電位が印加される上記の手段；上記の第１表面から間隔を開けて位置し、第１部分と第２部分を有する電気的にｖＰ！、録された第１ポリシリコン層であって上記の第１および第２部分は相互に対して絶縁されると共に上記の第１基板領域から間隔を開けて位置し、上記の第１部分は上記の基板の上記の第１表面と平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の電気的に絶縁された第１ポリシリコン層：上記の第１基板領域と上記の第１ポリシリコン層の上記の第１部分との間に延び、上記の第１ポリシリコン層の上記の第１部分の所定の部分と重なり、上記の第１ポリシリコン層の上記の第１部分と容量結合された第１部分、および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有し、上記の第１表面から間隔を開けて位置する電気的に絶縁された第２ポリシリコン層であって、上記の第２ポリシリコン層の上記の第２部分は第１ポリシリコン層の上記の第２部分と容量結合されると共に上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の電気的に絶縁された第２ポリシリコン層：第１４１１層位を上記の第２ポリシリコン層の上記の第１部分に選択的に印加する手段であって、上記の第１データ電位を上記の第１基板領域に印加し、上記の制Ｗｔ位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の１の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第２部分から上記の第２ポリシリコン層の上記の第２部分に導入されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が選択され、上記の第２データ電位を上記の第１基板領域に印加し、上記のｍｓ電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の他方の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第１部分から除去されるようとに、上記の制御電位、上記のデータ電位、および上記のバイアス電位が更に選択される上記の手段；および上記の第１ポリシリコン層の上記の第１部分の電位を検出する手段；によって構成されることを特徴とする電気的に可変な不揮発性メモリ・セル。

１９、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分と部分的に接触することを特徴とする請求項１８記載の電気的に可変な不揮発性メモリ・セル。

２０、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求項１８記載の電気的に可変な不揮発性メモリ・セル。

２１、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁の１部のみと接触することを特徴とする請求項２０記載の電気的に可変な不揮発性メモリ・セル。

２２、第１導電層と第２導電層との間に側壁接点を形成する方法であって、上記の第１導電層は基板の表面上対して形成され、上記の基板と実質的に平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の方法において、上記の方法は：絶縁層を形成して上記の第１導電層の全ての露出した面を被覆するステップ；上記の第１導電層の上部角の周辺で第１マスク層が清くなるように上記の絶縁層の表面上に上記の第１マスク層を堆積するステップ；上記のマスク層の一部を取り除き上記の導体の上部角で絶縁層を露出させるステップ；第２マスク層を堆積して上記の第１導電層の１つの側壁上の側壁接点を形成するべき部分を除く全ての部分をマスクするステップ；上記の絶縁層の露出された部分を取り除き、上記の第１導電層の側壁の少な（とも一部を露出させるステップ；上記の第１と第２マスク層を取り除くステップ；全ての表面上に上記の第２導電層を形成するステップ；露出した側壁で上記の第１導電層と接触し、上記の第１ポリシリコン層の上記の部分の上に部分的に位置している上記の第２導電層の部分をマスクするステップ；および上記の第２導電層の露出した部分を取り除（ステップ；によって構成されることを特徴とする方法。

２３、上記の基板面内に上記の基板の導電型と逆の導電型を有する基板領域を形成するステップによってさらに構成され、上記のポリシリコン層の一部が残される上記のポリシリコン層の表面の一部をマスクする上記のステップは、上記の部分の境界が上記の基板領域の境界と位置合わせするように上記の部分をマスクするステップを有することを特徴とする請求項２２記載の方法。

２４、第１４１１層を形成する上記のステップと第２導電層を形成する上記のステップは、ポリシリコンの第４層とポリシリコンの第２層をそれぞれ形成するステップを有することを特徴とする請求項２２記載の方法。

２５、第１絶縁層を形成する上記のステップは、二酸化シリコンの層を形成するステップを有することを特徴とする請求項２２記載の方法。

２６、上記の第１マスク層は、フォトレジストによって構成され、第１マスク層を堆積するステップは上記の第２マスク層を加えることができるように上記の第１マスク層を非感光化するステツブによってさらに構成されることを特徴とする請求項２２記載の方法。

２７、シリコン基板上の異なるポリシリコン層の間に側壁接点を形成する方法において、上記の方法は：上記のシリコン基板上に二酸化シリコンの第１層を形成するステップ；上記の第に酸化シリコン層の上部にポリシリコンの第１層を形成するステップ；上記のポリシリコン層の一部が残される上記のポリシリコンの表面の一部をマスクするステップ；上記のポリシリコン層の上記の露出した部分を取り除くステップ；上記のマスクを取り除くステップ；露出した全ての表面上に窒化物層を形成するステップ；上記の第１ポリシリコン層の側壁部分を除いて全ての領域の上記の窒化物層を取り除くステップ；上記の第１ポリシリコン層の側壁の１つの上にマスクを形成するステップ；上記のマスクによって保護されていない側壁窒化物を全て取り除°くステップ：上記のマスクを取り除くステップ；上記の残された側壁窒化物の露出した表面を除いて全ての露出した表面上に第２二酸化シリコン層を形成するステップ；残された側壁窒化物を取り除くステップ；露出した全ての表面上に上記の第２ポリシリコン層を形成するステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の部分と接触し上記の第１ポリシリコン層の上記の部分の上に部分的に位置している一部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。

２８、シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：上記の基板上に所定の厚さの二酸化シリコンの第１層を形成するステップ；上記の第に酸化シリコン層の上部に第１ポリシリコン層を形成するステップ：窒化物の第１層を形成し、次に上記の二酸化シリコン層の下の基板中に注入するイオンを阻止するのに十分な所定の厚さの二酸化シリコンの第２層を上記の第１ポリシリコン層の表面上に形成するステップ；上記の第１ポリシリコン層の第１と第２部分を形成する部分を除く全ての部分の上記の第１窒化物層と上記の第２二酸化シリコン層の表面をマスクするステップ；上記の第１窒化物層と上記の第２二酸化シリコン層の露出した部分を取り除くステップ；上記の第１ポリシリコン層の第２部分が形成される部分に対応する上記の第１ポリシリコン層の露出した部分上に第１マスクを形成するステップ；上記の第１ポリシリコン層の第１部分に対応する上記の第１ポリシリコン層の露出した領域内の上記の第１ポリシリコン層の下の基板中に不純物を添加した領域を注入するステップ；上記の第１マスクと上記の第２二酸化シリコン層を取り除くステップ；上記の第１ポリシリコン層の露出した表面上に第３二酸化シリコン層を熱的に成長させるステップ；上記の窒化物層と上記の第３二酸化シリコン層によってマスクされていない上記の第１ポリシリコン層の全てを取り除き、これによって上記の第１ポリシリコン層の上記の第１と第２部分を形成するステップ；第４二酸化シリコン層を形成し上記の第１ポリシリコン層の上記の第１と第２部分の側壁を被覆するステップ；上記の第１ポリシリコン層の上部角の周辺で第１マスク層が薄くなるように上記の第１マスク層を堆積するステップ；上記の第１マスク層の一部を取り除き、上記の第１ポリシリコン層の上記の第１と第２部分の上部角で上記の第３と第４二酸化シリコン層の部分を露出させるステップ；第２マスク層を堆積して、第２ポリシリコン層の第１と第２部分が形成される部分を除く全ての部分をマスクするステップ；上記の第４二酸化シリコン層と下部に位置する第３二酸化シリコン層の露出した部分の所定の部分を取り除き、上記の第１ポリシリコン層の上記の第１部分の側壁の１つの一部を露出させるステップ；上記の第１と第２マスク層を取り除くステップ；露出した全ての表面上に上記の第２ポリシリコン層を形成するステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。

２９、上記の第１マスク層は、フォトレジストによって構成され、上記の第１マスク層を堆積するステップは第２マスク層を加えることができるように上記の第１マスク層を非感光性化するステップによってさらに構成されることを特徴とする請求項２８記載の方法。

３０、上記の第２ポリシリコン層をマスクして第１と第２部分を形成するステップは、上記のステップは、エツチング阻止層までエツチングを戻すステップを有することを特徴とする請求項２８記載の方法。

３１、上記の第２ポリシリコン層の第１と第２部分を形成するステップは：上記のポリシリコン層の表面上にマスク酸化物を形成するステップ；上記のマスク酸化物と上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；上記のマスク酸化物と上記の第２半導体層の露出した部分を終了点の検出を行ってエツチングし、ポリシリコンのブリッジを形成するステップ；上記の第２ポリシリコン層の上記の第２部分のポリシリコン・プリフジ部分をマスクするステップ；および上記の第２半導体層の露出した部分をエツチングし、上記の第２半導体層内の望ましくないポリシリコンのストリンガを取り除（ステップ；によってさらに構成されることを特徴とする請求項２８記載の方法。

３２、シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：上記の基板上に所定の厚さの二酸化シリコンの第１層を形成するステップ；上記の第に酸化シリコン層の上部に第１ポリシリコン層を形成するステップ；窒化物の第１層を形成し、次に上記の二酸化シリコン層の下の基板中に注入するイオンを阻止するのに十分な所定の厚さの二酸化シリコンの第２層を上記の第１ポリシリコン層の表面上に形成するステップ；上記の第１ポリシリコン層の第１と第２部分を形成する部分の餘く全ての部分の上記の第１窒化物層と上記の第２二酸化シリコン層の表面をマスクするステップ；上記の第１窒化物層と上記の第２二酸化シリコン層の露出した部分を取り除くステップ；上記の第１ポリシリコン層の第２部分が形成される部分に対応する上記の第１ポリシリコン層の露出した部分上に第１マスクを形成するステップ；上記の第１ポリシフコン層の第１部分に対応する上記の第１ポリシリコン層の露出した領域内の上記の第１ポリシリコン層の下の基板中に不純物を添加した領域を注入するステップ；上記の第１マスクと上記の第２二酸化シリコン層を取り除くステップ；上記の第１ポリシリコン層の露出した表面上に第３二酸化シリコン層を熱的に成長させるステップ；上記の窒化物層と上記の第３二酸化シリコン層によってマスクされていない上記の第１ポリシリコン層の全てを取り除き、これによって上記の第１ポリシリコン層の上記の第１と第２部分を形成するステップ；全ての露出した表面上に第２窒化物層を形成するステップ；上記の第１ポリシリコン層の側壁部分を除く全ての領域の上記の第２窒化物層を取り除くステップ：上記の第１ポリシリコン層の１つの側壁上にマスクを形成するステップ；上記のマスクによって保護されていない側壁窒化物の全てを取り除く；上記のマスクを取り除くステップ；上記の残された側壁窒化物の露出した表面を除く全ての露出した表面上に第４二酸化シリコン層を形成するステップニ残された側壁窒化物を取り除くステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。

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Claims

【特許請求の範囲】

１．第１表面を有する第１導電型の基板；上記の第１表面から間隔を設けた領域を有する第１導電層であって、上記の領域は上記の基板表面に対して実質的に平行した平坦な底部表面と上記の底部表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１導電層；および上記の第１導電層と接触する表面を有する第２導電層；によって構成され、上記の第２層の上記の表面が上記の第１層の上記の側壁と接触していることを特徴とする集積回路素子。
２．上記の第２層の上記の表面が上記の第１層の上記の側壁のみと接触することを特徴とする請求の範囲１記載の集積回路素子。
３．上記の第２層の上記の表面が上記の第１層の上記の側壁の一部のみと接触することを特徴とする請求の範囲２記載の集積回路素子。
４．上記の第２導電層のいずれの部分も上記の第１導電層の側壁によって形成された垂直面と交差しないように形成されていることを特長とする請求の範囲２記載の集積回路素子。
５．第１表面を有する第１導電型の基板；上記の第１表面から間隔を開けて位置し、第１部分および上記の第１部分から電気的に絶縁された第２部分を有する第１ポリシリコン層であって、上記の第１部分は上記の基板から間隔を開けて位置する平坦な底部表面を有すると共に上記の底部表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１ポリシリコン層；および上記の第１表面から間隔を開けて位置する第１部分および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有する第２ポリシリコン層であって、上記の第２ポリシリコン層お上記の第２部分は上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の第２ポリシリコン層；によって構成されることを特徴とする集積回路素子。
６．上記の基板は第１基板領域と第２基板領域を有し、上記の各領域は上記の第１導電型と逆の第２導電型であり、上記の各基板領域は上記の第１表面に配設されると共に所定の境界を有し、上記の第１ポリシリコン層の上記の第１部分の境界は上記の第２境界領域の境界と位置合わせされることを特徴とする請求の範囲５記載の集積回路素子。
７．上記の基板は第１基板領域と第２基板領域を有し、上記の各領域は上記の第１導電型と逆の第２導電型であり、上記の各基板領域は上記の第１表面に配設されると共に所定の境界を有し、上記の第１ポリシリコン層の上記の第１部分は上記の第２基板領域と容量結合されることを特徴とする請求の範囲５記載の集積回路素子。
８．上記の第２ポリシリコン層の上記の第２部分は、上記の第１ポリシリコン層の上記の第１部分と部分的に重なってこれと接触することを特徴とするとする請求の範囲５記載の集積回路素子。
９．上記の第２ポリシリコン層の上記の第２部分は、上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求の範囲５記載の集積回路素子。
１０．上記の第２ポリシリコン層の上記の第２部分は上記の第１ポリシリコン層の上記の第１部分の上記の側壁の一部のみと接触することを特徴とする請求の範囲９記載の集積回路素子。
１１．上記の第２ポリシリコン層の上記の第２部分のいずれの部分も上記の第１導電層の側壁によって形成された垂直面と交差しないように形成されることを特徴とする請求の範囲５記載の集積回路素子。
１２．第１導電型の基板層であって、第１表面を有すると共に上記の第１表面に配設され上記の第１導電型と逆の第２導電型である第１基板領域を有する上記の基板層；所定の第１厚さを有する上記の第１表面上の第１二酸化シリコン層；上記の第１二酸化シリコン層上に形成され、第１部分と第２部分を有する第１ポリシリコン層であって、上記の第１および第２部分は相互に対して電気的に絶縁されると共に上記の第１基板領域から間隔を開けて位置し、上記の第１部分は上記の第１表面に対して実質的に垂直な少なくとも１つの側壁を有する上記の第１ポリシリコン層；上記の側壁の少なくとも１部を除いて上記の第１ポリシリコン層の上記の第１および第２部分上に位置し、所定の第２厚さを有する第２二酸化シリコン層；および上記の第２二酸化シリコン層上に位置し、上記の第１基板領域と上記の第１ポリシリコン層の上記の第１部分との間に延びて上記の第１半導体層の上記の第１部分の所定の部分と重なる第１部分、および上記の側壁と電気的に接触する少なくとも１つの表面を有し上記の第１ポリシリコン層の上記の第１部分と上記の第２部分との間に延び上記の第１ポリシリコン層の上記の第２部分と所定量だけ重なる第２部分を有する第２ポリシリコン層；によって構成されることを特徴とする電気的に可変な不揮発性メモリ・セル。
１３．上記の第２二酸化シリコン層は上記の第１二酸化シリコン層よりも厚さが厚いことを特徴とする請求の範囲１２記載の電気的に可変な不揮発性メモリ・セル。
１４．第１導電型の基板であって、第１表面を有すると共に第１基板領域と第２基板領域を有し、上記の各基板領域は上記の第１表面に配設され、上記の第１導電型と逆の第２導電型である上記の基板；第１データ電位と第２データ電位の１つを上記の第１基板領域に選択的に印加する手段であって、上記のセルに記憶されるべきデータが１の２進状態を有する場合に上記の第１データ電位が印加され、上記のセルに記憶されるべきデータが他方の２進状態を有する場合に上記の第２データ電位が印加される上記の手段；上記の第１表面から間隔を開けて位置し、上記の第２基板領域に容量結合された第１部分と上記の第１部分から電気的に絶縁された第２部分を有する電気的に絶縁された第１ポリシリコン層であって、上記の第１部分は上記の基板の上記の第１表面と平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の電気的に絶縁された第１ポリシリコン層；上記の第１基板領域と上記の第２基板領域との間に延び上記の第１表面から間隔を開けて位置し上記の第１ポリシリコン層の上記の第１部分に容量結合された第１部分、および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有する電気的に絶縁された第２ポリシリコン層であって、上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第２部分に容量結合され上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の電気的に絶縁された第２ポリシリコン層；第１バイアス電位を上記の第１ポリシリコン層の上記の第２部分に選択的に印加する手段；第１制御電位を上記の第２ポリシリコン層の上記の第１部分に選択的に印加する手段であって、上記の第１制御電位は上記の各基板領域の間の上記の基板の導電型を上記の第２導電型に反転させて上記の第１基板領域の電位を上記の第２基板領域に電気的に結合し、上記の第１データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の１の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第２部分から上記の第２ポリシリコン層の上記の第２部分に導入されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が選択され、上記の第２データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の他方の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第１部分から除去されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が更に選択される上記の手段；および上記の第１ポリシリコン層の上記の第１部分の電位を検出する手段；によって構成されることを特徴とする電気的に可変な不揮発性メモリ・セル。
１５．上記の第２基板領域の境界が上記の第１ポリシリコン層の上記の第１部分に境界と位置合わせされることを特徴とする請求の範囲１４記載の電気的に可変な不揮発性メモリ・セル。
１６．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分と部分的に重なることを特徴とする請求の範囲１４記載の電気的に可変な不揮発性メモリ・セル。
１７．上記の第２基板の境界が上記の第１ポリシリコン層の上記の第１部分の境界と位置合わせされることを特徴とする請求の範囲１６記載の電気的に可変な不揮発性メモリ・セル。
１８．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求の範囲１４記載の電気的に可変な不揮発性メモリ・セル。
１９．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁の一部のみと接触することを特徴とする請求の範囲１８記載の電気的に可変な不揮発性メモリ・セル。
２０．上記の第２基板領域の境界が上記の第１ポリシリコン層の上記の第１部分の境界と位置合わせされることを特徴とする請求の範囲１８記載の電気的に可変な不揮発性メモリ・セル。
２１．上記の第１ポリシリコン層の上記の第２部分は上記のメモリセルのプログラム電極によって構成され、上記の第１ポリシリコン層の第１部分と上記の第２ポリシリコン層の第２部分は上記のメモリ・セルのフローティング・ゲートによって構成され、上記の第２ポリシリコン層の第１部分は上記のメモリ・セルに対する消去電極によって構成されることを特徴とする請求の範囲１４記載の電気的に可変な不揮発性メモリ・セル。
２２．第１表面と第１基板領域を有する第１導電型の基板であって、上記の基板領域は上記の第１表面に配設され上記の第１導電型と逆の第２導電型である上記の基板；第１データ電位と第２データ電位の１つを上記の第１基板領域に選択的に印加する手段であって、上記のセルに記憶されるべきデータが１の２進状態を有する場合に上記の第１データ電位が印加され、上記のセルに記憶されるべきデータが他方の２進状態を有する場合に上記の第２データ電位が印加される上記の手段；上記の第１表面から間隔を開けて位置し、第１部分と第２部分を有する電気的に絶縁された第１ポリシリコン層であって上記の第１および第２部分は相互に対して絶縁されると共に上記の第１基板領域から間隔を開けて位置し、上記の第１部分は上記の基板の上記の第１表面と平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の電気的に絶縁された第１ポリシリコン層；上記の第１基板領域と上記の第１ポリシリコン層の上記の第１部分との間に延び、上記の第１ポリシリコン層の上記の第１部分の所定の部分と重なり、上記の第１ポリシリコン層の上記の第１部分と容量結合された第１部分、および上記の第２ポリシリコン層の上記の第１部分から電気的に絶縁された第２部分を有し、上記の第１表面から間隔を開けて位置する電気的に絶縁された第２ポリシリコン層であって、上記の第２ポリシリコン層の上記の第２部分は第１ポリシリコン層の上記の第２部分と容量結合されると共に上記の側壁と電気的に接触する少なくとも１つの表面を有する上記の電気的に絶縁された第２ポリシリコン層；第１制御電位を上記の第２ポリシリコン層の上記の第１部分に選択的に印加する手段であって、上記の第１データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の１の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第２部分から上記の第２ポリシリコン層の上記の第２部分に導入されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が選択され、上記の第２データ電位を上記の第１基板領域に印加し、上記の制御電位を上記の第２ポリシリコン層の上記の第１部分に印加して上記の他方の２進状態を記憶する場合、電子が上記の第１ポリシリコン層の上記の第１部分から除去されるように、上記の制御電位、上記のデータ電位、および上記のバイアス電位が更に選択される上記の手段；および上記の第１ポリシリコン層の上記の第１部分の電位を検出する手段；によって構成されことを特徴とする電気的に可変な不揮発性メモリ・セル。
２３．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分と部分的に接触することを特徴とする請求の範囲２２記載の電気的に可変な不揮発性メモリ・セル。
２４．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁のみと接触することを特徴とする請求の範囲２２記載の電気的に可変な不揮発性メモリ・セル。
２５．上記の第２ポリシリコン層の上記の第２部分が上記の第１ポリシリコン層の上記の第１部分の上記の側壁の１部のみと接触することを特徴とする請求の範囲２２記載の電気的に可変な不揮発性メモリ・セル。
２６．第１導電層と第２導電層との間に側壁接点を形成する方法であって、上記の第１導電層は基板の表面上対して形成され、上記の基板と実質的に平行で平坦な底部表面を有すると共に上記の底部表面に実質的に垂直な少なくとも１つの側壁を有する上記の方法において、上記の方法は；絶縁層を形成して上記の第１導電層の全ての露出した表面を被覆するステップ；上記の第１導電層の上部角の周辺で第１マスク層が薄くなるように上記の絶縁層の表面上に上記の第１マスク層を堆積するステップ；上記のマスク層の一部を取り除き上記の導体の上部角で絶縁層を露出させるステップ；第２マスク層を堆積して上記の第１導電層の１つの側壁上の側壁接点を形成するべき部分を除く全ての部分をマスクするステップ；上記の絶縁層の露出された部分を取り除き、上記の第１導電層の側壁の少なくとも一部を露出させるステップ；上記の第１と第２マスク層を取り除くステップ；全ての表面上に上記の第２導電層を形成するステップ；露出した側壁で上記の第１導電層と接触し、上記の第１ポリシリコン層の上記の部分の上に部分的に位置している上記の第２導電層の部分をマスクするステップ；および上記の第２導電層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。
２７．上記の基板面内に上記の基板の導電型と逆の導電型を有する基板領域を形成するステップによってさらに構成させ、上記のポリシリコン層の一部が残される上記のポリシリコン層の表面の一部をマスクする上記のステップは、上記の部分の境界が上記の基板領域の境界と位置合わせするように上記の部分をマスクするステップを有することを特徴とする請求の範囲２６記載の方法。
２８．第１導電層を形成する上記のステップと第２導電層を形放する上記のステップは、ポリシリコンの第１層とポリシリコンの第２層をそれぞれ形成するステップを有することを特徴とする請求の範囲２６記載の方法。
２９．第１絶縁層を形成する上記のステップは、二酸化シリコンの層を形成するステップを有することを特徴とする請求の範囲２６記載の方法。
３０．上記の第１マスク層は、フォトレジストによって構成され、第１マスク層を堆積するステップは上記の第２マスク層を加えることができるように上記の第１マスク層を非感光化するステップによってさらに構成されることを特徴とする請求の範囲２６記載の方法。
３１．シリコン基板上の異なるポリシリコン層の間に側壁接点を形成する方法において、上記の方法は：上記のシリコン基板上に二酸化シリコンの第１層を形成するステップ；上記の第１二酸化シリコン層の上部にポリシリコンの第１層を形成するステップ；上記のポリシリコン層の一部が残される上記のポリシリコンの表面の一部をマスクするステップ；上記のポリシリコン層の上記の露出した部分を取り除くステップ；上記のマスクを取り除くステップ；露出した全ての表面上に窒化物層を形成するステップ；上記の第１ポリシリコン層の側壁部分を除いて全ての領域の上記の窒化物層を取り除くステップ；上記の第１ポリシリコン層の側壁の１つの上にマスクを形成するステップ；上記のマスクによって保護されていない側壁窒化物を全て取り除くステップ；上記のマスクを取り除くステップ；上記の残された側壁窒化物の露出した表面を除いて全ての露出した表面上に第２二酸化シリコン層を形成するステップ；残された側壁窒化物を取り除くステップ；露出した全ての表面上に上記の第２ポリシリコン層を形成するステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の部分と接触し上記の第１ポリシリコン層の上記の部分の上に部分的に位置している一部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。
３２．シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：上記の基板上に所定の厚さの二酸化シリコンの第１層を形成するステップ；上記の第１二酸化シリコン層の上部に第１ポリシリコン層を形成するステップ；窒化物の第１層を形成し、次に上記の二酸化シリコン層の下の基板中に注入するイオンを阻止するのに十分な所定の厚さの二酸化シリコンの第２層を上記の第１ポリシリコン層の表面上に形成するステップ；上記の第１ポリシリコン層の第１と第２部分を形成する部分の除く全ての部分の上記の第１窒化物層と上記の第２二酸化シリコン層の表面をマスクするステップ；上記の第１窒化物層と上記の第２二酸化シリコン層の露出した部分を取り除くステップ；上記の第１ポリシリコン層の第２部分が形成される部分に対応する上記の第１ポリシリコン層の露出した部分上に第１マスクを形成するステップ；上記の第１ポリシリコン層の第１部分に対応する上記の第１ポリシリコン層の露出した領域内の上記の第１ポリシリコン層の下の基板中に不純物を添加した領域を注入するステップ；上記の第１マスクと上記の第２二酸化シリコン層を取り除くステップ；上記の第１ポリシリコン層の露出した表面上に第３二酸化シリコン層を熱的に成長させるステップ；上記の窒化物層と上記の第３二酸化シリコン層によってマスクされていない上記の第１ポリシリコン層の全てを取り除き、これによって上記の第１ポリシリコン層の上記の第１と第２部分を形成するステップ；第４二酸化シリコン層を形成し上記の第１ポリシリコン層の上記の第１と第２部分の側壁を被覆するステップ；上記の第１ポリシリコン層の上部角の周辺で第１マスク層が薄くなるように上記の第１マスク層を堆積するステップ；上記の第１マスク層の一部を取り除き、上記の第１ポリシリコン層の上記の第１と第２部分の上部角で上記の第３と第４二酸化シリコン層の部分を露出させるステップ；第２マスク層を堆積して、第２ポリシリコン層の第１と第２部分が形成される部分を除く全ての部分をマスクするステップ；上記の第４二酸化シリコン層と下部に位置する第３二酸化シリコン層の露出した部分の所定の部分を取り除き、上記の第１ポリシリコン層の上記の第１部分の側壁の１つの一部を露出させるステップ；上記の第１と第２マスク層を取り除くステップ；露出した全ての表面上に上記の第２ポリシリコン層を形成するステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。
３３．上記の第１マスク層は、フォトレジストによって構成され、上記の第１マスク層を堆積するステップは第２マスク層を加えることができるように上記の第１マスク層を非感光性化するステップによってさらに構成されることを特徴とする請求の範囲３２記載の方法。
３４．上記の第２ポリシリコン層をマスクして第１と第２部分を形成するステップは、上記のステップは、エッチング阻止層までエッチングを戻すステップを有することを特徴とする請求の範囲３２記載の方法。
３５．上記の第２ポリシリコン層の第１と第２部分を形成するステップは：上記のポリシリコン層の表面上にマスク酸化物を形成するステップ；上記のマスク酸化物と上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；上記のマスク酸化物と上記の第２半導体層の露出した部分を終了点の検出を行ってエッチングし、ポリシリコンのブリッジを形成するステップ；上記の第２ポリシリコン層の上記の第２部分のポリシリコン・ブリッジ部分をマスクするステップ；および上記の第２半導体層の露出した部分をエッチングし、上記の第２半導体層内の望ましくないポリシリコンのストリンガを取り除くステップ；によってさらに構成されることを特徴とする請求の範囲３２記載の方法。
３６．シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：シリコン基板上に電気的に可変な不揮発性メモリ・セルを形成する方法において、上記の方法は：上記の基板上に所定の厚さの二酸化シリコンの第１層を形成するステップ；上記の第１二酸化シリコン層の上部に第１ポリシリコン層を形成するステップ；窒化物の第１層を形成し、次に上記の二酸化シリコン層の下の基板中に注入するイオンを阻止するのに十分な所定の厚さの二酸化シリコンの第２層を上記の第１ポリシリコン層の表面上に形成するステップ；上記の第１ポリシリコン層の第１と第２部分を形成する部分を除く全ての部分の上記の第１窒化物層と上記の第２二酸化シリコン層の表面をマスクするステップ；上記の第１窒化物層と上記の第２二酸化シリコン層の露出した部分を取り除くステップ；上記の第１ポリシリコン層の第２部分が形成される部分に対応する上記の第１ポリシリコン層の露出した部分上に第１マスクを形成するステップ；上記の第１ポリシリコン層の第１部分に対応する上記の第１ポリシリコン層の露出した領域内の上記の第１ポリシリコン層の下の基板中に不純物を添加した領域を注入するステップ；上記の第１マスクと上記の第２二酸化シリコン層を取り除くステップ；上記の第１ポリシリコン層の露出した表面上に第３二酸化シリコン層を熱的に成長させるステップ；上記の窒化物層と上記の第３二酸化シリコン層によってマスクされていない上記の第１ポリシリコン層の全てを取り除き、これによって上記の第１ポリシリコン層の上記の第１と第２部分を形成するステップ；全ての露出した表面上に第２窒化物層を形成するステップ；上記の第１ポリシリコン層の側壁部分を除く全ての領域の上記の第２窒化物層を取り除くステップ；上記の第１ポリシリコン層の１つの側壁上にマスクを形成するステップ；上記のマスクによって保護されていない側壁窒化物の全てを取り除くステップ；上記のマスクを取り除くステップ；上記の残された側壁窒化物の露出した表面を除く全ての露出した表面上に第４二酸化シリコン層を形成するステップ；残された側壁窒化物を取り除くステップ；上記の第２ポリシリコン層をマスクし、上記の第１ポリシリコン層の上記の第１部分の上に部分的に位置すると共に上記の第１酸化物層の上に部分的に位置する第１部分および上記の第１ポリシリコン層の露出した側壁で上記の第１ポリシリコン層の上記の第１部分と接触すると共に上記の第１ポリシリコン層の上記の第２部分の上に部分的に位置する第２部分をマスクするステップ；および上記の第２ポリシリコン層の露出した部分を取り除くステップ；によって構成されることを特徴とする方法。