JP3285412B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその誤動作防止に関す
る。

【０００２】

【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型Ｅ²ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。フラッシュメモリの構造につ
いて、図を用いて説明する。

【０００３】図１３にフラッシュメモリを構成するフラ
ッシュメモリセル５０の構造を示す。フラッシュメモリ
セル５０は、半導体基板２内にｎ⁺形ドレイン３及びｎ⁺
形ソース４が設けられる。ドレイン３とソース４間は、
チャネル領域１６である。チャネル領域１６上には、ト
ンネル酸化膜８が設けられる。さらに、トンネル酸化膜
８上にポリシリコンで構成されたフローティングゲート
１２、層間絶縁膜１３、コントロールゲート電極１４が
順に設けられる。

【０００４】［書き込み、消去、読み出し原理］上記の
フラッシュメモリ５０に対する情報の書き込みおよび消
去について説明する。情報”１”を書き込む場合、コン
トロールゲート電極１４、ドレイン３に高電圧を印加
し、かつソース４、および半導体基板２に接地電位を与
える。これにより、ドレイン３近傍で発生したホットエ
レクトロンは、トンネル酸化膜８の電位障壁を飛び越え
てフローティングゲート１２内に流入する。

【０００５】このように流入した電子により、チャネル
領域１６にチャネルを形成させるためのコントロールゲ
ート電圧のしきい値が上昇する。この状態が、フラッシ
ュフラッシュメモリ５０に情報”１”が書き込まれた状
態である（以下書き込み状態という）。

【０００６】一方、フラッシュメモリ５０に情報”０”
を記憶させる（消去する）場合、フローティングゲート
１２に流入させた電子を、ソース４に戻すため、フロー
ティングゲート１２とソース４間に、情報の書き込み時
とは反対方向の高電圧を印加する。これにより、書き込
み時とは反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nor
dheim)トンネリングにより電子がソース４に引戻され
る。

【０００７】このように電子が引戻されることにより、
チャネル領域１６にチャネルを形成させるためのコント
ロールゲート電圧のしきい値が降下する。この状態が、
フラッシュメモリ５０に情報”０”を記憶させた状態で
ある（以下非書き込み状態という）。

【０００８】次に、フラッシュメモリ５０における情報
の読み出し動作を説明する。まず、コントロールゲート
電極１４に、センス電圧Vsを印加する。センス電圧Vsと
は、書き込み状態のしきい値電圧と、非書き込み状態の
しきい値電圧の中間の電圧をいう。

【０００９】フラッシュメモリ５０が書き込み状態であ
れば、フラッシュメモリ５０のしきい値電圧よりセンス
電圧Vsの方が低いので、チャネル領域１６にチャネルが
形成されない。よって、ドレイン３の電位をソース４の
電位より高くしても、ドレイン３とソース４間に電流が
流れない。

【００１０】これに対して、フラッシュメモリ５０が非
書き込み状態であれば、フラッシュメモリ５０のしきい
値電圧よりセンス電圧Vsの方が高いので、チャネル領域
１６にチャネルが形成される。よって、ドレイン３の電
位をソース４の電位より高くすることにより、ドレイン
３とソース４間に電流が流れる。

【００１１】このように、フラッシュメモリ５０におい
ては、読み出し時には、コントロールゲート電極１４
に、書き込み状態と非書き込み状態の各々のしきい値電
圧の間の電圧であるセンス電圧Vsを印加することによ
り、チャネル領域１６にチャネルが形成されるか否かを
検出して、書き込み状態か非書き込み状態かを判断す
る。 ［マトリックス状に組合わせた場合の書き込み動作］と
ころで、フラッシュメモリ５０をマトリックス状に配置
した場合に、書き込みを希望するメモリセル（以下選択
セルという）以外のメモリセルに書き込みをしてしまう
おそれがある。そこで、図１４に示す等価回路６１にお
いては、次に述べるようにして、確実に選択セルを選択
できるようにしている。（なお、選択セル以外を以下非
選択セルという）。

【００１２】ワードラインＷ１に１８［Ｖ］、ビットラ
インＢ１に１０［Ｖ］を印加し、ビットラインＢ２をオ
ープンにし、ワードラインＷ１および半導体基板２を接
地電位とする。選択セルＣ１１について見てみると、コ
ントロールゲート電極１４に１８［Ｖ］が印加される。
これにより、半導体基板２、フローティングゲート１２
およびコントロールゲート電極１４間のカップリング比
に応じた電圧（この場合約１２Ｖ）が、フローティング
ゲート１２に印加される。ここで、ドレイン３に１０
［Ｖ］が印加され、ソース４および半導体基板２に接地
電位を与えられているので、ドレイン３近傍でホットエ
レクトロンが発生し、書き込み状態となる。

【００１３】非選択セルＣ２１、Ｃ２２についてはドレ
イン３がオープンであるので、ホットエレクトロンが発
生せず、書き込み状態となることはない。他の非選択セ
ルＣ１２については、コントロールゲート電極１４が接
地電位なので、書き込み状態となることはない。このよ
うにして、選択セルのみ書き込むことができる。

【００１４】このように、フラッシュメモリセル５０に
おいては、マトリックス状に配置するする場合でも、選
択トランジスタを設けることなく、選択セルのみ書込む
ことができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリにおいては、次のような問題が
あった。書き込みの際には、ホットエレクトロン注入法
を用いているので、トンネル酸化膜８が劣化する。この
ため、素子としての信頼性が低下するおそれがあった。
また、ホットエレクトロン注入法では、ソース・ドレイ
ン間を流れた電子のうちごくわずか（１％位）しか、フ
ローティングゲート１２内に流入しないので、注入効率
が悪い。このため消費電力が多くなる。

【００１６】また、ホットエレクトロン注入法では、非
選択セルがディスターブ状態となり、非選択セルが誤消
去されるおそれがある。ディスターブ状態について、図
１４を参照しつつ説明する。

【００１７】非選択セルＣ１２については、フローティ
ングゲート１２に０［Ｖ］、ドレイン３に１０［Ｖ］が
印加される。これにより、フローティングゲート１２の
電子について、ドレイン３に引戻されるおそれがある。
また、セルＣ２１については、フローティングゲート１
２に約１２［Ｖ］、ソース４に０［Ｖ］が印加される。
これにより、フローティングゲート１２の電子につい
て、ソース４に引戻されるおそれがある。このように、
非選択セルについて誤消去のおそれがある。

【００１８】上記問題を解決する為、消去だけでなく、
書込みもＦ−Ｎトンネリングにより行なうことも考えら
れる。しかし、フラッシュメモリ５０においては書込み
をＦ−Ｎトンネリングにより行なおうとすると、以下に
述べるように、選択セルに書込むことができない。

【００１９】一般に、Ｆ−Ｎトンネリングによりに書込
みを行なう場合、選択セルのフローティングゲート１２
に１２Ｖ程度、半導体基板２に０Ｖを印加することによ
り行なう。

【００２０】例えば、図１４において、セルＣ１１に書
込む場合、ビットラインＢ１に０Ｖ、ワードラインＷ１
には書き込み電圧１８Ｖを、ソースラインＳおよび半導
体基板２には０Ｖを印加する。

【００２１】選択セルＣ１１について見てみると、ワー
ドラインＷ１に１８Ｖが印加されているので、セルＣ１
１のチャネル領域１６はオン状態となる。ここで、ビッ
トラインＢ１、ソースラインＳに０Ｖが印加されている
ので、選択セルＣ１１のチャネル領域１６には０Ｖが転
送される。したがって、Ｆ−Ｎトンネリングにより電子
がフローティングゲート１２に注入され、書き込み状態
となる。

【００２２】これに対して、非選択セルについては、ワ
ードラインＷ１に書込み電圧を印加しないようにすれば
よい。例えば、ワードラインＷ２に０Ｖを印加する。こ
れにより、セルＣ１２については、フローティングゲー
ト１２と半導体基板２間に印加される電圧は、Ｆ−Ｎト
ンネリングがおこる程の電圧にならないので、誤まって
書込まれることはない。

【００２３】ところで、他の非選択セルＣ２１について
は、ドレイン３に書込み禁止電圧を印加することにより
誤書込みを防止する。例えば、ビットラインＢ２に書き
込み禁止電圧１０Ｖを印加する。

【００２４】セルＣ２１について見てみると、ワードラ
インＷ１に１８Ｖが印加されているので、セルＣ２１の
チャネル領域１６はオン状態となる。ここで、ビットラ
インＢ２に書き込み禁止電圧１０Ｖが印加されているの
で、チャネル領域１６に１０Ｖが転送される。したがっ
て、Ｆ−Ｎトンネリングがおこる程の電圧にならない
為、非選択セルＣ２１について書き込み状態となること
はない。

【００２５】ところが、等価回路６１においては、各セ
ルのソースがソースラインＳで接続されている。したが
って、ビットラインＢ２に印加している書き込み禁止電
圧１０ＶがセルＣ２１のソースに転送され、ソースライ
ンＳを通じてセルＣ１１のソースに転送される。ここ
で、セルＣ１１については、チャネル領域１６が導通状
態となっているので、結局、書き込み禁止電圧１０Ｖが
選択セルのチャネル領域１６に転送されることになる。
すなわち、選択セルＣ１１について、書込むことができ
なくなる。

【００２６】この発明は、上記のような問題点を解決
し、Ｆ−Ｎトンネリングによる書込みが可能で、これに
より消費電力が小さくかつ信頼性を向上させた不揮発性
半導体記憶装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置においては、Ａ）以下を備えた半導体素子を
マトリックス状に配置し、a1)第１領域、a2)前記第１領
域と離れた位置に形成された第２領域、a3)前記第２領
域と隣接して前記第１領域との間に形成された電路形成
可能領域、a4)前記電路形成可能領域の上方に設けられ
た浮遊型電極、a5)前記浮遊型電極に間接的に電圧を印
加することにより前記浮遊型電極に電子を注入または前
記浮遊型電極から電子を引抜く制御電極、Ｂ）前記各半
導体素子は、前記電路形成可能領域と前記第１領域との
間に、第１領域用の電極に所定の電圧を印加することに
より、開閉状態が変化するスイッチング手段が直列接続
されており、前記浮遊型電極に対する電子の注入および
引抜きをいずれもＦ−Ｎ電流を用いて行う不揮発性半導
体記憶装置であって、Ｃ）前記マトリックス配置された
選択半導体素子の浮遊型電極に電子を注入する際に、こ
の選択半導体素子の制御電極と並列接続されている非選
択半導体素子の浮遊型電極への誤注入を防止するための
書き込み防止電圧を前記第２領域に印加する不揮発性半
導体記憶装置において、Ｄ）前記書き込み防止電圧印加
時に、この書き込み防止電圧による前記非選択半導体素
子からの誤引き抜きを防止するために、少なくとも前記
浮遊型電極の下部付近においては、前記第２領域の不純
物濃度を前記第１領域より薄くしたことを特徴とする。

【００２８】請求項２の不揮発性半導体記憶装置におい
ては、第１領域、前記第１領域と離れた位置に形成され
た第２領域、前記第２領域と隣接して前記第１領域との
間に形成された電路形成可能領域、前記電路形成可能領
域の上方に設けられた浮遊型電極、前記浮遊型電極に間
接的に電圧を印加することにより、前記浮遊型電極に電
子を注入又は前記浮遊型電極から電子を引抜く制御電
極、前記電路形成可能領域と前記第１領域との間に直列
に設けられ、第１領域用の電極に所定の電圧を印加する
ことにより、開閉状態が変化するスイッチング手段であ
って、 1)半導体基板領域、 2)絶縁膜、 3)前記浮遊型電極及び制御電極の側壁に絶縁状態で構成
されており、前記第１領域用の電極と電気的に接続され
た導電性側壁、から構成されたスイッチング手段、を備
えた半導体素子を含む不揮発性半導体記憶装置であっ
て、少なくとも前記浮遊型電極の下部付近においては、
前記第２領域の不純物濃度は前記第１領域より薄いこと
を特徴とする。

【００２９】

【作用】請求項１の不揮発性半導体記憶装置において
は、前記各半導体素子は、前記電路形成可能領域と前記
第１領域との間に、第１領域用の電極に所定の電圧を印
加することにより、開閉状態が変化するスイッチング手
段が直列接続されており、前記浮遊型電極に対する電子
の注入および引抜きをいずれもＦ−Ｎ電流を用いて行
う。このように、第１領域用の電極に所定の電圧を印加
することによって、前記スイッチング手段は、前記電路
形成可能領域と前記第１領域間を非導通状態とする。し
たがって、Ｆ−Ｎ電流を用いて電子の注入・引抜きを行
なった場合でも、非選択セルの第１領域に、書込み禁止
電圧が印加されることを防止することができる。

【００３０】さらに、前記書き込み防止電圧印加時に、
この書き込み防止電圧による前記非選択半導体素子から
の誤引き抜きを防止するために、少なくとも前記浮遊型
電極の下部付近においては、前記第２領域の不純物濃度
を前記第１領域より薄くしている。したがって、前記第
２領域側の浮遊型電極と第２領域間は、最大空乏層幅が
厚い空乏層が形成される。これにより、書き込み時に、
浮遊型電極と第２領域間の電界が弱まり、浮遊型電極か
ら第２領域へ電子引抜かれることを防止できる。

【００３１】請求項２の不揮発性半導体記憶装置におい
ては、前記スイッチング手段の導電性側壁は、前記浮遊
型電極及び制御電極の側壁に絶縁状態で構成されてお
り、前記第１領域用の電極と電気的に接続されている。

【００３２】したがって、セル面積をそれほど大きくす
ることなく、スイッチング手段を設けることができる。

【００３３】

【実施例】［不揮発性メモリ１１の構造］本発明の一実
施例を図面に基づいて説明する。まず、図３に本発明の
一実施例による不揮発性メモリの不揮発性メモリ１１を
示す。

【００３４】図に示すように、不揮発性メモリ１１の各
セルにおいては、ｐ形半導体基板２内に、第２領域であ
るｎ⁺形ドレイン３及び第１領域であるｎ⁺形ソース４が
設けられる。ドレイン３とソース４間の基板表面には、
電路形成可能領域であるチャネル領域１６が形成され
る。

【００３５】チャネル領域１６の上方には、トンネル絶
縁膜であるトンネル酸化膜８が設けられ、さらにトンネ
ル酸化膜８の上方には浮遊型電極であるフローティング
ゲート１２が設けられている。

【００３６】フローティングゲート１２の上方には、層
間絶縁膜である三層絶縁膜１３を介して、制御電極であ
るコントロールゲート電極１４が設けられている。

【００３７】チャネル領域１６とソース４間にはチャネ
ル領域１７が形成されている。チャネル領域１７は、シ
リコン酸化膜１８を介して、第１領域電極であるソース
電極２４で覆われている。ソース電極２４は、ソース４
と接続されている。

【００３８】なお、シリコン酸化膜１８はフローティン
グゲート１２およびコントロールゲート電極１４を覆っ
ている。また、ドレイン３とフローティングゲート１２
は図に示すように、一部がオーバーラップした状態とな
っている。

【００３９】なお、本実施例においては、チャネル領域
１７、シリコン酸化膜１８およびソース電極２４の一部
でスイッチング手段を構成している。

【００４０】図２に、不揮発性メモリセル１をマトリッ
クス状に配置した不揮発性メモリの平面図を示す。図に
示すように、同一列に配置されたメモリセルのコントロ
ールゲート電極１４は電気的に接続されて、制御ライン
であるワードラインＷ１〜Ｗ４を形成している。また、
同一行に配置されたメモリセルのドレイン３は第２領域
ラインであるビットラインＢ１〜Ｂ２を形成している。
同一列に配置されたメモリセルのソース電極２４は電気
的に接続されて、第１領域ラインであるソースラインＳ
１〜Ｓ２を形成している。

【００４１】［不揮発性メモリセル１の動作］つぎに、
図５〜図７を用いて不揮発性メモリセル１の使用方法に
ついて説明する。図５に、不揮発性メモリセル１をマト
リックス状に配置した不揮発性メモリの等価回路５１を
示す。図６は、セルＣ１３を選択セルとする場合に、書
き込み時、消去時および読み出し時に印加する電圧の一
例を示す。

【００４２】まず、消去について説明する。消去は、全
てのメモリセルを一括消去する。半導体基板２に１８
［Ｖ］を印加し、全てのワードラインＷ１〜Ｗ４に０
［Ｖ］を印加し、全てのビットラインＢ１〜Ｂ２を開状
態（フローティング状態）とする。これにより、フロー
ティングゲート１２の電子が、Ｆ−Ｎトンネリングによ
り半導体基板２に流入し、消去状態となる。

【００４３】このように一括消去した後、セル毎に情報
を書き込む。選択セルをセルＣ１３とする場合、図６に
示すように、ワードラインＷ３に１８［Ｖ］、ビットラ
インＢ１に５［Ｖ］、ビットラインＢ２に書込み禁止電
圧として１０［Ｖ］を印加し、その他に０［Ｖ］を印加
する。

【００４４】図５に戻って、セルＣ１３についてみる
と、フローティングゲート１２には、半導体基板２、フ
ローティングゲート１２およびコントロールゲート電極
１４間のカップリング比に応じた電圧（この場合約１２
Ｖ）が印加される。すなわち、半導体基板２とフローテ
ィングゲート１２間に書き込み電圧が印加され、Ｆ−Ｎ
トンネリングにより、半導体基板２の電子がフローティ
ングゲート１２に注入され、書き込み状態となる。

【００４５】非選択セルＣ１１、Ｃ１２、Ｃ１４、Ｃ２
１、Ｃ２２、Ｃ２４については、コントロールゲート電
極１４に０［Ｖ］、半導体基板２に０［Ｖ］が印加され
ているので、Ｆ−Ｎトンネリングは生じない。すなわ
ち、誤って書き込み状態となることはない。

【００４６】非選択セルＣ２３については、コントロー
ルゲート電極１４に１８［Ｖ］、ビットラインＢ２に書
込み禁止電圧として１０［Ｖ］が印加されている。これ
により、チャネル領域１６は導通状態となり、ビットラ
インＢ２に印加されている電圧が、チャネル領域１６に
転送される。したがって、半導体基板２とフローティン
グゲート１２間には、約２［Ｖ］しか印加されず、Ｆ−
Ｎトンネリングは生じない。すなわち、誤って書き込み
状態となることはない。

【００４７】なお、本実施例においては、ソースライン
Ｓ１、Ｓ２に０［Ｖ］を印加しており、各メモリセルの
サイドウォール２３はソース４と電気的に接続されてい
る。したがって、全てのメモリセルＣ１１〜Ｃ２４のサ
イドウォール２３に０［Ｖ］が印加され、これらのセル
のチャネル領域１７が非導通状態となる。すなわち、チ
ャネル領域１７、シリコン酸化膜１８およびサイドウォ
ール２３をスイッチング手段と見ると、このスイッチン
グ手段は開状態となる。これにより、セルＣ２３につい
ては、チャネル領域１７が非導通状態であるので、ドレ
イン３とソース４間が導通状態とならない。すなわち、
非選択セルであるセルＣ２３に誤って書込まれないよう
にする為に、ビットラインＢ２に印加している書込み禁
止電圧（この場合、１０［Ｖ］）が、ソースラインＳ２
を通じて、選択セルＣ１３のソース４に転送されること
はない。

【００４８】つぎに、読み出しについて説明する。セル
Ｃ１３を選択セルとする場合は、図６に示すように、ワ
ードラインＷ３にセンス電圧としてＶｓ（５［Ｖ］）
を、ソースラインＳ２に読み出し電圧としてＶｒ（５
［Ｖ］）を印加し、ビットラインＢ２をオープンにし、
ビットラインＢ１に１［Ｖ］を印加するとともにセンス
アンプを接続する。また、他のラインに０［Ｖ］を印加
する。

【００４９】選択セルＣ１３についてみると、ワードラ
インＷ３にセンス電圧Ｖｓが印加されているので、セル
Ｃ１３が書き込み状態であれば、そのチャネル領域１６
は導通状態となる。一方、ソースラインＳ２に読み出し
電圧Ｖｒ（５［Ｖ］）が印加されているので、チャネル
領域１７も導通状態となる。したがって、セルＣ１３の
ドレイン３、ソース４間に電流が流れ、これをビットラ
インＢ１に接続したセンスアンプで読み取ることができ
る。

【００５０】これに対して、セルＣ１３が消去状態であ
れば、そのチャネル領域１６はオフ状態となる。したが
って、チャネル領域１７の状態にかかわらず、ドレイン
３とソース４間には電流が流れない。

【００５１】非選択セルＣ１１、Ｃ１２、Ｃ１４、Ｃ２
１、Ｃ２２、Ｃ２４については、ワードラインＷ２にセ
ンス電圧が印加されていない為、チャネル領域１６は非
導通状態である。したがって、ソースおよびドレイン間
には電流が流れない。

【００５２】また、他の非選択セルＣ２３については、
ビットラインＢ２がオープン状態であるので、誤って情
報が読み出されることはない。このようにして、選択セ
ルの情報のみ読み出すことができる。

【００５３】このように、不揮発性メモリセル１におい
ては、書き込み時に、チャネル領域１７、シリコン酸化
膜１８およびサイドウォール２３を一種のスイッチング
手段として用いることができる。したがって、非選択セ
ルＣ２３に誤まって書き込まれないようにするため、ビ
ットラインＢ２を書込み禁止電圧を印加しても、選択セ
ルＣ１３のチャネル領域１６に、この書込み禁止電圧が
転送されることがない。これにより、Ｆ−Ｎトンネリン
グ方式で、選択セルに情報を書込むことができるので、
信頼性の高い不揮発性メモリを得ることができる。

【００５４】また、Ｆ−Ｎトンネリング方式で、選択セ
ルに情報を書込むことができるので、非選択セルについ
て、ディスターブ状態となることを防止することができ
る。すなわち、上記実施例においては、セルＣ１４につ
いては、フローティングゲート１２に０［Ｖ］、ドレイ
ン３に０［Ｖ］が印加される。したがって、フローティ
ングゲート１２の電子がドレイン３に引戻されるおそれ
はない。

【００５５】また、セルＣ２３については、フローティ
ングゲート１２に約１２［Ｖ］、ソース４に０［Ｖ］が
印加されるが、チャネル領域１７が非導通状態であるの
で、フローティングゲート１２の電子がソース４に引戻
されるおそれはない。このようにして、非選択セルにつ
いて、ディスターブ状態となることを防止し、誤消去を
防止することができる。

【００５６】一方、読み出し時には、ソース４に読み出
し電圧を印加することよりに、チャネル形成領域１７を
導通状態とすることができる。なお、この読み出し電圧
は書き込み状態の有無を調べる検出電圧として利用され
ることとなる。

【００５７】なお、本実施例においては、チャネル領域
１６とソース４との間の半導体基板領域、一種のオフセ
ット領域であるチャネル領域１７を設けて、一種のスイ
ッチング手段として用いている。したがって、セル面積
をほとんど増加させることなく、スイッチング手段を設
けることができる。

【００５８】すなわち、セル面積を縮小しつつ、消費電
力も小さく、かつ信頼性を向上させた半導体記憶装置の
使用方法を提供することができる。

【００５９】［他の不揮発性メモリセルについて］以上
のようにして、上記実施例においてはＦ−Ｎトンネリン
グ方式で、選択セルに情報を書込むことができるので、
信頼性の高い不揮発性メモリを得ることができる。しか
しながら、セルＣ２４が書込み状態の場合、誤消去され
る可能性もある。この問題について、図５を参照しつつ
説明する。

【００６０】書込み時に、図６に示すような電圧を印加
すると、セルＣ２４については、フローティングゲート
１２に０［Ｖ］、ドレイン３に１０［Ｖ］が印加され
る。したがって、フローティングゲート１２に電子が注
入されていると、フローティングゲート１２はマイナス
の電位を有することとなり、以下のような強い電界が発
生する。

【００６１】まず、この状態における等価回路を図４に
示す。図４において、容量Ｃ１は、コントロールゲート
電極１４とフローティングゲート１２間の容量、容量Ｃ
２は、フローティングゲート１２とソース４間の容量、
容量Ｃ３はフローティングゲート１２とＰウェル２間の
容量、容量Ｃ４は、フローティングゲート１２とドレイ
ン３間の容量である。また、フローティングゲート１２
の電位をVf、ドレイン３の電位をVd、コントロールゲー
ト電極１４の電位をVC、ソース４の電位をVS、半導体基
板２の電位をVWとする。

【００６２】Vd＝VS＝VW＝０であるので、電位Vfは、 Vf＝γ・Vd・・・（１） で表わされる。

【００６３】ここで、分圧比γは、 γ＝C2／（C1+C2+C3+C4）・・・（２） で表わされるので、通常の場合、分圧比γは約０．１〜
０．２となる。

【００６４】ここで、トンネル酸化膜８の膜厚をＴoxと
すると、フローティングゲート１２とドレイン３間のト
ンネル酸化膜８にかかる電界Ｅは、以下の式で表わされ
る。 Ｅ＝（Vd−Vf）／Ｔox・・・（３） （１）（３）式より、電界Ｅは、 Ｅ＝｛（１−γ）・Vd ｝／Ｔox・・・・・・・（３） で表わされる。

【００６５】ここで、γ＝０．１、Vd＝１０Ｖ、Ｔox＝
１０nmである場合、フローティングゲート１２とドレイ
ン３間のトンネル酸化膜８に９ＭＶ ／cmの電界が発生
することになる。一般に、電界が５ＭＶ／cm以上になる
とＦ−Ｎトンネリングが発生する。したがって、フロー
ティングゲート１２の電子がドレイン３に引き戻られ、
誤消去される。

【００６６】ここで、分圧比γは、フローティングゲー
ト１２とドレイン３間のオーバラップ面積が小さいほ
ど、小さくなる。すなわち、このオーバラップ面積が小
さいほど、発生する電界が強くなり、誤消去されるおそ
れが発生する。

【００６７】そこで、図１に示す不揮発性メモリにおい
ては、ドレイン３の不純物濃度をソース４より低くする
ようにしている。これにより、以下のようにして誤消去
を防止することができる。

【００６８】図７を用いて、原理を説明する。図７Ａ
は、ドレイン３の不純物濃度をソース４より低くした不
揮発性メモリセル３１を示す図である。印加されている
電圧は、不揮発性メモリセル３１をマトリックス状に配
置し、セルＣ１３を書込み対象セルとした場合のセルＣ
２４を示す。図７Ｂは、ドレイン３とフローティングゲ
ート１２のオーバラップ部分の拡大図である。

【００６９】図７Ｂに示すように、セルＣ２４のフロー
ティングゲート１２に０Ｖが印加され、ドレイン３に１
０Ｖが印加されているので、フローティングゲート１２
との界面の空乏層２３は最大空乏層幅まで拡大する。

【００７０】一般に、最大空乏層幅は不純物濃度の逆数
の平方根に比例する。ここで、ドレイン３はＮ^-領域で
あるので、ドレイン３とトンネル酸化膜８の間に、幅の
厚い空乏層が形成される。すなわち、実質的にはドレイ
ン３上のトンネル酸化膜の膜厚が厚くなったのと、等し
くなる。

【００７１】これにより、フローティングゲート１２と
ドレイン３間のトンネル酸化膜８に発生する電界が低く
なり、Ｆ−Ｎトンネリングの発生を防止する。したがっ
て、フローティングゲート１２の電子がドレイン３に引
き戻されず、誤消去されることがない。このようにドレ
イン３の不純物濃度を、前記書込み禁止電圧が印加され
ても、Ｆ−Ｎトンネリング電流とならない程度とするこ
とにより、誤消去を防止できる。

【００７２】図８に他の不揮発性メモリセル３２を示
す。全体的としては、不揮発性メモリセル３２は不揮発
性メモリセル３１とほぼ同様の構造をしている。但し、
不揮発性メモリセル３２においては、フローティングゲ
ート１２下部のドレイン領域に低濃度領域３ａを有して
おり、他のドレイン領域については、高濃度領域となっ
ている点で、両者は異なる。

【００７３】このような構成により、ドレイン抵抗が増
大させることなく、フローティングゲート１２下部のド
レイン領域に厚い空乏層を形成することができる。

【００７４】図９に、他の不揮発性メモリセル３５を示
す。全体的としては、不揮発性メモリセル３５は不揮発
性メモリセル３２とほぼ同様の構造をしている。但し、
不揮発性メモリセル３５においては、チャネル領域１７
の上方を、シリコン酸化膜１８を介して、ソース電極２
４で直接覆うのではなく、チャネル領域１７の上方に導
電性の材質のサイドウォール２３を形成した後、このサ
イドウォール２３とソース電極２４とを電気的に接続し
てするように形成される点で、両者は異なる。本実施例
においては、サイドウォール２３で導電性側壁を構成し
ている。なお、サイドウォール２３は、フローティング
ゲート１２およびコントロールゲート電極１４と絶縁状
態で構成されている。

【００７５】本実施例においては、フローティングゲー
ト１２の側壁に、導電性のサイドウォール２３を設け
て、一種のスイッチング手段として用いている。したが
って、セル面積をほとんど増加させることなく、スイッ
チング手段を設けることができる。

【００７６】なお、不揮発性メモリ３５においては、ド
レイン３に低濃度層３ａを設けるようにしたが、不揮発
性メモリセル３１に示すように、ドレイン３全体を低濃
度領域としてもよい。

【００７７】不揮発性メモリセル３５においては、サイ
ドウォール２３を導電体で構成したが、絶縁体、例えば
シリコン酸化膜等で構成してもよい。この場合でも、書
込み・消去時については、チャネル領域１７、シリコン
酸化膜１８およびサイドウォール２３を一種のスイッチ
ング手段として用いることができる。すなわち、書込み
時には、チャネル領域１７がオフセット領域となる。一
方、読み出し時には、ソース４に読み出し電圧を印加す
ることにより、ソース４と半導体基板２との間の空乏層
が拡大し、フローティングゲート１２の下部の空乏層と
つながり、ソース４とドレイン３間に電流を流すことが
できる。

【００７８】また、サイドウォール２３を絶縁体で構成
する際、比誘電率の高い物質、例えばＴａ₂Ｏ₅、ＰＺ
Ｔ、ＳｒＴｉＯ₃等で構成し、ソース電極２４がサイド
ウォール２３の上方を覆うようにしてもよい。これによ
り、サイドウォール２３を絶縁体で構成した際、比較的
低い電圧であっても、チャネル領域１７を導通状態とす
ることができるとともに、チャネル領域１７のｇｍ（相
互コンダクタンス）を高くすることができ、そのためさ
らに高速に読み出しが可能になるとともに、安定な読み
出し動作を得ることもできる。

【００７９】なぜなら、ソース電極２４に読み出し電圧
を印加することにより、発生する電界の強度は、印加す
る電圧値およびサイドウォール２３の比誘電率に比例
し、ソース電極２４と半導体基板２間の距離に反比例す
る。したがって、サイドウォール２３に比誘電率の高い
物質を用いることにより、発生する電界を強くすること
ができるからである。

【００８０】なお、本実施例においては、ソースライン
は各列ごとに設けているが、全てのメモリセルのソース
を接続するようにしてもよい。

【００８１】［不揮発性メモリ１の製造方法］つぎに、
図１０〜図１２を用いて、図１に示す不揮発性メモリ１
の製造方法を説明する。まず、図１０Ａに示すように、
ＬＯＣＯＳ法によりフィールド酸化層１０１を形成し、
素子分離を行う。

【００８２】つぎに、図１０Ｂに示すように、全面に１
０ｎｍのトンネル酸化膜８（ＳｉＯ2）を希釈酸化によ
り形成する。この状態で、図１０Ｃに示すように、化学
気相成長（ＣＶＤ）法を用いて１５０ｎｍのポリシリコ
ン層４２を形成したのち、燐ドープを行なう。

【００８３】つぎに、図１０Ｄに示すように、ポリシリ
コン層４２の上に２０ｎｍの層間絶縁膜４３を形成した
後、ＣＶＤ法を用いて３００ｎｍの電極層４４を形成す
る。なお、本実施例においては、層間絶縁膜４３を、シ
リコン酸化膜、シリコン窒化膜、シリコン酸化膜から構
成し、最下層のシリコン酸化膜は希釈酸化により形成
し、シリコン窒化膜は減圧ＣＶＤ法により形成し、最上
層のシリコン酸化膜はウエット酸化により形成した。

【００８４】また、電極層４４は、１５０ｎｍのポリシ
リコン層の上に、１５０ｎｍのタングステンシリコン層
で形成することにより、構成した。

【００８５】この状態から、フォトレジストを用いたエ
ッチングを行ない、図１１Ａに示す様に、トンネル酸化
膜８の上にフローティングゲート１２、三層絶縁膜１
３、コントロールゲート電極１４からなる積層１５が形
成される。

【００８６】積層１５の表面に３０ｎｍのシリコン酸化
膜を１８を形成した後、ソース形成予定領域以外をフォ
トレジスト３３で覆う。フォトレジスト３３をマスクと
して、不純物をイオン注入し、アニールによりn⁺層であ
るソース４を形成する(図１１Ｂ）。

【００８７】つぎに、ＣＶＤ法を用いて、基板上にポリ
シリコン層を形成し、フォトレジストを用いたエッチン
グを行ない、図１１Ｃに示すように、ソース電極２４を
形成する。

【００８８】つぎに、図１２Ａに示すように、積層１
５、およびソース電極２４をマスクとして、不純物をイ
オン注入し、アニールによりn^-層であるドレイン３を形
成する。

【００８９】この状態で、層間絶縁膜２７（ＢＰＳＧ
（Boro-Phospho-Silicate Glass））を形成した後、ア
ルミニウムシリコンにて、ビットライン２９を形成する
（図１参照）。

【００９０】なお、ドレイン３全体を低濃度領域とする
のではなく、フローティングゲート１２下部付近のみを
低濃度領域とする場合には、図１２Ａの状態から、つぎ
の様に行なえばよい。

【００９１】全面に形成したシリコン酸化膜を、ＬＤＤ
構造のトランジスタを製造する場合と同様にして、異方
性エッチングを用いて、サイドウォール３３を形成する
（図１２Ｂ）。つぎに、図１２Ｃに示すように、積層１
５、ソース電極２４、およびサイドウォール３３をマス
クとして、不純物をイオン注入し、アニールにより一部
にn^-層を有するn⁺型ドレイン３を形成する。

【００９２】なお、図１２Ｃにおいては、n⁺領域周辺を
n^-領域で囲うような形状としているが、不純物をイオン
注入する際の条件を調整することにより、図８に示すよ
うな形状にすることができる。

【００９３】このように、不揮発性メモリセル３５にお
いては、サイドウォール２３は、全面に形成したポリシ
リコン層を異方性エッチングすることにより形成され
る。したがって、サイドウォール２３の幅Ｄ（図９参
照）は、形成するポリシリコン層の膜厚によって決めら
れる。このポリシリコン層はＣＶＤ法によって形成する
ので、その厚みについては、精密に制御することが出来
る。したがって、サイドウォール２３の幅Ｄを精密に制
御でき、セル面積の縮小化を図ることができる。

【００９４】これに対して、不揮発性メモリセル３２
（図８参照）においては、サイドウォール２３を形成す
る工程が不要であり、ソース４を形成する際、チャネル
領域１７をマスクで覆うだけでよいので、より簡易に不
揮発性メモリを製造することができる。

【００９５】

【発明の効果】請求項１の不揮発性半導体記憶装置にお
いては、前記各半導体素子は、前記電路形成可能領域と
前記第１領域との間に、第１領域用の電極に所定の電圧
を印加することにより、開閉状態が変化するスイッチン
グ手段が直列接続されており、前記浮遊型電極に対する
電子の注入および引抜きをいずれもＦ−Ｎ電流を用いて
行う。したがって、Ｆ−Ｎ電流を用いて電子の注入・引
抜きを行なった場合でも、非選択セルの第１領域に、書
込み禁止電圧が印加されることを防止することができ
る。

【００９６】さらに、前記書き込み防止電圧印加時に、
この書き込み防止電圧による前記非選択半導体素子から
の誤引き抜きを防止するために、少なくとも前記浮遊型
電極の下部付近においては、前記第２領域の不純物濃度
を前記第１領域より薄くしている。したがって、前記第
２領域側の浮遊型電極と第２領域間は、最大空乏層幅が
厚い空乏層が形成される。これにより、書き込み時に、
浮遊型電極と第２領域間の電界が弱まり、浮遊型電極か
ら第２領域へ電子引抜かれることを防止できる。

【００９７】すなわち、消費電力も小さく、かつ信頼性
を向上させた不揮発性半導体記憶装置を提供することが
できる。

【００９８】請求項２の不揮発性半導体記憶装置におい
ては、前記スイッチング手段の導電性側壁は、前記浮遊
型電極及び制御電極の側壁に絶縁状態で構成されてお
り、前記第１領域用の電極と電気的に接続されている。

【００９９】したがって、セル面積をそれほど大きくす
ることなく、スイッチング手段を設けることができる。

【０１００】これにより、集積度を向上させた不揮発性
半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】不揮発性メモリ１１の要部断面図である。

【図２】不揮発性メモリ１１を示す平面図である。

【図３】不揮発性メモリ１の要部断面図である。

【図４】セルＣ２４のドレイン３、ソース４、フローテ
ィングゲート１２、コントロールゲート電極１４間の静
電容量と印加される電圧を示す原理図である。

【図５】不揮発性メモリ１をマトリックス状に配置した
等価回路５１を示す図である。

【図６】セルＣ１３を選択セルとした場合に、書込み、
読み出し、消去時に印加する電圧の一例を示す図であ
る。

【図７】不揮発性メモリセル３１を示す図である。

【図８】他の実施例である不揮発性メモリセル３２の要
部断面図である。

【図９】他の実施例である不揮発性メモリセル３５の要
部断面図である。

【図１０】不揮発性メモリ１の製造工程を示す図であ
る。

【図１１】不揮発性メモリ１の製造工程を示す図であ
る。

【図１２】不揮発性メモリ１の製造工程を示す図であ
る。

【図１３】従来の不揮発性メモリセル５０の要部断面図
である。

【図１４】従来の不揮発性メモリセル５０をマトリック
ス状に配置した等価回路６１を示す図である。

【符号の説明】

３・・・ドレイン ３ａ・・低濃度領域 ４・・・ソース ８・・・トンネル酸化膜 １２・・・フローティングゲート １３・・・三層絶縁膜 １４・・・コントロールゲート電極 １６・・・チャネル領域 １７・・・チャネル領域 １８・・・シリコン酸化膜 ２３・・・サイドウォール ２４・・・ソース電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】Ａ）以下を備えた半導体素子をマトリック
   ス状に配置し、 a1)第１領域、 a2)前記第１領域と離れた位置に形成された第２領域、 a3)前記第２領域と隣接して前記第１領域との間に形成
   された電路形成可能領域、 a4)前記電路形成可能領域の上方に設けられた浮遊型電
   極、 a5)前記浮遊型電極に間接的に電圧を印加することによ
   り前記浮遊型電極に電子を注入または前記浮遊型電極か
   ら電子を引抜く制御電極、 Ｂ）前記各半導体素子は、前記電路形成可能領域と前記
   第１領域との間に、第１領域用の電極に所定の電圧を印
   加することにより、開閉状態が変化するスイッチング手
   段が直列接続されており、前記浮遊型電極に対する電子
   の注入および引抜きをいずれもＦ−Ｎ電流を用いて行う
   不揮発性半導体記憶装置であって、 Ｃ）前記マトリックス配置された選択半導体素子の浮遊
   型電極に電子を注入する際に、この選択半導体素子の制
   御電極と並列接続されている非選択半導体素子の浮遊型
   電極への誤注入を防止するための書き込み防止電圧を前
   記第２領域に印加する不揮発性半導体記憶装置におい
   て、 Ｄ）前記書き込み防止電圧印加時に、この書き込み防止
   電圧による前記非選択半導体素子からの誤引き抜きを防
   止するために、少なくとも前記浮遊型電極の下部付近に
   おいては、前記第２領域の不純物濃度を前記第１領域よ
   り薄くしたこと、 を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】第１領域、 前記第１領域と離れた位置に形成された第２領域、 前記第２領域と隣接して前記第１領域との間に形成され
   た電路形成可能領域、 前記電路形成可能領域の上方に設けられた浮遊型電極、 前記浮遊型電極に間接的に電圧を印加することにより、
   前記浮遊型電極に電子 を注入又は前記浮遊型電極から電
   子を引抜く制御電極、 前記電路形成可能領域と前記第１領域との間に直列に設
   けられ、第１領域用の電極に所定の電圧を印加すること
   により、開閉状態が変化するスイッチング手段であっ
   て、少なくとも 1)半導体基板領域、 2)絶縁膜、 3)前記浮遊型電極及び制御電極の側壁に絶縁状態で構成
   されており、前記第１領域用の電極と電気的に接続され
   た導電性側壁、 から構成されたスイッチング手段、 を備えた半導体素子を含む不揮発性半導体記憶装置であ
   って、 少なくとも前記浮遊型電極の下部付近においては、前記
   第２領域の不純物濃度は前記第１領域より薄いこと、 を特徴とする不揮発性半導体記憶装置。