KR100237014B1 - 플래쉬 이이피롬 셀 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
플래쉬 이이피롬 셀 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
3개의 폴리실리콘막으로 스플리트 게이트형 플래쉬 이이피롬 셀을 제조할 경우 제조 공정에서 여러 가지 문제점을 야기시켜 소자의 신뢰성 및 수율을 저하시키게 됨.
3. 발명의 해결 방법의 요지
2개의 폴리실리콘막으로 스플리트 게이트형 플래쉬 이이피롬 셀을 제조하되 제 1 폴리실리콘막을 플로팅 게이트로 사용하고, ONO막을 셀렉트 게이트 산화막으로 사용하며, 제 2 폴리실리콘막을 프로그램 게이트 및 셀렉트 게이트로 사용함.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래쉬(flash) 이이피롬(EEPROM) 셀 제조 방법에 관한 것이다.
도 1은 종래의 플래쉬 EEPROM 셀의 레이아웃도이고, 도 2(a) 내지 도 2(e)는 도 1의 A-A'선을 따라 절단한 소자의 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 소자의 단면도로서, 이를 이용하여 종래의 플래쉬 EEPROM 셀의 제조 방법을 설명하면 다음과 같다.
도 1 및 도 2(a)를 참조하면, 실리콘 기판(11) 상의 선택된 영역에 필드 영역과 활성 영역을 분리하기 위한 필드 산화막(12)을 형성한다. 실리콘 기판(11) 상부에 약 100Å의 두께로 터널 산화막(13)을 성장시킨다. 전체 구조 상부에 플로팅 게이트용 제 1 폴리실리콘막(14)을 형성하고 필드 산화막(12) 상부에 형성된 제 1 폴리실리콘막(14)을 제거한다. 유전체막(15), 프로그램 게이트용 제 2 폴리실리콘막(16) 및 산화막(17)을 순차적으로 형성한다. 그리고 산화막(17) 상부에 제 1 감광막 패턴(18)을 형성한다. 유전체막(15)으로는 ONO막이 주로 사용되며, 산화막(17)으로는 MTO가 주로 사용된다.
도 2(b)에 도시된 바와 같이 제 1 감광막 패턴(18)을 마스크로 자기 정렬 식각 공정을 실시하여 산화막(17), 제 2 폴리실리콘막(16), 유전체막(15) 및 제 1 폴리실리콘막(14)를 순차적으로 제거한다. 제 1 폴리실리콘막(14)이 제거될 때 그 하부에 형성된 터널 산화막(13)이 과도 식각된다.
도 2(c)에 도시된 바와 같이 제 1 감광막 패턴(18)을 제거한 후 전체 구조 상부에 감광막을 도포하고 셀 소오스/드레인 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(19)을 형성한다. 제 2 감광막 패턴(19)을 마스크로 불순물 이온 주입 공정을 실시하여 실리콘 기판(11) 상에 소오스(20a 및 20b) 및 드레인 영역(21)을 형성한다.
도 2(d)에 도시된 바와 같이 제 2 감광막 패턴(19)을 제거한 후 폴리 산화 공정을 실시하여 제 2 폴리실리콘막(16) 측벽에서 실리콘 기판(11) 상부까지 제 1 층간 절연막(22)을 형성한다. 전체 구조 상부에 질화막을 증착하여 제 2 층간 절연막(23)을 형성한다. 전체 구조 상부에 감광막을 도포한 후 셀 스페이서 마스크를 이용한 노광 및 형상 공정을 실시하여 제 3 감광막 패턴(24)을 형성한다.
도 2(e)에 도시된 바와 같이 제 3 감광막 패턴(24)을 마스크로 전면 식각 공정을 실시하여 제 2 층간 절연막(23) 및 제 1 층간 절연막(22)을 게이트 구조 측벽에 스페이서 형태로 잔류시킨다. 노출된 실리콘 기판(11) 상부에 셀렉트 게이트 산화막(25)을 형성한 후 전체 구조 상부에 셀렉트 게이트용 제 3 폴리실리콘막(26)을 형성한다.
도 3은 도 1의 B-B'선을 따라 절단한 소자의 단면도로서, 상기 도 2(a) 내지 도 2(e)의 공정에 의해 필드 영역에 형성된 셀의 단면을 도시한 것이다. 도시된 바와 같이 필드 산화막(12) 상부의 선택된 영역에 유전체막(15), 제 2 폴리실리콘막(16) 및 산화막(17)이 형성되어 있다. 또한 제 1 층간 절연막(22)은 스페이서 형태로 제 2 폴리실리콘막(16) 및 유전체막(15)를 보호하며 제 2 층간 절연막(23)은 전체 구조 상부를 덮고 있는 형태를 갖는다.
상술한 바와 같이 종래의 스플리트 게이트형 플래쉬 EEPROM 셀에서는 3개의 폴리실리콘막을 사용함에 따라 셀 토폴로지(topology)가 높아져 셀렉트 게이트로 사용되는 제 3 폴리실리콘막을 정의하기 어렵고, 제 3 폴리실리콘막의 브리지와 이에 따른 스케일링 다운(scaling down)시 셀렉트 게이트와 셀 토폴로지에 대한 한계성이 있다. 또한 플라즈마 식각에 의해 제 1 및 제 2 층간 절연막으로 스페이서를 형성할 때 이후 셀렉트 게이트 산화막이 형성될 지역이 손상 받게된다. 그리고, 스페이서 형성을 위한 제 1 및 제 2 층간 절연막 식각시 스페이서가 수직(vertical)으로 형성되지 않아 스페이서 지역에 제 2 층간 절연막으로 사용된 질화막의 꼬리가 잔류하는 문제가 발생하고 있다. 이러한 문제는 플로팅 게이트로 사용되는 제 1 폴리실리콘막과 프로그램 게이트로 사용되는 제 2 폴리실리콘막의 도핑 차이에 의해 제 1 층간 절연막으로 형성된 스페이서가 수직형이 아닌 곡선형(curve)으로 형성된다. 그래서 스페이서를 형성하기 위한 식각 공정 후 셀렉트 게이트 산화막이 형성될 지역에 제 2 층간 절연막으로 사용된 질화막의 꼬리가 남게 되어 셀렉트 게이트를 이용한 셀렉트 게이트의 채널 반전(channel inversion)이 제대로 되지 않아 소자의 동작에 좋지 않은 결과를 초래할 수 있다. 또한 스페이서를 형성하기 위한 제 1 및 제 2 층간 절연막 식각시 제 1 폴리실리콘막과 제 2 폴리실리콘막의 도핑 차이에 따라 산화되는 양상이 달라져 제 2 폴리실리콘막과 제 3 폴리실리콘막의 층간 절연막이 제대로 정의되지 않아 스페이서의 절연 특성이 좋지 않게 된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 2개의 폴리실리콘막으로 플래쉬 EEPROM 셀을 제조하는 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상의 선택된 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제 1 폴리실리콘막의 선택된 영역을 제거한 후 불순물 이온 주입 공정을 실시하여 상기 실리콘 기판상의 선택된 영역에 소오스 영역을 형성하는 단계와, 전체 구조 상부에 ONO막, 제 2 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계와, 상기 산화막, 제 2 폴리실리콘막, ONO막, 제 1 폴리실리콘막 및 터널 산화막의 선택된 영역을 식각하여 상기 소오스 영역 및 실리콘 기판의 선택된 영역을 노출시키는 단계와, 상기 노출된 실리콘 기판에 불순물 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 EEPROM 셀의 레이아웃도.
도 2(a) 내지 도 2(e)는 도 1의 A-A'선을 따라 절단한 소자의 단면도.
도 3은 도 1의 B-B'선을 따라 절단한 소자의 단면도.
도 4는 본 발명에 따른 플래쉬 EEPROM 셀의 레이아웃도.
도 5(a) 내지 도 5(e)는 도 4의 C-C'선을 따라 절단한 소자의 단면도.
도 6은 도 4의 D-D'선을 따라 절단한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 실리콘 기판 12, 32 : 필드 산화막
13, 33 : 터널 산화막 14, 34 : 제 1 폴리실리콘막
15 : 유전체막 16, 39 : 제 2 폴리실리콘막
17, 40 : 산화막 18, 35 : 제 1 감광막 패턴
19, 36 : 제 2 감광막 패턴 20a 및 20b, 37 : 소오스 영역
21, 43a 및 43b : 드레인 영역 22 : 제 1 층간 절연막
23 : 제 2 층간 절연막 24, 41 : 제 3 감광막 패턴
25 : 셀렉트 게이트 산화막 26 : 제 3 폴리실리콘막
38a : ONO1 38b : ONO2
38c : ONO3 38 : ONO막
42 : 제 4 감광막 패턴 A : 셀렉트 게이트 산화막
B : 셀 스페이서
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 플래쉬 EEPROM 셀의 레이아웃도이고, 도 5(a) 내지 도 5(e)는 도 4의 C-C'선을 따라 절단한 소자의 제조 방법을 설명하기 위한 단면도이며, 도 6은 도 4의 D-D'선을 따라 절단한 소자의 단면도로서, 이를 이용하여 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법을 설명하면 다음과 같다.
도 4 및 도 5(a)를 참조하면, 실리콘 기판(31) 상의 선택된 영역에 필드 영역과 활성 영역을 분리하기 위한 필드 산화막(32)을 형성한다. 전체 구조 상부에 100Å 정도의 두께로 터널 산화막(33) 및 플로팅 게이트로 사용될 제 1 폴리실리콘막(34)을 순차적으로 형성한다. 제 1 폴리실리콘막(34) 상부에 감광막을 도포한 후 노광 및 식각 공정을 실시하여 제 1 감광막 패턴(35)을 형성한다.
도 5(b)에 도시된 바와 같이 제 1 감광막 패턴(35)을 마스크로 제 1 폴리실리콘막(34)을 식각한다. 제 1 감광막 패턴(35)을 제거한 후 전체 구조 상부에 감광막을 도포하고 셀 소오스 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(36)을 형성한다. 제 2 감광막 패턴(36)을 마스크로 셀 소오스 형성을 위한 불순물 이온 주입 공정을 실시하여 실리콘 기판(31) 상에 소오스 영역(37)을 형성한다.
도 5(c)에 도시된 바와 같이 노출된 실리콘 기판(31) 상부의 터널 산화막(33)을 제거한 후 전체 구조 상부에 ONO막(38)을 형성한다. ONO막(38)은 산화 공정으로 ONO1(38a)을 성장시키고 질화막을 증착하여 ONO2(38b)를 형성하며, 산화 공정을 실시하여 ONO3(38c)를 성장시켜 형성한다. ONO1(38a)의 성장시 불순물이 이온 주입된 소오스 영역(37) 상부에서 더욱 많이 성장되어 도시된 바와 같은 형상을 하게 된다. 그리고 전체 구조 상부에 프로그램 게이트와 셀렉트 게이트로 사용될 제 2 폴리실리콘막(39)을 형성한 후 그 상부에 산화막(40)을 형성한다. 산화막(40) 상부에 감광막을 도포한 후 제 2 폴리실리콘막(39)을 식각하기 위한 마스크로 노광 및 현상하여 제 3 감광막 패턴(41)을 형성한다. 소오스 영역(37)과 제 1 폴리실리콘막(34) 사이의 실리콘 기판(31) 상부에 형성된 ONO막(38)은 셀렉트 게이트 산화막(A)의 역할을 하며, 제 1 폴리실리콘막(34) 측벽에 형성된 ONO막(38)은 셀 스페이서 역할을 한다. 또한 셀의 프로그램과 소거시 제 1 폴리실리콘막(34)과 제 2 폴리실리콘막(39) 사이의 ONO막(38)의 구조에 따라 셀 사이클링, 유지(retention) 등 셀의 효율이 달라지므로 ONO막(38)을 형성하기 위한 공정시 시간 지연등이 없는 정밀한 공정을 필요로 한다. 그리고 제 2 폴리실리콘막(39)도 시간 지연 없이 형성하여 ONO3(38c)와 제 2 폴리실리콘막(39) 사이의 경계 결함(interface defect) 또는 경계 캐리어(interface carrier)를 최소화하여 셀의 효율에 영향을 미치지 않도록 해야 한다. 산화막(40)은 셀 드레인 형성을 위한 불순물 이온 주입 공정시 셀 드레인 이온 주입을 위한 마스크가 제 2 폴리실리콘막(39)을 식각한 영역과 정확하게 정렬되는 것이 불가능하므로 마스크가 오정렬되어도 제 2 폴리실리콘막(39)에 주입되는 이온을 막아주기 때문에 제 2 폴리실리콘막(39)에는 아무런 영향을 주지 못하도록 하기 위해 형성하는 것이다.
도 5(d)에 도시된 바와 같이 제 3 감광막 패턴(41)을 마스크로 식각 공정을 실시하여 산화막(40), 제 2 폴리실리콘막(39), ONO막(38), 제 1 폴리실리콘막(34) 및 터널 산화막(33)을 제거한다. 이때 소오스 영역(37) 상부에서 식각되는 층보다 드레인이 형성될 영역에 제 1 폴리실리콘막(34) 및 터널 산화막(33)이 더 식각되어야 하므로 두 영역을 동시에 식각할 경우 소오스 영역(37)이 드레인이 형성될 영역보다 빨리 식각되게 된다. 그러나 소오스 영역(37) 상부에 형성된 ONO1(38a)이 산화시 두껍게 형성되었기 때문에 드레인이 형성될 영역의 제 1 폴리실리콘막(34) 및 터널 산화막(33)이 완전히 제거될 때까지 식각하더라도 소오스 영역(37)은 식각에 의한 손상을 입지 않게 된다. 그리고 전체 구조 상부에 감광막을 도포한 후 셀 드레인 이온 주입 마스크를 이용한 노광 및 현상 공정으로 제 4 감광막 패턴(42)을 형성한다. 제 4 감광막 패턴(42)은 제 3 감광막 패턴(41)에 의해 패터닝된 제 2 폴리실리콘막(39)보다 안쪽으로 형성되도록 해야 한다. 이는 제 4 감광막 패턴(42)이 제 2 폴리실리콘막(39) 패턴보다 밖으로 형성될 경우 드레인 형성을 위한 이온 주입이 되지 않는 부분이 생겨 소자의 동작에 큰 영향을 미칠 수 있기 때문이다. 제 4 감광막 패턴(42)을 마스크로 이온 주입 공정을 실시하여 실리콘 기판(31) 상에 드레인 영역(43a 및 43b)을 형성한다.
도 5(e)는 제 4 감광막 패턴(42)을 제거한 단면도로서, 이후 공정은 종래의 공정과 같게 진행하면 된다.
도 6은 도 4의 레이아웃을 D-D'선을 따라 절단한 단면도로서, 도시된 바와 같이 실리콘 기판(31) 상의 선택된 영역에 필드 산화막(32)이 형성된다. 필드 산화막(32) 상부의 선택된 영역에 ONO막(38), 제 2 폴리실리콘막(39) 및 산화막(40)이 순차적으로 형성된다. 그리고 필드 산화막(32) 사이의 실리콘 기판(31)상에 소오스 영역(37) 및 드레인 영역(43a 및 43b)이 형성된다.
상술한 바와 같은 본 발명으로 다음과 같은 효과를 얻을 수 있다.
첫째, 2개의 폴리실리콘막을 이용하여 스플리트 게이트형 플래쉬 EEPROM 셀을 제조함으로써 공정을 줄일 수 있으며 전체적인 토폴로지가 낮아져 스케일링 다운시 이점이 있다.
둘째, 셀 스페이서로 ONO막을 사용함으로써 셀 스페이서의 절연 효과가 개선되며, 제 1 층간 절연막에 의한 곡선형 프로파일이 없으므로 셀 스페이서 식각 후 질화막 꼬리가 잔류하는 문제를 해결할 수 있다.
셋째, 셀 스페이서의 두께가 작기 때문에 셀 프로그램시 프로그램 게이트 및 드레인 영역에 저전압의 인가가 가능하다. 따라서, 외부 전압 또한 저전압이 가능하므로 저전력에서도 동작할 수 있다. 즉, 셀 프로그램에 필요한 고전압을 펌핑(pumping)해야하는 부수적인 내부 회로가 필요없게 된다.
Claims (2)
- 실리콘 기판 상의 선택된 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와,상기 제 1 폴리실리콘막의 선택된 영역을 제거한 후 상기 실리콘 기판상의 선택된 영역에 소오스 영역을 형성하는 단계와,상기 소오스 영역을 형성한 후 전체 구조 상부에 ONO막, 제 2 폴리실리콘막 및 산화막을 순차적으로 형성하여 상기 소오스 영역 및 제 1 폴리실리콘막 사이에 형성된 ONO막이 셀렉트 게이트 산화막 역할을 하며 상기 제 1 폴리실리콘막 측벽에 형성된 ONO막이 셀 스페이서 역할을 하도록 하는 단계와,상기 산화막, 제 2 폴리실리콘막, ONO막, 제 1 폴리실리콘막 및 터널 산화막의 선택된 영역을 식각하여 상기 소오스 영역 및 실리콘 기판의 선택된 영역을 노출시키는 단계와,상기 노출된 실리콘 기판상에 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘막은 셀레트 게이트 산화막의 역할을 하는 ONO막 상부에 형성되어 셀렉트 게이트의 역할을 하며, 제 1 폴리실리콘 상부에 형성되어 프로그램 게이트 역할을 하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
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1997
- 1997-06-27 KR KR1019970028513A patent/KR100237014B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR19990004422A (ko) | 1999-01-15 |
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